JP2638582B2

JP2638582B2 - タイミング抽出回路、それを利用した通信システム及びタイミング抽出方法並びに通信装置

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Publication number: JP2638582B2
Application number: JP7282034A
Authority: JP
Inventors: 徹加沢; 宜則宮本; 俊郎鈴木; 繁男西田; 一郎間瀬; 隆士森田; 聡一山下
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-10-30
Filing date: 1995-10-30
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPH08237239A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル通信シス
テムに関し、特に電話線を伝送媒体として、交換機と端
末の間で数メガビット・パー・セカンド以上の高速伝送
を行うのに適した通信システムに関する。

【０００２】

【従来の技術】ディジタル通信システムでは、受信波形
をある基準クロックに同期して識別することにより受信
データを得ている。このためには、受信波形から基準ク
ロックを生成する技術、即ちタイミング信号の抽出方式
が重要となる。電話線を用いた数メガビット・パー・セ
カンド以上の高速ディジタル伝送システムにおいては、
電話線での信号損失が増え、またクロストーク雑音も増
加するため、周波数帯域の狭い多値伝送符号を用いるこ
とが望ましい。このような条件下でのタイミング抽出と
しては、従来、例えばＬＣタンク回路を用いる方法が知
られている。例えば、パーシャルレスポンス・クラス４
符号（以後、単にＰＲ４符号と略す）で、必要なクロッ
クを抽出するためには、受信信号を４乗してＬＣタンク
回路に入力する。

【０００３】一方、低速のディジタル伝送においては、
Ａ／Ｄ変換器で受信波形をディジタルデータ化し、相関
演算を施してを抽出する方法が知られている。

【０００４】また、高速伝送に適用可能で、比較的簡単
なハードウェアで実現できる方法として、ゼロクロス検
出法が知られている。例えば、アイ・イー・イー・イ
ー，エヌ・ティー・シー１９８０６５．４（IEEE NTC
1980,65. 4）には、しきい値が０ボルトの識別器でゼ
ロクロス点のタイミングを検出し、この信号をフェーズ
・ロックト・ループ（ＰＬＬと略す）の入力としてタイ
ミングロックを抽出する方法が開示されている。この方
法は２値符号のデータ伝送に広く適用されている。

【０００５】また、３個ＡＭＩ符号に適用するために全
波整流を行ってからＰＬＬを用いる方法も提案されてい
る。この方法は電子情報通信学会通信方式研究会報告Ｃ
Ｓ８１−１８７に示されている。

【０００６】

【発明が解決しようとする課題】上記従来技術のうち、
ＬＣタンク回路を用いる方法は、Ｌ，即ちコイルを用い
ているため集積回路化が難しく、またＬＣ素子の値のば
らつきが特性に影響するため、人手による調整が必要と
なる。特にＰＲ４の場合は、４乗回路が必要であり、実
現回路が複雑となる欠点がある。

【０００７】また、Ａ／Ｄ変換器を用い相関演算を施す
方法は、メガビット・パー・セカンド程度の伝送速度に
適用できるほどの高速のＡ／Ｄ変換器が得られていな
い。

【０００８】さらに、ゼロクロス検出法は、多値伝送符
号に適用できないという問題がある。多値伝送符号を用
いた時の受信波形の１例を、２値符号の場合と合わせて
第２２図に示す。２値信号３０１のゼロクロス点３０５
に必ずクロック３０２の立下りを同軸させれば、クロッ
ク３０２の立上りが正しい識別点となる。ところが、多
値符号の１例である３値符号の受信波形３０３のゼロク
ロス点３０６ａ，３０６ｂにクロックを同期させようと
すると、立下りがゼロクロス３０６ａに同期したクロッ
ク３０４ａと、ゼロクロス３０６ｂに同期したクロック
３０４ｂの２種類が生じ、実際にはゼロクロス点３０６
ａと３０６ｂとの出現確率に応じて、クロック３０４ａ
または３０４ｂ、あるいはその中間の位相のクロックが
偶然に出力されてしまい、データの識別が正しく行えな
いという問題がある。一般にＮ値符号を用いると、Ｎ−
１種類の位相の異なるクロックが生ずる可能性がある。
従来のゼロクロス検出法では、この時安定したクロック
を出力することができない。

【０００９】さらに、全波整流回路とＰＬＬを用いる方
法は原理的には多値符号に適用できるが、全波整流とい
う非線形処理での精度劣化があり、実用上十分な精度が
実現できないことが多い。

【００１０】本発明の目的は、多値伝送符号を適用した
時に正しいクロックが抽出でき、且つ、数メガビット・
パー・セカンド以上の高速伝送にも適用でき、実現回路
のＬＳＩ化に適したタイミング抽出方式を提供すること
である。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、大きく分けて２つの方法がある。１つの方法は、ま
ずＮ−１種類のゼロクロスタイミングから、識別点に一
致したゼロクロスタイミングのみを弁別し、次にそのタ
イミング情報をＰＬＬに入力してボーレートクロックを
得る方法である。もう１つの方法は、まずＮ−１種類の
ゼロクロスタイミングすべてに対してＰＬＬを用いてボ
ーレートのＮ−１倍クロックで同期をとり、次にこのク
ロックを分周して得られるＮ−１種類の互いに位相の異
なるボーレートクロックから１つのクロックを弁別する
方法である。この時、弁別のために符号特有の性質を反
映した特定のビット列やフレーム同期パターン，トレー
ニングパターン等が用いられる。

【００１２】前者の方法における弁別にはたとえば次の
方法が適用できる。第１に、符号特有の性質を反映した
特定のビット列を受信した時のみ、ゼロクロス検出器の
出力をＰＬＬに送る方法がある。第２に、信号の傾き大
きい時のゼロクロスタイミングを選ぶ方法がある。信号
の傾きは、例えば微分器を利用して検出できる。第３に
全てのゼロクロスタイミング情報をＰＬＬに送り、後で
余計なゼロクロスタイミング情報を引き去る方法があ
る。

【００１３】上述した方法のうち、まず１種類のゼロク
ロスタイミングを弁別してからＰＬＬでボーレートクロ
ックを生成する方法について述べる。

【００１４】上記第１の弁別方法では、特定のパターン
によって、希望のゼロクロスタイミングのみを弁別す
る。例えばＰＲ４符号のような相関性のある符号では、
過去に受信した識別パターンから、次のタイムスロット
にゼロクロス点が現れるかどうかを判定できる場合があ
る。一方、ゼロクロス点は、識別点と一致するか、２つ
の識別点の中央にあるかのいずれかであるから、特定パ
ターンを受信してから半タイムスロット程度の期間だ
け、ゼロクロス・タイミングを検出するようにすれば、
識別点の中央にあるゼロクロス・タイミングのみを検出
できる。

【００１５】上記第２の弁別方法では、波形の傾きによ
ってゼロクロス点を分類，弁別する。傾き、即ち変化率
は、微分器を通すことにより知ることができる。多値符
号は、一般的に、正のピークから負のピークまで変化す
るとき、傾きが最も大きい。また、この時生ずるゼロク
ロス点は、丁度識別点の中央に位置するため、第１の方
法で述べた理由により都合が良い。そこで、微分器の出
力電圧をモニタし、或るレベルを越えた時のみゼロクロ
ス検出を行えば、識別点の中央のゼロクロス・タイミン
グのみを弁別できる。

【００１６】第３の弁別方法では、後で余計なゼロクロ
ス点の情報を引き去る。クロック生成にＰＬＬを用いた
場合、先ず位相比較器によりゼロクロス・タイミングと
ＶＣＸＯの出力クロックの位相と比較し、その位相差を
ループフィルタで蓄積，平滑した後、ＶＣＸＯの出力ク
ロックを制御する。すなわち、ゼロクロスタイミングが
入力してからＶＣＸＯ出力クロックが制御されるまでの
間に、或る程度のタイムラグがある。そこで、例えば、
全てのゼロクロス・タイミングから得られた位相差を先
ずループフィルタに入力しておき、上記タイムラグ以内
に識別点の中央以外でのゼロクロスタイミングによる位
相差を引き去る。このようにすれば、最初から希望のゼ
ロクロスタイミングだけを入力するのと同じ効果が得ら
れる。

【００１７】次に、ボーレートのＮ−１倍クロックを用
いてすべてのゼロクロス点に同期し、続いて１つのボー
レートクロックを弁別する方法について述べる。

【００１８】この時、符号の特有の性質を反映した特定
のビット列が用いられる。ゼロクロスタイミングの弁別
に際し、隣接する２つの識別点の丁度中央にあるゼロク
ロスタイミングを弁別する時、ボーレート・クロックの
立下りで上記タイミングに同期させれば、クロックの立
上りが識別点と一致するので都合が良い。このようなゼ
ロクロス点は、例えば信号が「１」から「−１」へ変わ
る途中で現れる。換言すれば、２つの隣接する識別点で
の値をモニタし、絶対値が同じで符号が逆のパターンが
検出されれば、希望のゼロクロス点が発生している。

【００１９】そこで、ゼロクロス点の発生と２点の識別
値とをモニタしながら、ボーレートクロックを順番に切
換え、ゼロクロス点が発生した時に上記パターンが検出
できれば、その時のクロックは正しい判定できる。

【００２０】また、符号の相関性より発生し得ないパタ
ーンが検出されれば、その時のボーレートクロックは誤
りと判定できる。例えば、ＰＲ４符号では、「１，１，
１」や「−１，−１，−１」、あるいは「１，−１，
１」、「−１，１，−１」等のパターンは発生しない。
或るボーレートクロックによって識別された値から上記
のような符号側バイオレーションパターンが検出されれ
ば、そのボーレートクロックは誤りである。

【００２１】さらに、弁別にフレーム同期パターンを利
用することもできる。この場合は、誤ったタイミングで
データを識別した場合、異なるフレーム同期パターンが
検出されるはずである。従って、フレーム同期パターン
は、同じ値が連続しないパターンが望ましい。同じ値が
連続すると、識別タイミングがずれても識別値が変化せ
ず、誤りを検出できないことがある。特に「１，−１」
または「−１，１」を含むフレーム同期パターンを用い
ると、正しい位相のクロックでは「１，１」が識別され
るのに対して、半相ずれたクロックで識別すると必ず０
が現れるのでクロックの正誤の判定が容易である。この
ようにして、或るボーレートクロックが弁別された時、
そのクロックが正しいか誤りかを検出できる。弁別の候
補のクロックはＮ−１個であるから、順番にクロックを
切り換えながら識別器を動作させ、誤りが検出されなけ
れば切換えるのをやめるようにする。また、Ｎ−１個の
判定回路をそれぞれＮ−１個のクロックで動作させて、
正しい識別が行われたクロックを選択すれば、上記切換
の手間は不要である。さらに、判定回路および識別器を
Ｎ−１倍クロックで動作させ、正しい識別が行われるク
ロック位相を正しいクロック位相とみなして、ボーレー
トクロックが立上るようにしても良い。

【００２２】

【発明の実施の形態】以下、本発明の実施例を図面を参
照して説明する。

【００２３】第１図は本発明のタイミング抽出部の一実
施例を示す概略図である。タイミング抽出部０１は、ゼ
ロクロス検出部２，ＰＬＬ３，分周器４，弁別部５から
構成される。０２は識別器である。ゼロクロス検出部２
によりＮ値信号よりＮ−１種類のゼロクロスタイミング
が検出される。ＰＬＬ３はボーレートのＮ−１倍のクロ
ックを生成し、すべてのゼロクロス点に同期する。分周
器４はＮ−１倍クロックから互いに位相の異なるＮ−１
個のボーレートクロックを生成する。弁別部５は識別器
０２の出力データを用いて、ボーレートクロックを１つ
選択する。

【００２４】第２図は本発明のタイミング抽出部の他の
実施例を示す概略図である。タイミング抽出部０１はゼ
ロクロス検出部２，弁別部０５，ＰＬＬ３より構成され
る。０２は識別器である。ゼロクロス検出部２はＮ値符
号からＮ−１種類のゼロクロスタイミングを検出する。
弁別部０５はＮ値信号を用いてＮ−１種類をゼロクロス
タイミングから１種類のボーレート周期を単位として現
れるゼロクロスタイミングのみを弁別する。この弁別は
識別器２の出力データを用いて行なうことも可能であ
る。ＰＬＬ３は弁別部０５の出力であるゼロクロスタイ
ミングに同期してボーレートクロックを出力する。

【００２５】第２１図は第１図で述べた実施例の一変形
例である。タイミング抽出部０１は、しきい値発生回路
０３，交叉タイミング検出部０４、弁別回路０５、クロ
ック生成回路０６から構成される。０２は識別器であ
る。しきい値発生回路０３は、交叉タイミング検出部０
４にしきい値電圧を供給し、受信信号としきい値レベル
が交叉するタイミングを検出する。尚、０ボルトを中心
に正負に振れる平衡符号を用いる場合は、しきい値電圧
を０ボルトにとるのが最も有効である。このようにし
て、Ｎ値信号に対してＮ−１種類の交叉タイミングを検
出でき、弁別回路０５により１種類の交叉タイミングの
みを抽出できる。この弁別は識別器０２の出力を用いて
行われる。クロック生成回路０６は、上記一種類の交叉
タイミングに同期したボーレートクロックを生成する。

【００２６】第２３図は第２図で説明した弁別部０５の
一実施例を示すものである。弁別部０５は全波整流器０
３０，ゼロクロス検出部０３１，イネーブル生成部０３
２，スイッチ０３３より構成される。全波整流器０３０
によって整流された信号には識別点と一致するゼロクロ
ス点がなくなり、ゼロクロス点は識別点と識別点の中央
付近に集まってくる。このゼロクロス点をゼロクロス検
出器０３１で検出し、最初にとられたゼロクロスタイミ
ングをトリガにしてイネーブル信号を生成する。この処
理はイネーブル生成部０３２で行われる。余分なゼロク
ロス点を検出しないためには、イネーブル信号の幅はタ
イムスロット幅に比べて十分狭くすることが望ましい。
イネーブル信号によりスイッチ０３３が開閉され、隣接
する識別点のちょうど中央にあるゼロクロス点だけが弁
別される。ＰＬＬ３はゼロクロス点に同期してボーレー
トクロックを生成する。このクロックの立下りはちょう
ど識別点に一致する。

【００２７】また、第２４図は第２図で説明した弁別部
０５の別の実施例である。弁別部０５はスイッチ０４０
遅延０４１、セレクタ０４２、インバータ０４３、フレ
ーム同期回路０４４から構成される。スイッチ０４０
が、ボーレート周期でゼロクロスタイミングを弁別する
ためのスイッチである。スイッチ０４０の制御は以下の
手順で行われる。ＰＬＬ３はボーレートクロックを生成
するが、このクロックは立上りまた立下りが識別点に同
期している。インバータ０４３を用いて、互いに逆相の
２つのボーレートクロックが生成される。識別器０２お
よびフレーム同期回路０４４を用いて、セレクタ０４２
は１つのボーレートクロックを選択する。このクロック
に適切な遅延０４１をかけて、スイッチ０４０を制御す
る。これにより、識別点に一致しないゼロクロスタイミ
ングのみを除くことができる。また、セレクタ０４２の
制御はフレーム同期回路０４４の代わりに、符号側バイ
オレーション検出器やトレーニングパターン照号器を適
用することもできる。

【００２８】第３図は、上記タイミング抽出部０１がＬ
ＳＩに内蔵される場合の１実施例を示す。送信フィルタ
０１３，符号化器０１４，スクランプラ０１５により送
信回路０１６が構成される。送信データは、スクランブ
ラ０１５により、スクランブルされたバイナリーデータ
となり、符号化器０１４により伝送符号化されて、送信
フィルタ０１３を介して出力される。スクランブラ０１
５は、タイミング抽出の難しい特定パターンが連続して
送信されないようにするために必要である。この時、符
号化器０１４、およびスクランブラ０１５は、送信クロ
ックに従って動作する。送信信号は、送信トランス０１
８ａ、電話線０１９ａを介して送信される。

【００２９】一方、タイミング抽出部０１，識別器０
２，等化器０９，復号器０１０，デスクランブラ０１１
により受信回路０１２が構成される。電話線０１９ｂ，
受信トランス０１８ｂを介して受信された信号は、等化
器０９により電話線０１９ｂで生じたロスを補償され、
識別器０２でディジタルデータに変換された後、復号器
０１０でバイナリーデータに変換され、更に、デスクラ
ンブラ０１１により、スクランブラ０１５によってかけ
られたスクランブルが解かれる。０１は、識別器０２，
復号器０１０，デスクランブラ０１１を復号するための
クロックを生成するタイミング抽出回路０１である。上
記送信回路０１６と受信回路０１２は、同一の半導体基
板上に伝送回路ＬＳＩ０１７として形成できる。

【００３０】第４図は、上記伝送回路ＬＳＩ０１７を適
用した通信システムの１実施例を示す。０２０は通信に
必要な各種の処理を行うプロトコル処理部であり、伝送
回路ＬＳＩ０１７と共に通信インタフェース０２１を構
成する。通信インターフェース０２１は、データ端末０
２２ａおよび電話機０２２ｂとの間で信号を送受信す
る。上記データ端末０２２ａ，電話機０２２ｂおよび通
信インタフェース０２１から成る端末０２３と、交換機
０２７とは、電話線０１９を介して通信を行う。交換機
０２７も内部に伝送回路ＬＳＩ０１７を備えており、こ
れにより交換回路０２６との間での信号を送受信する。

【００３１】次に、第１図で説明した実施例でのタイミ
ング抽出部０１の構成について具体的に説明する。ま
ず、第１の実施例を第５図および第６図により説明す
る。

【００３２】第５図は、４ＭｂｐｓのＰＲ４符号を適用
する場合の受信回路の１実施例を示すブロック図であ
る。本受信回路は、等化器０９，ゼロクロス検出器２，
弁別回路０５，クロック生成回路０６、および識別器０
２により構成される。弁別回路０５は、ＰＬＬ３と、パ
ターン選択回路８と、アップダウンカウンタ９より構成
される。さらにＰＬＬ３は、位相比較器１０と、ループ
フィルタ１１と、８ＭＨｚを中心周波数に持つＶＣＸＯ
１２とから構成され、クロック生成回路０６は分周器４
と、ＮＯＴゲート５と、スイッチ６より構成される。

【００３３】第６図は、本実施例の動作を表すタイミン
グチャートである。１００は等化器１の出力波形、１０
１はゼロクロス検出器２の出力、１０２はＶＣＸＯ１２
から出力される８ＭＨｚのクロック、１０３はクロック
１０２を分周して得られる４ＭＨｚのクロック、１０４
はクロック１０３でのパターンチェック信号、１０５は
クロック１０３による識別器、１０６はクロックが１０
３の時のエラー信号、１０７はクロックが１０３の時の
ノンエラー信号である。また、１０８は、クロック１０
２を分周して得られる４ＭＨｚのクロックであり、１０
３とは逆の位相をもつ。１０９はクロック１０８でのパ
ターンチェック信号、１１０はクロック１０８による識
別値、１１１はクロックが１０８の時のエラー信号、１
１２はクロックが１０８の時のノンエラー信号である。
１１３はタイミング、１１４は識別点のタイミングを示
す。

【００３４】等化器０９の出力波形１００は、ゼロクロ
ス検出器２に入力され、これによりゼロクロスタイミン
グ１０１が抽出される。この時、ゼロクロス検出器２に
数百ｍＶの不感帯を設けておけば、「０」レベルが連続
して入力された時、雑音によるゼロクロスタイミングの
誤検出を防ぐことができる。この後、ゼロクロスタイミ
ング１０１は、位相比較器１０とループフィルタ１１と
を経て、ＶＣＸＯ１２に入力される。３値符号であるＰ
Ｒ４符号では、１タイムスロット当り、３−１＝２個の
ゼロクロス点が得られる。そこで、ＶＣＸＯは、出力周
波数が４ＭＨｚ×２＝８ＭＨｚを中心にしてあまり大き
く変わらないように設計する。これにより、ゼロクロス
タイミング１０１が周期的でなくとも安定した周波数の
クロック１０２を出力できる。

【００３５】ＰＬＬ３から出力されたクロック１０２
は、分周器４によって４ＭＨｚのクロック１０３に変換
される。また、ＮＯＴゲート５により逆相のクロック１
０８が生成される。スイッチ６は、上述したクロック１
０３と１０８のいずれかを選択して識別器０２に入力す
る。この選択は、パターン選択回路８と、アップダウン
カウンタ９との作用により行なわれる。

【００３６】ことに、パターン選択回路の動作を第７図
を参照して説明する。識別器０２は、比較器２０，２１
およびラッチ２２，２３より構成される。また、パター
ン選択回路８は、シフトレジスタ２４，２５およびゲー
ト２６〜３２で構成されている。ＰＲ４符号の波形１０
０の特徴に注目すると、「１」から「−１」へ、または
「−１」から「１」への推移中のゼロクロスタイミング
１１３では、信号の傾きが大きく、雑音によるタイミン
グジッタが小さい。このタイミング１１３は、正しい識
別点１１４の中点に位置する。この時、クロック１０８
の立下りが、ゼロクロスタイミング１１３に一致し、ク
ロス１０８の立上りは正しい識別器１１４と一致する。

【００３７】本実施例では、クロック１０８をクロック
１０２から生成し、クロック１０８の立上りで受信波形
を識別する。ここで、先ず第５図に示したスイッチ６
が、誤ったクロック１０３を選択している場合を仮定す
ると、比較器２０，２１、ラッチ２２，２３により、識
別されたデータ１０５が出力される。さらに、２ｂｉｔ
のシフトレジスタ２４，２５を経て、ゲート２６，２
７，２８，２９により、パターン「１，−１」および
「−１，１」の選択が行なわれる。上記パターンが得ら
れた場合はゲート２９の出力がＨレベルになり、得られ
ない場合はゲート２８の出力がＨレベルになる。一方、
ゼロクロス信号１０１の立上りと、クロック１０３の立
下りが一致する場合には、パターンチェック信号１０４
がゲート３０の出力として得られる。上記パターンチェ
ック信号は、ゲート３１と３２に入力される。これは、
タイミング１１３の前後の識別値が「１，−１」、また
は「−１，１」であるかどうかを判定することに相当す
る。該パターンが得られた場合、ノンエラー信号１０７
がゲート３２より出力され、第５図のアップダウンカウ
ンタ９の値が１だけ減少する。また、該パターンが得ら
れない場合、エラー信号１０６がゲート３１より出力さ
れ、アップダウンカウンタ９の値が１だけ増加する。ク
ロック１０３によって、識別器０２およびパターン選択
回路８が動作する間は、エラー信号１０６のパルス数が
ノンエラー信号１０７の数を上回り、アップダウンカウ
ンタ９の値はどんどん増加する。この値が所定値を超え
ると、アップダウンカウンタ９から切換信号が出力さ
れ、スイッチ６が切り換わる。これにより、正しいクロ
ック１０８によって、識別器０２およびパターン選択回
路８が動作することになる。この時、エラー信号１１１
は出力されず、ノンエラー信号１１２のみが出力され
る。従って、アップダウンカウンタ９の値は「０」で安
定し、スイッチ６はこのまま維持され正しい識別が行わ
れる。

【００３８】上記実施例ではパターン「１，−１」また
は「−１，１」を検出すれば、その時選択されていた４
ＭＨｚクロックが正しいとみなすようにしている。これ
とは逆に、例えば以下に示す４種類のパターン、即ち
「１，１，１」，「−１，−１，−１」，「１，−１，
１」，「−１，１，−１」のようなＰＲ４符号バイオレ
ーションパターンを検出した場合、その時選択されてい
たボーレートクロックは誤りであると判断するようにし
てもよい。

【００３９】次に、弁別部０５の第２の実施例を第８図
を参照して説明する。弁別部０５はセレクタ０５０とフ
レーム同期回路０５１より構成される等化器０９より出
力されたＮ値信号から、ゼロクロス検出器２はＮ−１種
類のすべてのゼロクロスタイミングを出力する。ＰＬＬ
３はすべてのゼロクロスタイミングに同期して、ボーレ
ートのＮ−１倍クロックを生成する。ＰＲ４伝送符号が
適用された場合、ボーレートをｆｂと以下記述すること
にすると、ＰＬＬ３つの出力クロックの周波数は２ｆｂ
である。分周器４は互いに逆相の２つのボーレートクロ
ックを生成する。セレクタ０５０はフレーム同期回路０
５１の出力によって制御され、１つのボーレートクロッ
クを弁別する。フレーム同期回路０５１は、セレクター
０５０で選択されたボーレートクロックによって動作す
るため、選択されたボーレートクロックが識別点に同期
したものであれば、正しいクレーム同期パターンが検出
されたフレーム同期は正しく行なわれる。一方、選択さ
れたボーレートクロックが識別点からずれたクロックで
あれば、フレーム同期パターンが正しく識別されず、フ
レーム同期が確立しない。フレーム同期が一定時間確立
しなければ、セレクタ０５０は現在選択されているボー
レートクロックと逆相のクロックを選択する。このクロ
ックは識別点に同期したクロックだと判定できるため、
フレーム同期は確立しセレクタは安定することになる。
ただし、識別器０２の直前のフレーム同期パターンが、
例えば「−１，−１，−１，−１，−１，−１，−１，
−１」など同じ値が連続するものであれば、識別点から
ずれたクロックを用いても正しい識別が行われることも
あり得る。これを防ぐために、フレーム同期パターンは
同じ値が連続しないパターンを含むことが望ましい。特
にＰＲ４符号を伝送符号として適用する場合は、フレー
ム同期パターンに「１，−１」または「−１，１」を含
むパターンを用いると良い。この時、識別点に一致した
クロックでは、正しく「１，−１」または「−１，１」
の認識が行われるが、逆相のクロックでは、１→−１ま
たは−１→１の変化途中にある０を識別することにな
る。こうすると、正しいクロックによる識別では現れな
い０が、逆相クロックでは識別値として必ず現れるため
判定に便利となる。

【００４０】第９図は第８図で説明した実施例の一変形
例である。弁別部０５はセレクタ０５０および２つのフ
レーム同期回路０５１ａ・ｂより構成される。フレーム
同期回路０５１ａ・ｂは、分周器４で生成された互いに
逆相のクロックにより動作する。フレーム同期が確立し
た方のクロックをセレクタ０５０で選択すれば良い。ま
たラッチ０５２は正しいクロックでデータを打ち抜くた
めのものである。この実施例は、ハード量は増えるもの
のボーレートクロックを一定時間ごとに切り換える必要
がないという利点がある。

【００４１】また第２５図は第８図で説明した実施例の
別の変形例である。弁別部０５は分周器４とフレーム周
期回路０５１より構成される。フレーム同期回路０５１
および識別器０２はボーレートの２倍の周波数２ｆｂで
動作する。フレーム同期回路は識別器２の出力データを
１タイムスロット置きに蓄えてフレーム同期パターンの
照合を行う。フレーム同期が確立した瞬間に分周器４は
リセットされ、出力のボーレートクロックの位相が確立
することになる。この変形例では、識別器０２をボーレ
ートの２倍のクロックで動かすことになるため、高速伝
送の際に回路動作上の問題を起こすことがある。この場
合は識別器を２つ用意して、それぞれを互いに逆相のボ
ーレートクロックで動作させ、２つの出力のＯＲ論理を
とれば良い。

【００４２】以上の実施例では、フレーム同期回路０５
１の代わりに、符号則バイオレーション検出器やトレー
ニングパルス照合器も適用可能である。

【００４３】次に、本発明の弁別回路の第３の実施例を
説明する。本実施例も４ＭｂｐｓのＰＲ４符号に適用す
る例であるが、ＰＬＬは８ＭＨｚではなく４ＭＨｚのク
ロックを出力する。

【００４４】第１０図は本実施例のブロック図を示す。
この回路は等化器０９，ゼロクロス検出器２，弁別回路
０５，識別器０２より構成され、弁別回路５は、ＰＬＬ
３，パターン選択回路８，ゲート６０からなる。また、
ＰＬＬ３は、位相比較器１０，ループフィルタ１１，Ｖ
ＣＸＯ１２から構成される。

【００４５】第１１図は上記実施例の動作を示すタイミ
ングチャートであり、１００は等化波形、１０１はゼロ
クロスタイミング、１１３はタイミング、１１４は識別
点のタイミング、１２０はクロックの初期位相、１２１
はクロック１２０による識別値、１２２は１２０と１２
１より生成されるイネーブル信号、１２３はＰＬＬ３に
送られるタイミング情報、１２４はクロックの収束値を
示す。

【００４６】第１２図は、パターン選択回路８および周
辺回路の構成である。識別器０２は比較器２１，２１、
ラッチ２２，２３より構成される。パターン選択回路８
は、２ｂｉｔシフトレジスタ２４，２５およびゲート６
１，６２，６３から構成される。ゲート６３の出力はゲ
ート６０へ出力される。

【００４７】等化器０９の出力波形１００は、ゼロクロ
ス検出器２に入力されゼロクロスタイミング１０１が出
力される。このとき、ＶＣＸＯ１２の初期クロック位相
が１２０であれば、ゼロクロスタイミング１０１とクロ
ック１２０とが位相比較器１０で比較され、タイミング
１０１の立上りとクロック１２０の立下りが一致するよ
うに動作する。ここで、ゼロクロスタイミング１０１の
全てのパルスが位相比較器１０に送られるものと仮定す
ると、クロック１２０の立下りは、タイミング１１３と
タイミング１１４の両方に同時に一致しようと働き、結
果的に位相が安定しないことになる。

【００４８】そこで、本実施例では、タイミング１１３
で立上るパルスのみを位相比較器１０に送るようにす
る。この動作は、識別器０２，パターン選択回路８，ゲ
ート６０の共同作用により以下のように行われる。先
ず、初期クロック１２０に同期して、識別器０２が識別
値１２１を出力する。識別値が次の４種類のパターン、
すなわち、「−１，１」，「０，１」，「０，−１」，
「−１，−１」のいずれかと一致する場合、半タイムス
ロット＝１２５ｎｓのイネーブル信号を１２２を生成す
る。この動作はシフトレジスタ４２４，２５およびゲー
ト６１，６２，６３によって行われる。ゼロクロスタイ
ミング１０１とイネーブル信号１２２とのＡＮＤ信号１
２３がゲート６０より出力される。信号１２３は、位相
比較器１０に入力され、信号１２３の立上りとクロック
１２０の立下りとが一致するように動作する。最終的
に、ＶＣＸＯの出力は１２４となって安定し、クロック
１２４の立上りが正しい識別点と一致する。

【００４９】次に、本発明の弁別回路の第４の実施例を
説明する。本実施例は、受信波形のゼロクロスタイミン
グのうち、波形の傾きが大きいタイミングのみをＰＬＬ
に入力する方法である。

【００５０】第１３図は本実施例のブロック図である。
等化器０９，ゼロクロス検出回路２，弁別回路０５，識
別器０２より構成される。弁別回路０５は、ＰＬＬ３，
微分器７０，ゲート６０，７３および比較器７１，７２
で構成されている。さらに、ＰＬＬ３は位相比較器１
０，ループフィルタ１１，ＶＣＸＯ１２より構成され
る。

【００５１】第１４図は上記実施例の動作を示すタイミ
ングチャートである。１００は等化波形、１０１はゼロ
クロスタイミング、１１３はタイミング、１３０は１０
０の微分波形、１３１はイネーブル信号、１３２はタイ
ミング情報、１３３は出力クロックである。

【００５２】本実施例では、等化波形１００から抽出し
たゼロクロスタイミング１０１のうち、立上りタイミン
グが１１３となるパルスだけを位相比較器１０に送る。
そのために、微分器７０により等化波形１００の微分波
形１３０を生成し、比較器７１，７２およびゲート７３
により、微分波形１３０がしきい値Ｖ以上、あるいは−
Ｖ以下となる区間をイネーブル信号１３１として検出す
る。イネーブル信号１３１とゼロクロスタイミング１０
１との論理和をゲート６０でとり、出力信号１３２を位
相比較器１０へ入力する。最終的にＶＣＸＯから出力さ
れるクロック１３３は、その立下りがタイミング情報１
３２の立上りに同期する。従って、クロック１３３の立
上りは、正しい識別点１１４に一致する。

【００５３】次に、第１５図〜第１７図を参照して本発
明の弁別回路の第５の実施例を説明する。本実施例は４
Ｍｂｐｓの２Ｂ１符号に適用されるものである。この場
合、ボーレートは２Ｍｂａｕｄであるから１タイムスロ
ットが５００ｎｓとなり、ゼロクロス位相は４−１＝３
個となる。ＰＬＬは、ボーレートの３倍である６ＭＨｚ
で動作し、等化波形のゼロクロスに同期する。

【００５４】第１５図は本実施例の全体構成を示すブロ
ック図であり、等化器０９，ゼロクロス検出器２，弁別
回路０５，クロック生成回路０６、および識別器０２よ
り構成される。弁別回路０５は、ＰＬＬ３，パターン選
択回路８，アップダウンカウンタ９より構成される。ま
た、クロック生成回路６は、３倍分周器８３、スイッチ
８４より構成される。上記ＰＬＬ３は位相比較器１０，
ループフィルタ１１，ＶＣＸＯ１２からなる。

【００５５】第１６図は上記実施例の動作を示すタイミ
ングチャートであり、１４０は等化波形、１４１はゼロ
クロス・タイミング、１４２は６ＭＨｚのクロック、１
４２，１４３，１４４はそれぞれ位相の異なる２ＭＨｚ
クロックａ，ｂ，ｃであり、どれもクロック１４２の３
倍分周で生成される。１４６はクロック１４３による識
別値、１４７はクロック１４３の場合のイネーブル信
号、１４８はエラー信号、１４９はノンエラー信号であ
る。また、１５０はクロック１４５による識別値、１５
１はイネーブル信号、１５２はエラー信号、１５３はノ
ンエラー信号、１５３，１５４，１５５はタイミングで
ある。

【００５６】第１５図はパターン選択回路８およびその
周辺回路の詳細図である。分周器８３，スイッチ８４，
識別器０２，パターン選択回路８，アップダウンカウン
タ９で構成されている。識別器０２は比較器９１，９
２，９３およびラッチ９４，９５，９６により構成され
る。またパターン選択回路８は、シフトレジスタ９７，
９８，９９およびゲート２００〜２０８より構成されて
いる。

【００５７】等化器０９の出力波形１４０は、ゼロクロ
ス検出器２に入力され、ゼロクロスタイミング１４１が
出力される。この信号１４１は３種類のゼロクロスタイ
ミング１５３，１５４，１５５を持っている。ＰＬＬ３
は、タイミング１５３，１５４，および１５５に立下り
が同期した６ＭＨｚのクロック１４２を出力する。クロ
ック１４２を分周器８３で３倍分周することにより、互
いに位相が異なる２ＭＨｚの３つのクロック１４３，１
４４，１４５が生成される。最初に、スイッチ８４によ
りクロック１４３が選択されている場合を考える。識別
器０２は、クロック１４３に同期してデータを識別し
（１４６）、シフトレジスタ９７，９８，９９へ送る。
ここで、次に示す４種類のパターン、すなわち「３，−
３」，「１，−１」，「−１，１」「−３，３」のいず
れかが検出された場合、ゲート２０５の出力がＨレベル
になる。もし検出されない場合は、ゲート２０４の出力
がＨレベルになる。一方、ゲート２０６は、クロック１
４３の立下りと同時に立上るゼロクロスタイミング１４
１のパルスを選び出し、イネーブル信号１４７を出力す
る。イネーブル信号１４７がＨレベルで、且つ、ゲート
２０５の出力がＨレベルの時は、ゲート２０８はノンエ
ラー信号１４９を出力し、アップダウンカウンタ９の値
が１だけ下がる。また、イネーブル信号１４７がＨレベ
ルで、且つゲート２０４の出力がＨレベルの時は、ゲー
ト２０７はエラー信号１４８を出力し、アップダウンカ
ウンタ９の値を１だけ増える。この操作は、クロック１
４３の前後の識別値をモニタし、正しいパターンを識別
しているかどうかを確認する操作に相当する。クロック
１４３に従うと、エラー信号１４８の方にパルスが出力
され、アップダウンカウンタ９の値は増加し、或るしき
い値を超えると、切換信号が出力され、スイッチ８４が
切り換えられる。クロック１４５が選択されると、識別
値１５０とイネーブル信号１５１が生成され、エラー信
号１５２およびノンエラー信号１５３が出力される。ノ
ンエラー信号１５３の方にパルスが出るので、アップダ
ウンカウンタ９の値は「０」に落ち着き、スイッチ８４
は安定する。この時、クロック１４５の立上りが正しい
識別点である。

【００５８】次に、本発明の弁別回路の第６の実施例を
説明する。本実施例は４Ｍｂｐｓの２Ｂ１Ｑ符号に適用
されるものである。本実施例では２ＭＨｚのクロックを
直接抽出する。第１８図は本実施例の全体構成を示すブ
ロック図であり、等化器０９，ゼロクロス検出器２，弁
別回路０５，識別器０２より構成される。弁別回路０５
はＤＰＬＬ２１０とパターン選択回路８より構成され
る。また、ＤＰＬＬ２１０は、位相比較器２１２，アッ
プダウンカウンタ２１３，可変分周器２１４より構成さ
れる。

【００５９】第１９図は上記実施例の動作を表すタイミ
ングチャートであり、１４０は等化波形、１６０はゼロ
クロスタイミング、１６１はクロック初期位相１６２は
タイミング信号、１６３はクロック１６１による識別
値、１６４はゼロクロスタイミング１６１の１タイムス
ロット遅延、１６５はイネーブル信号、１６６はエラー
信号である。

【００６０】第２０図は、上記第１８図におけるパター
ン選択回路８、位相比較器２１２および周辺回路の詳細
図である。０２は識別器、２１３はアップダウンカウン
タ、２１４は可変分周器である。識別器０２は比較器９
１，９２，９３およびラッチ９４，９５，９６より構成
される。パターン識別回路８はシフトレジスタ９７，９
８，９９およびゲート２００〜２０３およびゲート２２
０により構成される。さらに位相比較器はフリップフロ
ップ２２１，シフトレジスタ２２２，ゲート２２３によ
り構成される。

【００６１】等化器０９の出力波形１４０は、ゼロクロ
ス検出器２に入力され、これによりゼロクロスタイミン
グ１６０が出力される。２ＭＨｚクロックの初期位相が
１６１であったと仮定すると、位相比較器２１２はゼロ
クロスタイミング１６０とクロック１６１を比較し、タ
イミング信号１６２を出力する。この処理はフリップフ
ロップ２２１により行われ、タイミング信号１６２のパ
ルス数だけ、アップダウンカウンタ２１３の値が増加す
る。アップダウンカウンタ２１３の値が或るしきい値を
上回ると、ＵＰ信号が出力され、可変分周器２１４の分
周比を１つ上げる。例えば、最初に分周比が１２８ＭＨ
ｚ／２ＭＨｚ＝６４の状態でＵＰ信号を受信すると、分
周比は６５に上がり、クロック周波数が下がって収束方
向へ向かう。しかしながら、この時タイミング信号１６
２は、３種類のゼロクロス位相１６７，１６８，１６９
を含んでいる。クロックを同期させたいタイミング位相
は１６７のみがあるから、本実施例では、例えば以下の
処理により余分なパルスを除去する。

【００６２】クロック１６１に同期して識別器０２が識
別値１６３を出力する。さらに、パターン選択回路８
が、以下に示す４種類のパターン、即ち「３，−３」，
「１，−１」「−１，１」，「−３，３」以外のパター
ンを検出したとき、イネーブル信号１６５を出力する。
一方、シフトレジスタ２２２は、ゼロクロスタイミング
１６０を１タイムスロット、即ち５５０ｎｓ遅延させ信
号１６４を出力する。信号１６４とイネーブル信号１６
５の論理和がエラー信号１６６であり、ゲート２２３よ
り出力される。エラー信号１６６のパルス数は、誤って
計数されたパルス数を表し、この数だけアップダウンカ
ウンタ２１３の値が小さくなる。本実施例では、タイミ
ング信号１６２のパルス数は６個であり、またエラー信
号１６６のパルス数は３個であって、両者の差は３個で
ある。これは、所望のタイミング位相１６７に同期した
パルスの数３個と一致する。この作用により、アップダ
ウンカウンタ２１３では所望のタイミング位相１６７に
同期したパルスの個数を計数することになる。従ってＤ
ＰＬＬ２１０は、タイミング位相１６７に同期した２Ｍ
Ｈｚのクロックを出力して安定する。この実施例は、ゼ
ロクロス検出後ある程度時間がたたないと、そのゼロク
ロス点が正しいかどうかわからない時に特に有効であ
る。

【００６３】

【発明の効果】以上の説明から明らかな如く、本発明に
よれば、全ての多値符号に適用でき、数メガビット・パ
ー・セカンド以上の高速伝送に適用でき、回路のＬＳＩ
化に適したタイミング抽出回路を提供できる。

【図面の簡単な説明】

【図１】本発明の１実施例を示すシステム構成を示す図
である。

【図２】別の実施例を示すシステム構成を示す図であ
る。

【図３】本発明を適用した伝送回路ＬＳＩの１実施例を
示すブロック図である。

【図４】本発明を適用した通信システムの１実施例を示
すブロック図である。

【図５】本発明の弁別回路の第１の実施例を示すブロッ
ク図である。

【図６】図５の弁別回路の動作を説明するためのタイミ
ングチャートである。

【図７】図５の弁別回路の主要部分の詳細を示す回路図
である。

【図８】本発明の弁別回路の第２の実施例を示すブロッ
ク図である。

【図９】図８の弁別回路の実施例の一変形例である。

【図１０】本発明の弁別回路の第３の実施例を示すブロ
ック図である。

【図１１】図１０の弁別回路の動作を説明するための信
号タイミングチャートである。

【図１２】図１０の弁別回路の主要部分の詳細を示す回
路図である。

【図１３】本発明の弁別回路の第４の実施例を示すブロ
ック図である。

【図１４】図１３の弁別回路の動作を説明するための信
号タイミングチャートである。

【図１５】本発明の弁別回路の第５の実施例を示すブロ
ック図である。

【図１６】図１５の弁別回路の動作を説明するための信
号タイミングチャートである。

【図１７】図１５の弁別回路の主要部分の詳細を示す回
路図である。

【図１８】本発明の弁別回路の第６の実施例を示すブロ
ック図である。

【図１９】図１８の弁別回路の動作を説明するための信
号タイミングチャートである。

【図２０】図１８の弁別回路の主要部分の詳細を示す回
路図である。

【図２１】図１の実施例の１変形例である。

【図２２】本発明の原理を説明するタイミングチャート
である。

【図２３】図２の実施例での弁別回路の一実施例を示す
図である。

【図２４】図２の実施例での弁別回路の別の実施例を示
す図である。

【図２５】図８の実施例の別の変形例である。

【符号の説明】

０１…タイング抽出部、０２…識別器、０３…しきい値
発生回路、０４…交叉タイミング検出部０５…弁別回
路、０６…クロック生成回路、０９…等化器、０１０…
復号器、０１１…デスクランブラ、０１２…受信回路、
０１４…符号化器、０１５…スクランブラ、０１６…送
信回路、０１７…伝送回路ＬＳＩ、０１９…電話線、０
２１…通信インタフェース、０２３…端末、０２７…交
換機。

───────────────────────────────────────────────────── フロントページの続き (72)発明者西田繁男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者間瀬一郎神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (72)発明者森田隆士神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (72)発明者山下聡一神奈川県横浜市戸塚区戸塚町180番地日立通信システム株式会社内 (56)参考文献特開昭60−96051（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】所定のボーレートで送出され、該ボーレー
トの整数倍の周波数タイミングに基準レベルとのクロス
タイミングが発生する多値信号から該ボーレートのクロ
ックを抽出し、該クロックに応じて上記多値信号から識
別データを得るためのタイミング抽出回路において、上記多値信号と第１のしきい値とのクロスタイミングを
検出するための検出器と、上記多値信号から識別データ
を出力するための識別器と、前記多値信号から微分信号
を生成する微分回路と、上記微分信号が第２のしきい値
と第３のしきい値との範囲外のときに制御信号を生成す
る比較器と、前記検出器から出力されるクロスタイミン
グと上記制御信号との演算結果を出力するゲート回路
と、上記制御信号と上記クロスタイミングとの論理和を
出力する判定回路と、上記判定回路からの出力信号の立
上りに立下る位相をもつボーレートクロックを生成し上
記識別器に供給する同期制御回路とから構成されること
を特徴とするタイミング抽出回路。
【請求項２】所定のボーレートで送出され、該ボーレー
トの整数倍の周波数タイミングに基準レベルとのクロス
タイミングが発生する多値信号から該ボーレートのクロ
ックを抽出し、該クロックに応じて上記多値信号から識
別データを得るためのタイミング抽出回路において、上記多値信号と所定のしきい値との第１クロスタイミン
グを検出するための第１検出手段と、上記第１検出手段
にスイッチ手段を介して接続され、上記第１検出手段か
らの出力に同期して、上記ボーレートクロックを出力す
るための同期制御手段と、上記ボーレートクロックを用
いて上記多値信号から識別データを抽出するための識別
手段と、前記多値信号を第１のしきい値を用いて全波整
流するための整流手段と、該整流手段からの出力と第２
のしきい値との第２クロスタイミングを検出する第２検
出手段と、上記第２クロスタイミングに応じて、前記ス
イッチ手段の切替え制御をおこなうための制御信号生成
手段とから構成されることを特徴とするタイミング抽出
回路。
【請求項３】所定のボーレートで送出され、該ボーレー
トの整数倍の周波数タイミングに基準レベルとのクロス
タイミングが発生する多値信号であって、所定の同期パ
タンとデータとを含む伝送フレーム単位で送出される多
値信号から該ボーレートのクロックを抽出し、該クロッ
クに応じて上記多値信号から識別データを得るためのタ
イミング抽出回路において、上記多値信号と所定のしきい値とのクロスタイミングを
検出するための検出手段と、該検出手段にスイッチ手段
を介して接続され、上記検出手段からの出力に同期し
て、第１ボーレートクロックを出力するための同期制御
手段と、上記多値信号から識別データを抽出するための
識別手段と、上記第１ボーレートクロックと位相の異な
る少なくとも１つの第２ボーレートクロックを生成し、
上記識別データから抽出されるフレーム同期パタンに応
じて、上記識別手段に供給するボーレートクロックを選
択し、選択された上記第１または第２のボーレートクロ
ックを用いて上記スイッチ手段の切替え制御をおこなう
ための選択手段とから構成されたことを特徴とするタイ
ミング抽出回路。
【請求項４】前記選択手段が、前記第１ボーレートクロ
ックと位相が異なる前記第２のボーレートクロックを生
成するための手段と、上記第１ボーレートクロックと上
記第２のボーレートクロックとを選択的に出力するセレ
クタ手段と、前記識別手段から出力される識別データの
フレーム同期パタンと所定の同期パタンとが異なる場合
に、上記セレクタを切替え制御する判定手段と、上記選
択手段からの出力に応じて、上記検出手段の出力を前記
同期制御手段に入力する切替え手段とを備えたことを特
徴とする請求項第３項記載のタイミング抽出回路。
【請求項５】前記タイミング抽出回路が、データ識別に
用いる所定のボーレートの整数倍周期のクロスタイミン
グをもつ多値信号を送信するための送信回路と同一半導
体基板上に形成されたことを特徴とする請求項第４項記
載のタイミング抽出回路。
【請求項６】送信装置と受信装置が通信回線を介して接
続され、該送信装置が、データを所定のボーレートで、
かつ、該ボーレートの整数部の周波数タイミングで基準
レベルとのクロスタイミングが発生する多値信号として
送信し、上記受信装置が上記多値信号から上記ボーレー
トのクロックを抽出し、該クロックに応じて上記多値信
号から識別データを得るようにした通信システムにおい
て、上記受信装置が、上記多値信号と第１のしきい値とのク
ロスタイミングを検出するための検出器と、上記多値信
号から識別データを出力するための識別手段と、前記多
値信号から微分信号を生成する微分回路と、上記微分信
号が第２のしきい値と第３のしきい値との範囲外のとき
に制御信号を生成する比較器と、前記検出器から出力さ
れるクロスタイミングと上記制御信号との演算結果を出
力するゲート回路と、上記制御信号と上記クロスタイミ
ングとの論理和を出力する判定回路と、上記判定回路か
らの出力信号の立上りに立下る位相をもつボーレートク
ロックを生成し上記識別手段に供給する同期制御回路と
から構成されることを特徴とする通信システム。
【請求項７】送信装置と受信装置が通信回線を介して接
続され、該送信装置が、データを所定のボーレートで、
かつ、該ボーレートの整数倍の周波数タイミングで基準
レベルとのクロスタイミングが発生する多値信号として
送信し、上記受信装置が上記多値信号から上記ボーレー
トのクロックを抽出し、該クロックに応じて上記多値信
号から識別データを得るようにした通信システムにおい
て、上記受信装置が、上記多値信号と所定のしきい値との第
１クロスタイミングを検出し、出力するための第１検出
手段と、上記第１検出手段にスイッチ手段を介して接続
され、上記第１検出手段からの出力に同期して、上記ボ
ーレートクロックを出力するための同期制御手段と、上
記ボーレートクロックを用いて上記多値信号から識別デ
ータを抽出するための識別手段と、前記多値信号を第１
のしきい値を用いて全波整流するための整流手段と、該
整流手段からの出力と第２のしきい値との第２クロスタ
イミングを検出する第２検出手段と、上記第２クロスタ
イミングに応じて、前記スイッチ手段の切替え制御をお
こなうための制御信号生成手段とから構成されることを
特徴とする通信システム。
【請求項８】送信装置と受信装置が通信回線を介して接
続され、該送信装置が、データを所定のボーレートで、
かつ、該ボーレートの整数倍の周波数タイミングで基準
レベルとのクロスタイミングが発生する多値信号とし
て、所定の同期パタンと上記データとを含む伝送フレー
ム単位で送信し、上記受信装置が上記多値信号から上記
ボーレートのクロックを抽出し、該クロックに応じて上
記多値信号から識別データを得るようにした通信システ
ムにおいて、上記受信装置が、上記多値信号と所定のしきい値とのク
ロスタイミングを検出するための検出手段と、該検出手
段にスイッチ手段を介して接続され、上記検出手段から
の出力に同期して、第１ボーレートクロックを出力する
ための同期制御手段と、上記多値信号から識別データを
抽出するための識別手段と、上記第１ボーレートクロッ
クと位相の異なる少なくとも１つの第２ボーレートクロ
ックを生成し、上記識別データから抽出されるフレーム
同期パタンに応じて、上記識別手段に供給するボーレー
トクロックを選択し、選択された上記第１または第２の
ボーレートクロックを用いて上記スイッチ手段の切替え
制御をおこなうための選択手段とを備えたことを特徴と
する通信システム。
【請求項９】前記選択手段が、前記第１ボーレートクロ
ックと位相が異なる前記第２のボーレートクロックを生
成するための手段と、上記第１ボーレートクロックと上
記第２のボーレートクロックとを選択的に出力するセレ
クタ手段と、前記識別手段から出力される識別データの
フレーム同期パタンと所定の同期パタンとが異なる場合
に、上記セレクタを切替え制御する判定手段と、上記選
択手段からの出力に応じて、上記検出手段の出力を前記
同期制御手段に入力する切替え手段とを備えたことを特
徴とする請求項第８項記載の通信システム。
【請求項１０】所定のボーレートをもち、かつ、該ボー
レートの整数倍の周波数タイミングで基準レベルとのク
ロスタイミングが発生する多値信号から該ボーレートの
クロックを抽出し、該クロックに応じて上記多値信号か
ら識別データを得るためのタイミング抽出方法におい
て、上記多値信号と第１のしきい値とのクロスタイミングを
検出し、前記多値信号から生成された微分信号が第２の
しきい値と第３のしきい値との範囲外のときに制御信号
を生成し、前記クロスタイミングと上記制御信号との演
算結果をもちいて、前記データ識別点に同期したボーレ
ートクロックを生成し、上記ボーレートクロックを用い
て、上記多値信号から識別データを抽出するようにした
ことを特徴とするタイミング抽出方法。
【請求項１１】所定のボーレートをもち、かつ、該ボー
レートの整数倍の周波数タイミングで基準レベルとのク
ロスタイミングが発生する多値信号から該ボーレートの
クロックを抽出し、該クロックに応じて上記多値信号か
ら識別データを得るためのタイミング抽出方法におい
て、上記多値信号と所定のしきいとの第１クロスタイミング
を検出し、該第１クロスタイミングを選択的に出力する
スイッチ手段を介して入力された信号に同期して、上記
ボーレートクロックを出力し、前記多値信号を第１のし
きいを用いて全波整流し、全波整流された信号と第２の
しきいとの第２クロスタイミングを検出することによっ
て生成する制御信号に応じて上記スイッチ手段の切替え
制御をおこない、上記ボーレートクロックを用いて上記
多値信号から識別データを抽出するようにしたことを特
徴とするタイミング抽出方法。
【請求項１２】所定のボーレートをもち、かつ、該ボー
レートの整数倍の周波数タイミングで基準レベルとのク
ロスタイミングが発生する多値信号であって、所定の同
期パタンとデータとを含む伝送フレーム単位で送出され
る多値信号から該ボーレートのクロックを抽出し、該ク
ロックに応じて上記多値信号から識別データを得るため
のタイミング抽出方法において、上記多値信号と所定の
しきいとのクロスタイミングを検出し、該第１クロスタ
イミングを選択的に出力するスイッチ手段を介して入力
された出力信号に同期して、第１のボーレートクロック
を出力し、上記第１ボーレートクロックと位相の異なる
少なくとも１つの第２ボーレートクロックを生成し、上
記第１あるいは第２ボーレートクロックを用いて、上記
多値信号から識別された初期の識別データを抽出し、上
記識別データから抽出されるフレーム同期パタンに応じ
て、データ識別点に同期した上記第１あるいは第２ボー
レートクロックを選択し、選択されたボーレートクロッ
クを用いて上記スイッチ手段の切替え制御をおこなうよ
うにしたことを特徴とするタイミング抽出方法。
【請求項１３】前記データ識別点に同期した上記第１あ
るいは第２ボーレートクロックの選択は、前記第１ボー
レートクロックと位相が異なる前記第２のボーレートク
ロックを生成し、前記初期の識別データから抽出される
フレーム同期パタンと所定の同期パタンとが異なる場合
に、上記第１ボーレートクロックと上記第２のボーレー
トクロックとを選択的に出力するセレクタを切替え制御
をすることによっておこなうことを特徴とする請求項第
１２項記載のタイミング抽出方法。
【請求項１４】所定のボーレートで符号化された信号で
あって、かつ、上記ボーレートから外れたタイミングで
基準しきい値とのクロスが生じる信号を受信する通信装
置であって、上記受信信号と所定の第１しきい電圧との第１クロスタ
イミングを検出するための検出手段と、上記受信信号の
微分信号から制御信号を生成するための制御信号生成手
段と、上記制御信号と上記第１クロスタイミングとに応
じて上記ボーレートのクロックを生成するためのクロッ
ク生成手段と、生成された上記ボーレートのクロックに
同期したタイミングで上記受信信号の状態値を識別する
ための識別部とから構成されることを特徴とする通信装
置。
【請求項１５】所定のボーレートで符号化された信号で
あって、かつ、上記ボーレートから外れたタイミングで
基準しきい値とのクロスが生じる信号を受信する通信装
置であって、上記受信信号と所定の第１しきい電圧との
第１クロスタイミングを検出するための検出手段と、上
記受信信号を上記第１しきい電圧を基準として全波整流
するための整流手段と、該整流手段からの出力と第２の
しきい値との第２クロスタイミングを検出する第２検出
手段と、上記第２クロスタイミングに応じて上記第１ク
ロスタイミングの１部に同期した上記ボーレートのクロ
ックを生成するためのクロック生成手段と、生成された
上記ボーレートのクロックに同期したタイミングで上記
受信信号の状態値を識別するための識別部とから構成さ
れることを特徴とする通信装置。
【請求項１６】所定のボーレートで、パーシャルレスポ
ンスクラス４符号化された信号を受信するための通信装
置であって、受信信号と所定のしきい電圧とのクロスタイミングを検
出するための検出手段と、該クロスタイミングに一致
し、かつ、上記ボーレートの２倍の周波数タイミングで
受信信号の状態値を識別するための第１の信号識別手段
と、上記第１の信号識別手段の出力から１ビット置きに
抽出される２列の状態値の内容に応じて、上記クロスタ
イミングの一部に同期した上記ボーレートのクロックを
生成するためのクロック生成手段と、上記クロック生成
手段で生成された上記ボーレートのクロックを用いて、
上記第１の信号識別手段の出力から上記受信信号の状態
値を識別するための第２の信号識別手段とを備えたこと
を特徴とする通信装置。
【請求項１７】前記クロック生成手段は、前記クロスタ
イミングに一致し、かつ、前記ボーレートの２倍の周波
数タイミングに同期したクロックを生成する同期制御手
段と、該クロックを分周することによって得られるクロ
ックであって、互いに位相の異なる上記ボーレートの第
１、第２のクロックから第１のクロックを選択するため
の選択手段と、前記第１の信号識別手段の出力から１ビ
ット置きに抽出される２列の状態値の内容に応じて、前
記第２の信号識別手段に供給するための上記第１または
第２のクロックを選択するように上記選択手段を制御す
る制御手段とを備えたことを特徴とする請求項第１６項
記載の通信装置。
【請求項１８】前記制御手段は、前期第１の信号識別手
段の出力から１ビット置きに抽出された２列の各状態値
の連続した２ビットに、「１，−１」、あるいは「−
１，１」が含まれない状態値を抽出したタイミングに同
期する第１または第２のクロックを選択するように前記
選択手段を制御することを特徴とする請求項第１７項記
載の通信装置。