JP2962072B2 - ブリッジ型インバータ回路 - Google Patents
ブリッジ型インバータ回路Info
- Publication number
- JP2962072B2 JP2962072B2 JP4282635A JP28263592A JP2962072B2 JP 2962072 B2 JP2962072 B2 JP 2962072B2 JP 4282635 A JP4282635 A JP 4282635A JP 28263592 A JP28263592 A JP 28263592A JP 2962072 B2 JP2962072 B2 JP 2962072B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- channel mos
- type inverter
- channel
- inverter circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Inverter Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明はブリッジ型インバータ回
路に関する。
路に関する。
【０００２】
【従来の技術】従来のブリッジ型インバータ回路は図３
に示すように、フルブリッジ回路を構成する４個のＮチ
ャネルＭＯＳ型電界効果トランジスタ（ＦＥＴという）
２，３，２１，２２と、入力電源１のプラス側に接続さ
れた素子を駆動するパルストランス２５，２６及びパル
ストランス駆動回路２３，２４を有している。パルスト
ランス２５，２６は、入力電源１のプラス側に接続され
たＭＯＳ ＦＥＴ２１，２２とマイナス側に接続された
ＭＯＳ ＦＥＴ２，３のソース電位が異なるので絶縁の
ために必要な回路である。ＭＯＳ ＦＥＴ２，３は入力
電源１のマイナス側を共通電位とする駆動回路であり、
またＭＯＳ ＦＥＴ２１，２２はパルストランス２５，
２６を介してＭＯＳ ＦＥＴ２，３と同一共通電位上の
駆動回路によって制御される。ダイオード６，７，８，
９は変換トランス１０の自己インダクタンスに蓄積され
たエネルギーを、ブリッジのアームしゃ断時に入力電源
１に帰還するためのものである。変換トランス１０の２
次側出力電圧を安定化させるために、４個のスイッチン
グ素子に同期を掛けた状態でパルストランス駆動回路２
３，２４によりパルス幅制御を行い、変換トランス１０
の１次側巻線の入力電圧のデューティを制御している。
図示しないが、別の制御方式として各スイッチング素子
のオンデューティは固定のまま位相を制御することによ
り変換トランスの１次側電圧のデューティを制御する方
法も有るが、プッシュプル型に比べると回路が非常に複
雑になる。
に示すように、フルブリッジ回路を構成する４個のＮチ
ャネルＭＯＳ型電界効果トランジスタ（ＦＥＴという）
２，３，２１，２２と、入力電源１のプラス側に接続さ
れた素子を駆動するパルストランス２５，２６及びパル
ストランス駆動回路２３，２４を有している。パルスト
ランス２５，２６は、入力電源１のプラス側に接続され
たＭＯＳ ＦＥＴ２１，２２とマイナス側に接続された
ＭＯＳ ＦＥＴ２，３のソース電位が異なるので絶縁の
ために必要な回路である。ＭＯＳ ＦＥＴ２，３は入力
電源１のマイナス側を共通電位とする駆動回路であり、
またＭＯＳ ＦＥＴ２１，２２はパルストランス２５，
２６を介してＭＯＳ ＦＥＴ２，３と同一共通電位上の
駆動回路によって制御される。ダイオード６，７，８，
９は変換トランス１０の自己インダクタンスに蓄積され
たエネルギーを、ブリッジのアームしゃ断時に入力電源
１に帰還するためのものである。変換トランス１０の２
次側出力電圧を安定化させるために、４個のスイッチン
グ素子に同期を掛けた状態でパルストランス駆動回路２
３，２４によりパルス幅制御を行い、変換トランス１０
の１次側巻線の入力電圧のデューティを制御している。
図示しないが、別の制御方式として各スイッチング素子
のオンデューティは固定のまま位相を制御することによ
り変換トランスの１次側電圧のデューティを制御する方
法も有るが、プッシュプル型に比べると回路が非常に複
雑になる。
【０００３】
【発明が解決しようとする課題】この従来のブリッジ型
インバータ回路では、スイッチング素子の駆動回路の絶
縁の目的からパルストランスが必要であり、パルストラ
ンス駆動回路も含めると回路の規模が大きくなるという
欠点がある。さらに、各スイッチング素子にパルス幅変
調を掛けてデューティを制御しているが、パルストラン
スの偏磁やブリッジのアーム短絡を防ぐことを考慮する
と非常に困難であり、制御回路が複雑になるという欠点
があった。各スイッチング素子のオンデューティは固定
のまま位相を制御することにより変換トランスの１次側
電圧のデューティを制御する方法も有るがプッシュプル
型に比べると非常に複雑になる欠点がある。
インバータ回路では、スイッチング素子の駆動回路の絶
縁の目的からパルストランスが必要であり、パルストラ
ンス駆動回路も含めると回路の規模が大きくなるという
欠点がある。さらに、各スイッチング素子にパルス幅変
調を掛けてデューティを制御しているが、パルストラン
スの偏磁やブリッジのアーム短絡を防ぐことを考慮する
と非常に困難であり、制御回路が複雑になるという欠点
があった。各スイッチング素子のオンデューティは固定
のまま位相を制御することにより変換トランスの１次側
電圧のデューティを制御する方法も有るがプッシュプル
型に比べると非常に複雑になる欠点がある。
【０００４】
【課題を解決するための手段】本発明のブリッジ型イン
バータ回路は、入力直流電源と、この入力直流電源の両
極間に接続されるＰチャネル及びＮチャネルＭＯＳ型電
界効果トランジスタによりブリッジ型インバータ回路自
体の２個のアームを形成し、前記Ｐチャネル及びＮチャ
ネルＭＯＳ型電界効果トランジスタのゲート電圧をそれ
ぞれ生成する各アームに接続される１対の分圧用抵抗
と、前記１対の分圧抵抗の中間接続点と前記入力直流電
源の一方の極間に接続される各アームの前記Ｐチャネル
及びＮチャネルＭＯＳ型電界効果トランジスタをそれぞ
れスイッチングする駆動用スイッチング素子とを備えて
いる。
バータ回路は、入力直流電源と、この入力直流電源の両
極間に接続されるＰチャネル及びＮチャネルＭＯＳ型電
界効果トランジスタによりブリッジ型インバータ回路自
体の２個のアームを形成し、前記Ｐチャネル及びＮチャ
ネルＭＯＳ型電界効果トランジスタのゲート電圧をそれ
ぞれ生成する各アームに接続される１対の分圧用抵抗
と、前記１対の分圧抵抗の中間接続点と前記入力直流電
源の一方の極間に接続される各アームの前記Ｐチャネル
及びＮチャネルＭＯＳ型電界効果トランジスタをそれぞ
れスイッチングする駆動用スイッチング素子とを備えて
いる。
【０００５】
【実施例】本発明について図面を参照して説明する。図
１は本発明の一実施例を示すブロック図、図２は本実施
例の動作説明用の波形図である。図１において、図３の
従来例と同一の符号は同一の機能と構成を有する。すな
わち、図１の実施例は変換トランス１０の１次側におい
て、入力電源１からの入力電圧をＰチャネルＭＯＳＦＥ
Ｔ４，５及びＮチャネルＭＯＳ ＦＥＴ２，３で構成さ
れるブリッジ型インバータにより２次側に伝送する。ス
イッチング素子の駆動については、分圧用抵抗１１〜１
４及び駆動用スイッチング素子１９から構成される回路
と、分圧用抵抗１５〜１８及び駆動用スイッチング素子
２０から構成される回路により実現できる。
１は本発明の一実施例を示すブロック図、図２は本実施
例の動作説明用の波形図である。図１において、図３の
従来例と同一の符号は同一の機能と構成を有する。すな
わち、図１の実施例は変換トランス１０の１次側におい
て、入力電源１からの入力電圧をＰチャネルＭＯＳＦＥ
Ｔ４，５及びＮチャネルＭＯＳ ＦＥＴ２，３で構成さ
れるブリッジ型インバータにより２次側に伝送する。ス
イッチング素子の駆動については、分圧用抵抗１１〜１
４及び駆動用スイッチング素子１９から構成される回路
と、分圧用抵抗１５〜１８及び駆動用スイッチング素子
２０から構成される回路により実現できる。
【０００６】次に本実施例の動作を図２も参照して説明
する。図２はスイッチング素子のそれぞれに加わる電圧
波形と、変換トランス１０の１次側巻線間の電圧波形を
示す。駆動用スイッチング素子１９の波形Ｑ５がオフの
状態では、分圧用抵抗１１〜１４の抵抗比によりＮチャ
ネルＭＯＳ ＦＥＴ２の波形Ｑ１がオンとなるようにゲ
ートにしきい値電圧以上の電圧が印加されるようにし、
かつ、ＰチャネルＭＯＳ ＦＥＴ４の波形Ｑ３がオフと
なるように、ゲート電圧がしきい値を超えないように設
定している。次に駆動用スイッチング素子１９の波形Ｑ
５がオンすると、ＮチャネルＭＯＳ ＦＥＴ２の波形Ｑ
１のゲート電圧はＯＶになるので、ＮチャネルＭＯＳ
ＦＥＴ２の波形Ｑ１はオンからオフに変化する。この時
駆動用スイッチング素子１９の波形Ｑ５により分圧用抵
抗１３，１４の両端がショートされるために、Ｐチャネ
ルＭＯＳ ＦＥＴ４の波形Ｑ３のゲート電圧は入力電圧
のマイナス方向に引き込まれ、ゲート電圧がしきい値を
超えて、ＰチャネルＭＯＳＦＥＴ４の波形Ｑ３は、オフ
からオンに変化する。すなわち、ＭＯＳ ＦＥＴ２のＱ
１とＭＯＳ ＦＥＴ４のＱ３の電圧波形は反転の関係に
ある。分圧用抵抗１５〜１８及びスイッチング素子２０
から構成される回路も同様に動作するので、駆動用スイ
ッチング素子１９，２０の波形Ｑ５，Ｑ６をプッシュプ
ルモードで動作させると、変換トランス１０の１次側巻
線間電圧（ａ−ｂ）は図２に示すようになる。ここで、
駆動用スイッチング素子１９，２０の波形Ｑ５，Ｑ６の
オンデューティを図２の実線で示した波形から破線で示
した波形に変化させると、トランス１０の１次側電圧も
破線で示すように変化する。以上述べたように駆動用ス
イッチング素子１９，２０の波形Ｑ５，Ｑ６にプッシュ
プルモードでパルス幅変調を掛けるだけでデューティ可
変のフルブリッジ型インバータ回路を構成できる。
する。図２はスイッチング素子のそれぞれに加わる電圧
波形と、変換トランス１０の１次側巻線間の電圧波形を
示す。駆動用スイッチング素子１９の波形Ｑ５がオフの
状態では、分圧用抵抗１１〜１４の抵抗比によりＮチャ
ネルＭＯＳ ＦＥＴ２の波形Ｑ１がオンとなるようにゲ
ートにしきい値電圧以上の電圧が印加されるようにし、
かつ、ＰチャネルＭＯＳ ＦＥＴ４の波形Ｑ３がオフと
なるように、ゲート電圧がしきい値を超えないように設
定している。次に駆動用スイッチング素子１９の波形Ｑ
５がオンすると、ＮチャネルＭＯＳ ＦＥＴ２の波形Ｑ
１のゲート電圧はＯＶになるので、ＮチャネルＭＯＳ
ＦＥＴ２の波形Ｑ１はオンからオフに変化する。この時
駆動用スイッチング素子１９の波形Ｑ５により分圧用抵
抗１３，１４の両端がショートされるために、Ｐチャネ
ルＭＯＳ ＦＥＴ４の波形Ｑ３のゲート電圧は入力電圧
のマイナス方向に引き込まれ、ゲート電圧がしきい値を
超えて、ＰチャネルＭＯＳＦＥＴ４の波形Ｑ３は、オフ
からオンに変化する。すなわち、ＭＯＳ ＦＥＴ２のＱ
１とＭＯＳ ＦＥＴ４のＱ３の電圧波形は反転の関係に
ある。分圧用抵抗１５〜１８及びスイッチング素子２０
から構成される回路も同様に動作するので、駆動用スイ
ッチング素子１９，２０の波形Ｑ５，Ｑ６をプッシュプ
ルモードで動作させると、変換トランス１０の１次側巻
線間電圧（ａ−ｂ）は図２に示すようになる。ここで、
駆動用スイッチング素子１９，２０の波形Ｑ５，Ｑ６の
オンデューティを図２の実線で示した波形から破線で示
した波形に変化させると、トランス１０の１次側電圧も
破線で示すように変化する。以上述べたように駆動用ス
イッチング素子１９，２０の波形Ｑ５，Ｑ６にプッシュ
プルモードでパルス幅変調を掛けるだけでデューティ可
変のフルブリッジ型インバータ回路を構成できる。
【０００７】
【発明の効果】以上説明したように本発明は、Ｐチャネ
ル及びＮチャネルＭＯＳ ＦＥＴから構成されるブリッ
ジ型インバータ回路に対する駆動回路として１対のゲー
ト電圧分圧用抵抗と駆動用スイッチング素子とを２組備
えることにより、デューティ制御は、１対の駆動用スイ
ッチング素子にプッシュプルモードでパルス幅変調を掛
けることにより行うことができる。したがって従来例の
ようにパルストランス駆動回路ならびにパルストランス
を用いることなく、デューティ可変のブリッジ型インバ
ータ回路が実現できるという効果を有する。
ル及びＮチャネルＭＯＳ ＦＥＴから構成されるブリッ
ジ型インバータ回路に対する駆動回路として１対のゲー
ト電圧分圧用抵抗と駆動用スイッチング素子とを２組備
えることにより、デューティ制御は、１対の駆動用スイ
ッチング素子にプッシュプルモードでパルス幅変調を掛
けることにより行うことができる。したがって従来例の
ようにパルストランス駆動回路ならびにパルストランス
を用いることなく、デューティ可変のブリッジ型インバ
ータ回路が実現できるという効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の動作を説明する各部の電圧波形図で
ある。
ある。
【図３】従来例のブロック図である。
１ 入力電源 ２，３ ＮチャネルＭＯＳ ＦＥＴ ４，５ ＰチャネルＭＯＳ ＦＥＴ ６，７，８，９ エネルギー帰還用ダイオード １０ 変換トランス １１〜１４，１５〜１８ 分圧用抵抗 １９，２０ 駆動用スイッチング素子 ２１，２２ ＮチャネルＭＯＳ ＦＥＴ ２３，２４ パルストランス駆動回路 ２５，２６ パルストランス
Claims (1)
- 【請求項１】 入力直流電源と、この入力直流電源の両
極間に接続されるＰチャネル及びＮチャネルＭＯＳ型電
界効果トランジスタによりブリッジ型インバータ回路自
体の２個のアームを形成し、前記Ｐチャネル及びＮチャ
ネルＭＯＳ型電界効果トランジスタのゲート電圧をそれ
ぞれ生成する各アームに接続される１対の分圧用抵抗
と、前記１対の分圧抵抗の中間接続点と前記入力直流電
源の一方の極間に接続される各アームの前記Ｐチャネル
及びＮチャネルＭＯＳ型電界効果トランジスタをそれぞ
れスイッチングする駆動用スイッチング素子とを備えて
いることを特徴とするブリッジ型インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282635A JP2962072B2 (ja) | 1992-10-21 | 1992-10-21 | ブリッジ型インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282635A JP2962072B2 (ja) | 1992-10-21 | 1992-10-21 | ブリッジ型インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06141558A JPH06141558A (ja) | 1994-05-20 |
| JP2962072B2 true JP2962072B2 (ja) | 1999-10-12 |
Family
ID=17655088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282635A Expired - Fee Related JP2962072B2 (ja) | 1992-10-21 | 1992-10-21 | ブリッジ型インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962072B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007325480A (ja) * | 2006-06-05 | 2007-12-13 | National Institute Of Advanced Industrial & Technology | パワー集積化回路 |
-
1992
- 1992-10-21 JP JP4282635A patent/JP2962072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06141558A (ja) | 1994-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08149796A (ja) | 電圧駆動型スイッチ素子のドライブ回路 | |
| JP2962072B2 (ja) | ブリッジ型インバータ回路 | |
| JPH07298610A (ja) | スイッチング電源装置 | |
| US4899065A (en) | Pre-drive circuit | |
| US7436684B2 (en) | DC/DC-rectifier with reduced losses | |
| ATE162017T1 (de) | Treiberschaltung für sperrwandler mit brückenangeordneten schalttransistoren | |
| JPH10136645A (ja) | 電源回路 | |
| JPH05260738A (ja) | フォワードコンバータ | |
| JP2740476B2 (ja) | Ｆｅｔ整流回路 | |
| JPS642556Y2 (ja) | ||
| JPS62140512A (ja) | Ｍｏｓｆｅｔの駆動回路 | |
| JPH0638493Y2 (ja) | Ｉｇｂｔ駆動回路 | |
| JPH044750A (ja) | スイッチングレギュレータ | |
| JP3619116B2 (ja) | フライバック・コンバータにおける同期整流器の駆動回路 | |
| JP4357170B2 (ja) | 同期整流回路 | |
| JP2606997Y2 (ja) | スイッチング電源装置 | |
| JPS5918861Y2 (ja) | 相補型ｆｅｔチョッパ駆動回路 | |
| JP2002218748A (ja) | スイッチング電源装置 | |
| JPS62104587U (ja) | ||
| JP2000207796A (ja) | 磁気ヘッドドライブ回路 | |
| JPH0423518B2 (ja) | ||
| JP2004032991A (ja) | スイッチング回路 | |
| JPS62213581A (ja) | 磁心とｆｅｔを用いた電源装置 | |
| JPH088703A (ja) | Ｆｅｔの駆動回路 | |
| JP2000078840A (ja) | スイッチング電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990706 |
|
| LAPS | Cancellation because of no payment of annual fees |