JP2606997Y2 - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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Description
【０００１】
【産業上の利用分野】本考案は、トランスの二次側の同
期整流を可能にしたスイッチング電源装置に関する。
期整流を可能にしたスイッチング電源装置に関する。
【０００２】
【従来の技術】図５は従来のシングルエンドフォワード
コンバータの一例を示すものであり、同図において、直
流入力電圧Ｖｉは一次側と二次側とを絶縁するトランス
１の一次巻線１Ａに印加されており、トランジスタから
なるスイッチング素子２をスイッチングすることで、ト
ランス１の二次巻線１Ｂに一次巻線１Ａに比例した電圧
が誘起される。そして、このトランス１の二次巻線１Ｂ
からの電圧は、ダイオード３，４と、チョークコイル５
および平滑コンデンサ６とにより構成される整流平滑回
路により整流平滑され、出力端子＋Ｖ，−Ｖに所定の直
流出力電圧Ｖｏが供給される。一方、直流出力電圧Ｖｏ
を安定化するための帰還ループとして、出力端子＋Ｖ，
−Ｖ間には分圧用の抵抗７，８が接続され、この抵抗
７，８の接続点から直流出力電圧Ｖｏの検出電圧がパル
ス幅制御回路９に印加される。パルス幅制御回路９はこ
の検出電圧に基づいて、直流出力電圧Ｖｏを一定に保つ
ようにスイッチング素子２のパルス導通幅を制御する。
コンバータの一例を示すものであり、同図において、直
流入力電圧Ｖｉは一次側と二次側とを絶縁するトランス
１の一次巻線１Ａに印加されており、トランジスタから
なるスイッチング素子２をスイッチングすることで、ト
ランス１の二次巻線１Ｂに一次巻線１Ａに比例した電圧
が誘起される。そして、このトランス１の二次巻線１Ｂ
からの電圧は、ダイオード３，４と、チョークコイル５
および平滑コンデンサ６とにより構成される整流平滑回
路により整流平滑され、出力端子＋Ｖ，−Ｖに所定の直
流出力電圧Ｖｏが供給される。一方、直流出力電圧Ｖｏ
を安定化するための帰還ループとして、出力端子＋Ｖ，
−Ｖ間には分圧用の抵抗７，８が接続され、この抵抗
７，８の接続点から直流出力電圧Ｖｏの検出電圧がパル
ス幅制御回路９に印加される。パルス幅制御回路９はこ
の検出電圧に基づいて、直流出力電圧Ｖｏを一定に保つ
ようにスイッチング素子２のパルス導通幅を制御する。
【０００３】
【考案が解決しようとする課題】上記従来技術のスイッ
チング電源装置では、整流平滑回路を構成する整流ダイ
オード３やフライホイールダイオード４に代わり、ＭＯ
Ｓ型ＦＥＴなどのスイッチ手段を二次整流部として挿入
接続する同期整流方式が従来公知である。しかしなが
ら、上記の回路構成では、スイッチング素子２をオフし
た後に発生するトランス１の一次巻線１Ａのフライバッ
ク電圧が一定の値とはならないため、二次側ダイオード
３，４に代わりＭＯＳ型ＦＥＴを用いた場合には、トラ
ンス１の二次巻線１Ｂを介してこのＦＥＴに加わる電圧
も一定しなくなり、ＦＥＴ自体の動作が不安定になる虞
れがある。こうした事態を避けるために、一般にはトラ
ンス１に補助巻線を設け、この補助巻線からの駆動信号
をＦＥＴのゲートに供給するなどの対策を行っている
が、ＦＥＴを安定動作させるための素子が別に要求され
るため、回路の簡素化および装置の小形化を図ることが
できない。
チング電源装置では、整流平滑回路を構成する整流ダイ
オード３やフライホイールダイオード４に代わり、ＭＯ
Ｓ型ＦＥＴなどのスイッチ手段を二次整流部として挿入
接続する同期整流方式が従来公知である。しかしなが
ら、上記の回路構成では、スイッチング素子２をオフし
た後に発生するトランス１の一次巻線１Ａのフライバッ
ク電圧が一定の値とはならないため、二次側ダイオード
３，４に代わりＭＯＳ型ＦＥＴを用いた場合には、トラ
ンス１の二次巻線１Ｂを介してこのＦＥＴに加わる電圧
も一定しなくなり、ＦＥＴ自体の動作が不安定になる虞
れがある。こうした事態を避けるために、一般にはトラ
ンス１に補助巻線を設け、この補助巻線からの駆動信号
をＦＥＴのゲートに供給するなどの対策を行っている
が、ＦＥＴを安定動作させるための素子が別に要求され
るため、回路の簡素化および装置の小形化を図ることが
できない。
【０００４】そこで、本考案は上記問題点を解決して、
回路構成を複雑化させることなく容易に同期整流を実現
することの可能なスイッチング電源装置を提供すること
をその目的とする。
回路構成を複雑化させることなく容易に同期整流を実現
することの可能なスイッチング電源装置を提供すること
をその目的とする。
【０００５】
【課題を解決するための手段】本考案は、一次側と二次
側とを絶縁し、一次巻線および二次巻線どうしを直列接
続した一対の第１および第２のトランスと、この一対の
トランスの各一次巻線に印加される直流入力電圧をオ
ン，オフ制御する第１のスイッチング素子と、この第１
のスイッチング素子と交互にオン，オフする第２のスイ
ッチング素子とコンデンサとの直列回路で構成され、前
記第２のスイッチング素子のオン時に前記一対のトラン
スのフライバック電圧をクランプするクランプ手段と、
前記一対のトランスの各二次巻線に誘起された電圧を整
流する第１のスイッチ手段と第２のスイッチ手段からな
る二次整流部とを有し、前記第１のスイッチング素子が
オンすると、前記一対のトランスの各二次巻線に誘起さ
れた電圧により、前記第１のスイッチ手段はオフする一
方で前記第２のスイッチ手段はターンオンし、前記第１
のトランスの二次巻線はエネルギーを蓄積するととも
に、前記第２のトランスの二次巻線は出力端子に直接出
力電流を供給し、前記第１のスイッチング素子がオフす
ると、前記一対のトランスの各二次巻線に誘起された電
圧により、前記第２のスイッチ手段はオフする一方で前
記第１のスイッチ手段はターンオンし、前記第２のトラ
ンスの二次巻線はエネルギーを蓄積するとともに、前記
第１のトランスの二次巻線は前記出力端子に直接出力電
流を供給するように構成したものである。
側とを絶縁し、一次巻線および二次巻線どうしを直列接
続した一対の第１および第２のトランスと、この一対の
トランスの各一次巻線に印加される直流入力電圧をオ
ン，オフ制御する第１のスイッチング素子と、この第１
のスイッチング素子と交互にオン，オフする第２のスイ
ッチング素子とコンデンサとの直列回路で構成され、前
記第２のスイッチング素子のオン時に前記一対のトラン
スのフライバック電圧をクランプするクランプ手段と、
前記一対のトランスの各二次巻線に誘起された電圧を整
流する第１のスイッチ手段と第２のスイッチ手段からな
る二次整流部とを有し、前記第１のスイッチング素子が
オンすると、前記一対のトランスの各二次巻線に誘起さ
れた電圧により、前記第１のスイッチ手段はオフする一
方で前記第２のスイッチ手段はターンオンし、前記第１
のトランスの二次巻線はエネルギーを蓄積するととも
に、前記第２のトランスの二次巻線は出力端子に直接出
力電流を供給し、前記第１のスイッチング素子がオフす
ると、前記一対のトランスの各二次巻線に誘起された電
圧により、前記第２のスイッチ手段はオフする一方で前
記第１のスイッチ手段はターンオンし、前記第２のトラ
ンスの二次巻線はエネルギーを蓄積するとともに、前記
第１のトランスの二次巻線は前記出力端子に直接出力電
流を供給するように構成したものである。
【０００６】
【作用】上記構成により、第１のスイッチング素子をオ
フした後に一対のトランスの一次側に発生するフライバ
ック電圧は、第１のスイッチング素子と交互にオン，オ
フするクランプ手段の第２のスイッチング素子がターン
オンすることによってコンデンサに充電され、一定の電
圧レベルに抑制されるため、この一対のトランスの二次
側に誘起された電圧も一定の値にクランプされ、安定し
た状態で二次整流部を構成する第１のスイッチ手段およ
び第２のスイッチ手段側に供給することができる。した
がって、単に二次巻線ラインから第１のスイッチ手段お
よび第２のスイッチ手段に直接駆動信号を供給するよう
にしても、これらの第１のスイッチ手段および第２のス
イッチ手段は安定動作し、回路構成を複雑化させること
なく、第１のスイッチ手段および第２のスイッチ手段の
スイッチ動作により容易に同期整流を実現することが可
能になる。
フした後に一対のトランスの一次側に発生するフライバ
ック電圧は、第１のスイッチング素子と交互にオン，オ
フするクランプ手段の第２のスイッチング素子がターン
オンすることによってコンデンサに充電され、一定の電
圧レベルに抑制されるため、この一対のトランスの二次
側に誘起された電圧も一定の値にクランプされ、安定し
た状態で二次整流部を構成する第１のスイッチ手段およ
び第２のスイッチ手段側に供給することができる。した
がって、単に二次巻線ラインから第１のスイッチ手段お
よび第２のスイッチ手段に直接駆動信号を供給するよう
にしても、これらの第１のスイッチ手段および第２のス
イッチ手段は安定動作し、回路構成を複雑化させること
なく、第１のスイッチ手段および第２のスイッチ手段の
スイッチ動作により容易に同期整流を実現することが可
能になる。
【０００７】また、第１のスイッチング素子がオンする
と、第１のスイッチ手段がオフする一方で第２のスイッ
チ手段がターンオンし、一方のトランスの二次巻線はエ
ネルギーを蓄積するとともに、他方のトランスの二次巻
線は出力端子に直接出力電流を供給する。さらに、第１
のスイッチング素子がオフすると、今度は第２のスイッ
チ手段がオフする一方で前記第１のスイッチ手段がター
ンオンし、他方のトランスの二次巻線はエネルギーを蓄
積するとともに、前記一方のトランスの二次巻線は出力
端子に直接出力電流を供給する。このように、第１のス
イッチング素子のオン，オフに伴なって、一対のトラン
スの二次巻線は一方ではエネルギーを蓄え、他方ではそ
れまで蓄えられていたエネルギーを出力電流として放出
するので、あたかも従来の整流平滑回路を構成するチョ
ークコイルのように作用し、チョークコイルを介さず直
接出力端子に出力電流を供給できる。よって、さらに回
路構成を簡素化することができる。
と、第１のスイッチ手段がオフする一方で第２のスイッ
チ手段がターンオンし、一方のトランスの二次巻線はエ
ネルギーを蓄積するとともに、他方のトランスの二次巻
線は出力端子に直接出力電流を供給する。さらに、第１
のスイッチング素子がオフすると、今度は第２のスイッ
チ手段がオフする一方で前記第１のスイッチ手段がター
ンオンし、他方のトランスの二次巻線はエネルギーを蓄
積するとともに、前記一方のトランスの二次巻線は出力
端子に直接出力電流を供給する。このように、第１のス
イッチング素子のオン，オフに伴なって、一対のトラン
スの二次巻線は一方ではエネルギーを蓄え、他方ではそ
れまで蓄えられていたエネルギーを出力電流として放出
するので、あたかも従来の整流平滑回路を構成するチョ
ークコイルのように作用し、チョークコイルを介さず直
接出力端子に出力電流を供給できる。よって、さらに回
路構成を簡素化することができる。
【０００８】
【実施例】以下、本考案の一実施例につき、添付図面を
参照して説明する。図１および図２は本考案の一実施例
を示し、回路構成を示す図１において、11，12は一次側
と二次側とを絶縁する一対の第１および第２のトランス
であり、各トランス11，12の一次巻線11Ａ，12Ａおよび
二次巻線11Ｂ，12Ｂどうしが直列接続される。トランス
11，12の一次巻線11Ａ，12Ａと第１のスイッチング素子
たるＭＯＳ型ＦＥＴ13との直列回路が入力端子＋Ｖｉ
ｎ，−Ｖｉｎ間に接続され、この入力端子＋Ｖｉｎ，−
Ｖｉｎを介して直流入力電圧Ｖｉが印加されるようにな
っている。また、トランス11，12の一次巻線11Ａ，12Ａ
間には、クランプ手段を構成するブロッキングコンデン
サ14と第２のＭＯＳ型ＦＥＴ15との直列回路が接続され
る。各ＦＥＴ13，15のドレイン・ソース間には、図示し
ないがそれぞれ固有のキャパシタンスを有するキャパシ
タと、ボディーダイオードとの並列回路がＦＥＴ13，15
自体の特性として存在する。さらに、入力端子＋Ｖｉ
ｎ，−Ｖｉｎ間にはコンデンサ16が接続される。そし
て、これらＦＥＴ13，15のゲートには、パルス幅制御回
路17からの駆動信号が適当なデッドタイムを持ちながら
交互に与えられ、この駆動信号のパルス幅を制御するこ
とにより、トランス11，12の二次巻線11Ｂ，12Ｂを介し
て出力端子＋Ｖｏｕｔ，−Ｖｏｕｔ間に出力される出力
電圧Ｖｏが一定に保たれる。
参照して説明する。図１および図２は本考案の一実施例
を示し、回路構成を示す図１において、11，12は一次側
と二次側とを絶縁する一対の第１および第２のトランス
であり、各トランス11，12の一次巻線11Ａ，12Ａおよび
二次巻線11Ｂ，12Ｂどうしが直列接続される。トランス
11，12の一次巻線11Ａ，12Ａと第１のスイッチング素子
たるＭＯＳ型ＦＥＴ13との直列回路が入力端子＋Ｖｉ
ｎ，−Ｖｉｎ間に接続され、この入力端子＋Ｖｉｎ，−
Ｖｉｎを介して直流入力電圧Ｖｉが印加されるようにな
っている。また、トランス11，12の一次巻線11Ａ，12Ａ
間には、クランプ手段を構成するブロッキングコンデン
サ14と第２のＭＯＳ型ＦＥＴ15との直列回路が接続され
る。各ＦＥＴ13，15のドレイン・ソース間には、図示し
ないがそれぞれ固有のキャパシタンスを有するキャパシ
タと、ボディーダイオードとの並列回路がＦＥＴ13，15
自体の特性として存在する。さらに、入力端子＋Ｖｉ
ｎ，−Ｖｉｎ間にはコンデンサ16が接続される。そし
て、これらＦＥＴ13，15のゲートには、パルス幅制御回
路17からの駆動信号が適当なデッドタイムを持ちながら
交互に与えられ、この駆動信号のパルス幅を制御するこ
とにより、トランス11，12の二次巻線11Ｂ，12Ｂを介し
て出力端子＋Ｖｏｕｔ，−Ｖｏｕｔ間に出力される出力
電圧Ｖｏが一定に保たれる。
【０００９】一方、トランス11，12の二次側において、
二次巻線11Ｂ，12Ｂ間の接続点には出力端子＋Ｖｏｕｔ
が接続されるとともに、二次巻線11Ｂのドット側端子に
は、トランス11，12の二次巻線11Ｂ，12Ｂに誘起された
電圧を整流する二次整流部を構成する第１のスイッチ手
段たる一方のＭＯＳ型ＦＥＴ18のドレインが接続され
る。また、二次巻線12Ｂの非ドット側端子には、同じく
二次整流部を構成する第２のスイッチ手段たる他方のＭ
ＯＳ型ＦＥＴ19のドレインが接続される。これらのＦＥ
Ｔ18，19のソースはともに接地されており、この接地ラ
インに出力端子−Ｖｏｕｔが接続される。さらに、ＦＥ
Ｔ18のゲートは抵抗20を介して二次巻線12Ｂの非ドット
側ラインに接続され、かつ、ＦＥＴ19のゲートは抵抗21
を介して二次巻線11Ｂのドット側ラインに接続される。
二次巻線11Ｂ，12Ｂ間の接続点と接地ラインとの間には
平滑コンデンサ22が接続され、前記ＦＥＴ18，19および
コンデンサ22により整流平滑された直流出力電圧Ｖｏが
出力端子＋Ｖｏｕｔ，−Ｖｏｕｔの間に供給されるよう
になっている。さらに、直流出力電圧Ｖｏを安定化させ
るための帰還ループとして、この直流出力電圧Ｖｏの変
動に対応した検出電圧をパルス幅制御回路17に供給する
出力電圧検出回路23が設けられる。
二次巻線11Ｂ，12Ｂ間の接続点には出力端子＋Ｖｏｕｔ
が接続されるとともに、二次巻線11Ｂのドット側端子に
は、トランス11，12の二次巻線11Ｂ，12Ｂに誘起された
電圧を整流する二次整流部を構成する第１のスイッチ手
段たる一方のＭＯＳ型ＦＥＴ18のドレインが接続され
る。また、二次巻線12Ｂの非ドット側端子には、同じく
二次整流部を構成する第２のスイッチ手段たる他方のＭ
ＯＳ型ＦＥＴ19のドレインが接続される。これらのＦＥ
Ｔ18，19のソースはともに接地されており、この接地ラ
インに出力端子−Ｖｏｕｔが接続される。さらに、ＦＥ
Ｔ18のゲートは抵抗20を介して二次巻線12Ｂの非ドット
側ラインに接続され、かつ、ＦＥＴ19のゲートは抵抗21
を介して二次巻線11Ｂのドット側ラインに接続される。
二次巻線11Ｂ，12Ｂ間の接続点と接地ラインとの間には
平滑コンデンサ22が接続され、前記ＦＥＴ18，19および
コンデンサ22により整流平滑された直流出力電圧Ｖｏが
出力端子＋Ｖｏｕｔ，−Ｖｏｕｔの間に供給されるよう
になっている。さらに、直流出力電圧Ｖｏを安定化させ
るための帰還ループとして、この直流出力電圧Ｖｏの変
動に対応した検出電圧をパルス幅制御回路17に供給する
出力電圧検出回路23が設けられる。
【００１０】次に、上記構成におけるスイッチング電源
装置の動作およびその作用を、図２に示す波形図ととも
に詳述する。なお、この図２において、最上段の波形は
トランス12の一次巻線12Ａの非ドット側電圧Ｖｘを示し
たものであり、以下、ＦＥＴ19のゲート・ソース間電圧
ＶGSおよびドレイン・ソース間電圧ＶDSと、ＦＥＴ18の
ゲート・ソース間電圧ＶGSおよびドレイン・ソース間電
圧ＶDSとの波形をそれぞれ示している。先ず、トランス
11，12の一次側において、パルス幅制御回路17からの駆
動信号により、ＦＥＴ13をオン，オフ制御することによ
って、直流入力電圧Ｖｉがトランス11，12の一次巻線11
Ａ，12Ａに断続的に印加される。一方、ＦＥＴ15は前記
ＦＥＴ13と交互にオン，オフし、かつ、各ＦＥＴ13，15
のオン，オフ切換り時において一定のデッドタイムＤＴ
１，ＤＴ２が存在するように制御されている。このと
き、ＦＥＴ15がターンオフしてからＦＥＴ13がターンオ
ンするまでのデッドタイムＤＴ１間に、各トランス11，
12の一次巻線11Ａ，12Ａに蓄積されたエネルギーにより
ＦＥＴ13内に存在するキャパシタを放電させ、かつ、Ｆ
ＥＴ13がターンオフしてからＦＥＴ15がターンオンする
までのデッドタイムＤＴ２間に、一次巻線11Ａ，12Ａに
蓄積されたエネルギーによりＦＥＴ15内に存在するキャ
パシタを放電させるように各ＦＥＴ13，15をスイッチン
グ制御すれば、各ＦＥＴ13，15におけるスイッチング損
失は最小になり、いわゆる零電圧スイッチングが達成さ
れる。
装置の動作およびその作用を、図２に示す波形図ととも
に詳述する。なお、この図２において、最上段の波形は
トランス12の一次巻線12Ａの非ドット側電圧Ｖｘを示し
たものであり、以下、ＦＥＴ19のゲート・ソース間電圧
ＶGSおよびドレイン・ソース間電圧ＶDSと、ＦＥＴ18の
ゲート・ソース間電圧ＶGSおよびドレイン・ソース間電
圧ＶDSとの波形をそれぞれ示している。先ず、トランス
11，12の一次側において、パルス幅制御回路17からの駆
動信号により、ＦＥＴ13をオン，オフ制御することによ
って、直流入力電圧Ｖｉがトランス11，12の一次巻線11
Ａ，12Ａに断続的に印加される。一方、ＦＥＴ15は前記
ＦＥＴ13と交互にオン，オフし、かつ、各ＦＥＴ13，15
のオン，オフ切換り時において一定のデッドタイムＤＴ
１，ＤＴ２が存在するように制御されている。このと
き、ＦＥＴ15がターンオフしてからＦＥＴ13がターンオ
ンするまでのデッドタイムＤＴ１間に、各トランス11，
12の一次巻線11Ａ，12Ａに蓄積されたエネルギーにより
ＦＥＴ13内に存在するキャパシタを放電させ、かつ、Ｆ
ＥＴ13がターンオフしてからＦＥＴ15がターンオンする
までのデッドタイムＤＴ２間に、一次巻線11Ａ，12Ａに
蓄積されたエネルギーによりＦＥＴ15内に存在するキャ
パシタを放電させるように各ＦＥＴ13，15をスイッチン
グ制御すれば、各ＦＥＴ13，15におけるスイッチング損
失は最小になり、いわゆる零電圧スイッチングが達成さ
れる。
【００１１】上記各ＦＥＴ13，15における一連の動作
中、ＦＥＴ13がオフするとトランス11，12の一次巻線11
Ａ，12Ａにフライバック電圧が発生し、各一次巻線11
Ａ，12Ａは一種の定電流源として作用するが、ＦＥＴ15
がターンオンするとこれらの一次巻線11Ａ，12Ａに発生
するフライバック電圧は低インピーダンスのコンデンサ
14側に充電され、略一定の値にクランプされる。したが
って、一次巻線12Ａの非ドット側電圧Ｖｘは、ＦＥＴ15
がターンオンするとコンデンサ14の充電によって略一定
の値に保持され、結果的に矩形状に波形整形される。
中、ＦＥＴ13がオフするとトランス11，12の一次巻線11
Ａ，12Ａにフライバック電圧が発生し、各一次巻線11
Ａ，12Ａは一種の定電流源として作用するが、ＦＥＴ15
がターンオンするとこれらの一次巻線11Ａ，12Ａに発生
するフライバック電圧は低インピーダンスのコンデンサ
14側に充電され、略一定の値にクランプされる。したが
って、一次巻線12Ａの非ドット側電圧Ｖｘは、ＦＥＴ15
がターンオンするとコンデンサ14の充電によって略一定
の値に保持され、結果的に矩形状に波形整形される。
【００１２】一方、トランス11，12の二次側では、各Ｆ
ＥＴ13，15のオン，オフ動作に伴って、一次巻線11Ａ，
12Ａに比例した電圧が二次巻線11Ｂ，12Ｂに発生する。
まず、ＦＥＴ13がオンすると、一次巻線11Ａ，12Ａのド
ット側に正極性の電圧が加わるため、二次巻線11Ｂ，12
Ｂのドット側に正極性の電圧が誘起される。このとき、
一方のＦＥＴ18のゲート・ソース間電圧ＶGSはＬレベル
であり、ＦＥＴ18はカットオフ状態となるため、ＦＥＴ
18のドレイン・ソース間電圧ＶDSはＨレベルとなる。一
方、このＦＥＴ18がカットオフ状態になることにより発
生するＦＥＴ18のドレイン・ソース間の阻止電圧は、他
方のＦＥＴ19をターンオンするのに充分な駆動信号とし
て、二次巻線11Ｂのドット側ラインから抵抗21を介して
ＦＥＴ19のゲートに与えられる。したがって、ＦＥＴ19
はターンオンしてそのドレイン・ソース間電圧ＶDSがＬ
レベルとなり、トランス12の二次巻線12Ｂ側において、
図１に示す矢印の向きに出力電流が供給される。
ＥＴ13，15のオン，オフ動作に伴って、一次巻線11Ａ，
12Ａに比例した電圧が二次巻線11Ｂ，12Ｂに発生する。
まず、ＦＥＴ13がオンすると、一次巻線11Ａ，12Ａのド
ット側に正極性の電圧が加わるため、二次巻線11Ｂ，12
Ｂのドット側に正極性の電圧が誘起される。このとき、
一方のＦＥＴ18のゲート・ソース間電圧ＶGSはＬレベル
であり、ＦＥＴ18はカットオフ状態となるため、ＦＥＴ
18のドレイン・ソース間電圧ＶDSはＨレベルとなる。一
方、このＦＥＴ18がカットオフ状態になることにより発
生するＦＥＴ18のドレイン・ソース間の阻止電圧は、他
方のＦＥＴ19をターンオンするのに充分な駆動信号とし
て、二次巻線11Ｂのドット側ラインから抵抗21を介して
ＦＥＴ19のゲートに与えられる。したがって、ＦＥＴ19
はターンオンしてそのドレイン・ソース間電圧ＶDSがＬ
レベルとなり、トランス12の二次巻線12Ｂ側において、
図１に示す矢印の向きに出力電流が供給される。
【００１３】次いで、ＦＥＴ13がターンオフした後ＦＥ
Ｔ15がオンすると、今度は一次巻線11Ａ，12Ａの非ドッ
ト側の電位が高くなり、二次巻線11Ｂ，12Ｂの非ドット
側に正極性の電圧が誘起される。このとき、トランス1
1，12の一次側に発生するフライバック電圧はコンデン
サ14の充電により略一定にクランプされるため、二次巻
線11Ｂ，12Ｂには安定した状態で電圧が誘起される。そ
して、他方のＦＥＴ19のゲート・ソース間電圧ＶGSはＬ
レベルとなり、このＦＥＴ19はカットオフ状態となるた
め、ＦＥＴ19のドレイン・ソース間電圧ＶDSはＨレベル
となる。これに対して、このＦＥＴ19がカットオフ状態
になることにより発生するＦＥＴ19のドレイン・ソース
間の阻止電圧は、一方のＦＥＴ18をターンオンするのに
充分な駆動信号として、二次巻線12Ｂの非ドット側ライ
ンから抵抗20を介してＦＥＴ18のゲートに与えられる。
したがって、ＦＥＴ18はターンオンしてそのドレイン・
ソース間電圧ＶDSがＬレベルとなり、トランス11の二次
巻線11Ｂ側において、図１に示す矢印の向きに出力電
流が供給される。そして、ＦＥＴ13，15のオン，オフ動
作を繰り返すことで、各トランス11，12の二次巻線11
Ｂ，12Ｂからそれぞれ出力電流，が交互に与えら
れ、平滑コンデンサ22を介して出力端子＋Ｖｏｕｔ，−
Ｖｏｕｔ間に直流出力電圧Ｖｏが発生する。
Ｔ15がオンすると、今度は一次巻線11Ａ，12Ａの非ドッ
ト側の電位が高くなり、二次巻線11Ｂ，12Ｂの非ドット
側に正極性の電圧が誘起される。このとき、トランス1
1，12の一次側に発生するフライバック電圧はコンデン
サ14の充電により略一定にクランプされるため、二次巻
線11Ｂ，12Ｂには安定した状態で電圧が誘起される。そ
して、他方のＦＥＴ19のゲート・ソース間電圧ＶGSはＬ
レベルとなり、このＦＥＴ19はカットオフ状態となるた
め、ＦＥＴ19のドレイン・ソース間電圧ＶDSはＨレベル
となる。これに対して、このＦＥＴ19がカットオフ状態
になることにより発生するＦＥＴ19のドレイン・ソース
間の阻止電圧は、一方のＦＥＴ18をターンオンするのに
充分な駆動信号として、二次巻線12Ｂの非ドット側ライ
ンから抵抗20を介してＦＥＴ18のゲートに与えられる。
したがって、ＦＥＴ18はターンオンしてそのドレイン・
ソース間電圧ＶDSがＬレベルとなり、トランス11の二次
巻線11Ｂ側において、図１に示す矢印の向きに出力電
流が供給される。そして、ＦＥＴ13，15のオン，オフ動
作を繰り返すことで、各トランス11，12の二次巻線11
Ｂ，12Ｂからそれぞれ出力電流，が交互に与えら
れ、平滑コンデンサ22を介して出力端子＋Ｖｏｕｔ，−
Ｖｏｕｔ間に直流出力電圧Ｖｏが発生する。
【００１４】以上のように上記実施例によれば、トラン
ス11，12の一次側にコンデンサ14と、ＦＥＴ13と交互に
オン，オフするＦＥＴ15とにより構成されるクランプ手
段を設け、このクランプ手段を介してＦＥＴ13のオフ時
に一対のトランス11，12の各一次巻線11Ａ，12Ａより発
生するフライバック電圧を略一定にクランプすることに
よって、二次巻線11Ｂ，12Ｂより誘起される電圧を安定
した状態で二次整流部であるＦＥＴ18，19側に供給する
ことができる。したがって、従来のように補助巻線など
を設けずに、単に二次巻線11Ｂ，12ＢラインとＦＥＴ1
8，19のゲートとを抵抗20，21を介して直接接続し、こ
の二次巻線11Ｂ，12Ｂラインから各ＦＥＴ18，19のゲー
トに駆動信号を供給するように構成しても、二次巻線11
Ｂ，12Ｂ間に誘起される電圧は略一定値に保持されてい
るため、ＦＥＴ18，19を安定動作させることが可能とな
り、回路構成を複雑化させることなく、一対のＦＥＴ1
8，19によるスイッチ動作により容易に同期整流を実現
することが可能となる。
ス11，12の一次側にコンデンサ14と、ＦＥＴ13と交互に
オン，オフするＦＥＴ15とにより構成されるクランプ手
段を設け、このクランプ手段を介してＦＥＴ13のオフ時
に一対のトランス11，12の各一次巻線11Ａ，12Ａより発
生するフライバック電圧を略一定にクランプすることに
よって、二次巻線11Ｂ，12Ｂより誘起される電圧を安定
した状態で二次整流部であるＦＥＴ18，19側に供給する
ことができる。したがって、従来のように補助巻線など
を設けずに、単に二次巻線11Ｂ，12ＢラインとＦＥＴ1
8，19のゲートとを抵抗20，21を介して直接接続し、こ
の二次巻線11Ｂ，12Ｂラインから各ＦＥＴ18，19のゲー
トに駆動信号を供給するように構成しても、二次巻線11
Ｂ，12Ｂ間に誘起される電圧は略一定値に保持されてい
るため、ＦＥＴ18，19を安定動作させることが可能とな
り、回路構成を複雑化させることなく、一対のＦＥＴ1
8，19によるスイッチ動作により容易に同期整流を実現
することが可能となる。
【００１５】また、ＦＥＴ13がオンすると、トランス1
1，12の各二次巻線11Ｂ，12Ｂのドット側に誘起された
電圧により、ＦＥＴ18がオフする一方でＦＥＴ19がター
ンオンし、トランス11の二次巻線11Ｂはエネルギーを蓄
積するとともに、トランス12の二次巻線12Ｂは出力端子
＋Ｖｏｕｔに直接出力電流を供給する。さらに、ＦＥＴ
13がオフすると、11，12の各二次巻線11Ｂ，12Ｂの非ド
ット側に誘起された電圧により、今度はＦＥＴ19がオフ
する一方でＦＥＴ18がターンオンし、トランス12の二次
巻線12Ｂはエネルギーを蓄積するとともに、トランス11
の二次巻線11Ｂは出力端子＋Ｖｏｕｔに直接出力電流を
供給する。このように、ＦＥＴ13のオン，オフに伴なっ
て、トランス11，12の二次巻線11Ｂ，12Ｂは一方ではエ
ネルギーを蓄え、他方ではそれまで蓄えられていたエネ
ルギーを出力電流として放出するので、あたかも従来の
整流平滑回路を構成するチョークコイルのように作用
し、チョークコイルを介さず直接出力端子に出力電流を
供給できる。よって、さらに回路構成を簡素化すること
ができる。
1，12の各二次巻線11Ｂ，12Ｂのドット側に誘起された
電圧により、ＦＥＴ18がオフする一方でＦＥＴ19がター
ンオンし、トランス11の二次巻線11Ｂはエネルギーを蓄
積するとともに、トランス12の二次巻線12Ｂは出力端子
＋Ｖｏｕｔに直接出力電流を供給する。さらに、ＦＥＴ
13がオフすると、11，12の各二次巻線11Ｂ，12Ｂの非ド
ット側に誘起された電圧により、今度はＦＥＴ19がオフ
する一方でＦＥＴ18がターンオンし、トランス12の二次
巻線12Ｂはエネルギーを蓄積するとともに、トランス11
の二次巻線11Ｂは出力端子＋Ｖｏｕｔに直接出力電流を
供給する。このように、ＦＥＴ13のオン，オフに伴なっ
て、トランス11，12の二次巻線11Ｂ，12Ｂは一方ではエ
ネルギーを蓄え、他方ではそれまで蓄えられていたエネ
ルギーを出力電流として放出するので、あたかも従来の
整流平滑回路を構成するチョークコイルのように作用
し、チョークコイルを介さず直接出力端子に出力電流を
供給できる。よって、さらに回路構成を簡素化すること
ができる。
【００１６】図３および図４は、本考案の他の実施例を
それぞれ示したものである。なお、同図において、前記
図１と同一部分には同一符号を付し、その共通する部分
の説明については省略する。図３および図４は、ＦＥＴ
18，19のゲートと二次巻線11Ｂ，12Ｂライン間の変形例
であり、図３に示すように抵抗20の両端間にダイオード
41を接続することも可能であり、また、図４に示すよう
にスピードアップコンデンサ42を接続することも可能で
ある。さらに、図３におけるダイオード41の接続方向を
逆にしてもよい。
それぞれ示したものである。なお、同図において、前記
図１と同一部分には同一符号を付し、その共通する部分
の説明については省略する。図３および図４は、ＦＥＴ
18，19のゲートと二次巻線11Ｂ，12Ｂライン間の変形例
であり、図３に示すように抵抗20の両端間にダイオード
41を接続することも可能であり、また、図４に示すよう
にスピードアップコンデンサ42を接続することも可能で
ある。さらに、図３におけるダイオード41の接続方向を
逆にしてもよい。
【００１７】なお、本考案は上記実施例に限定されるも
のではなく、本考案の要旨の範囲において種々の変形実
施が可能である。スイッチング素子や二次整流部は、実
施例中に示すＭＯＳ型ＦＥＴに限らず、トランジスタな
どを用いることも可能である。
のではなく、本考案の要旨の範囲において種々の変形実
施が可能である。スイッチング素子や二次整流部は、実
施例中に示すＭＯＳ型ＦＥＴに限らず、トランジスタな
どを用いることも可能である。
【００１８】
【考案の効果】本考案は、一次側と二次側とを絶縁し、
一次巻線および二次巻線どうしを直列接続した一対の第
１および第２のトランスと、この一対のトランスの各一
次巻線に印加される直流入力電圧をオン，オフ制御する
第１のスイッチング素子と、この第１のスイッチング素
子と交互にオン，オフする第２のスイッチング素子とコ
ンデンサとの直列回路で構成され、前記第２のスイッチ
ング素子のオン時に前記一対のトランスのフライバック
電圧をクランプするクランプ手段と、前記一対のトラン
スの各二次巻線に誘起された電圧を整流する第１のスイ
ッチ手段と第２のスイッチ手段からなる二次整流部とを
有し、前記第１のスイッチング素子がオンすると、前記
一対のトランスの各二次巻線に誘起された電圧により、
前記第１のスイッチ手段はオフする一方で前記第２のス
イッチ手段はターンオンし、前記第１のトランスの二次
巻線はエネルギーを蓄積するとともに、前記第２のトラ
ンスの二次巻線は出力端子に直接出力電流を供給し、前
記第１のスイッチング素子がオフすると、前記一対のト
ランスの各二次巻線に誘起された電圧により、前記第２
のスイッチ手段はオフする一方で前記第１のスイッチ手
段はターンオンし、前記第２のトランスの二次巻線はエ
ネルギーを蓄積するとともに、前記第１のトランスの二
次巻線は前記出力端子に直接出力電流を供給するように
構成したものであり、回路構成を複雑化させることなく
容易に同期整流を実現することの可能なスイッチング電
源装置を提供できる。
一次巻線および二次巻線どうしを直列接続した一対の第
１および第２のトランスと、この一対のトランスの各一
次巻線に印加される直流入力電圧をオン，オフ制御する
第１のスイッチング素子と、この第１のスイッチング素
子と交互にオン，オフする第２のスイッチング素子とコ
ンデンサとの直列回路で構成され、前記第２のスイッチ
ング素子のオン時に前記一対のトランスのフライバック
電圧をクランプするクランプ手段と、前記一対のトラン
スの各二次巻線に誘起された電圧を整流する第１のスイ
ッチ手段と第２のスイッチ手段からなる二次整流部とを
有し、前記第１のスイッチング素子がオンすると、前記
一対のトランスの各二次巻線に誘起された電圧により、
前記第１のスイッチ手段はオフする一方で前記第２のス
イッチ手段はターンオンし、前記第１のトランスの二次
巻線はエネルギーを蓄積するとともに、前記第２のトラ
ンスの二次巻線は出力端子に直接出力電流を供給し、前
記第１のスイッチング素子がオフすると、前記一対のト
ランスの各二次巻線に誘起された電圧により、前記第２
のスイッチ手段はオフする一方で前記第１のスイッチ手
段はターンオンし、前記第２のトランスの二次巻線はエ
ネルギーを蓄積するとともに、前記第１のトランスの二
次巻線は前記出力端子に直接出力電流を供給するように
構成したものであり、回路構成を複雑化させることなく
容易に同期整流を実現することの可能なスイッチング電
源装置を提供できる。
【図１】本考案の一実施例を示す回路図である。
【図２】同上各部の電圧変化を示す波形図である。
【図３】他の実施例を示す回路図である。
【図４】他の実施例を示す回路図である。
【図５】従来例を示す回路図である。
11 一方のトランス 12 他方のトランス 11Ａ，12Ａ 一次巻線 11Ｂ，12Ｂ 二次巻線 13 ＦＥＴ（第１のスイッチング素子） 14 コンデンサ（クランプ手段） 15 ＦＥＴ（クランプ手段，第２のスイッチング素子） 18 ＦＥＴ（二次整流部，第１のスイッチ手段） 19 ＦＥＴ（二次整流部，第２のスイッチ手段）
Claims (1)
- 【請求項１】 一次側と二次側とを絶縁し、一次巻線お
よび二次巻線どうしを直列接続した一対の第１および第
２のトランスと、この一対のトランスの各一次巻線に印
加される直流入力電圧をオン，オフ制御する第１のスイ
ッチング素子と、この第１のスイッチング素子と交互に
オン，オフする第２のスイッチング素子とコンデンサと
の直列回路で構成され、前記第２のスイッチング素子の
オン時に前記一対のトランスのフライバック電圧をクラ
ンプするクランプ手段と、前記一対のトランスの各二次
巻線に誘起された電圧を整流する第１のスイッチ手段と
第２のスイッチ手段からなる二次整流部とを有し、前記
第１のスイッチング素子がオンすると、前記一対のトラ
ンスの各二次巻線に誘起された電圧により、前記第１の
スイッチ手段はオフする一方で前記第２のスイッチ手段
はターンオンし、前記第１のトランスの二次巻線はエネ
ルギーを蓄積するとともに、前記第２のトランスの二次
巻線は出力端子に直接出力電流を供給し、前記第１のス
イッチング素子がオフすると、前記一対のトランスの各
二次巻線に誘起された電圧により、前記第２のスイッチ
手段はオフする一方で前記第１のスイッチ手段はターン
オンし、前記第２のトランスの二次巻線はエネルギーを
蓄積するとともに、前記第１のトランスの二次巻線は前
記出力端子に直接出力電流を供給するように構成したこ
とを特徴とするスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993052495U JP2606997Y2 (ja) | 1993-09-28 | 1993-09-28 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993052495U JP2606997Y2 (ja) | 1993-09-28 | 1993-09-28 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723990U JPH0723990U (ja) | 1995-05-02 |
| JP2606997Y2 true JP2606997Y2 (ja) | 2001-02-19 |
Family
ID=35395487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993052495U Expired - Lifetime JP2606997Y2 (ja) | 1993-09-28 | 1993-09-28 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606997Y2 (ja) |
-
1993
- 1993-09-28 JP JP1993052495U patent/JP2606997Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0723990U (ja) | 1995-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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