JP2961531B2 - イーサネットコントローラのアドレス検出装置及び検出方法 - Google Patents

イーサネットコントローラのアドレス検出装置及び検出方法

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JP2961531B2
JP2961531B2 JP10056506A JP5650698A JP2961531B2 JP 2961531 B2 JP2961531 B2 JP 2961531B2 JP 10056506 A JP10056506 A JP 10056506A JP 5650698 A JP5650698 A JP 5650698A JP 2961531 B2 JP2961531 B2 JP 2961531B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、イーサネットプロ
トコルに関し、特に構内ネットワーク・システム（ＬＡ
Ｎ）に連結されたネットワーク・インターフェース・カ
ード（ＮＩＣ）から入力されるパケットアドレスを検出
することができるイーサネットコントローラのアドレス
検出装置並びに検出方法に関する。
【０００２】
【従来の技術】一般に、コンピューター、ワードプロセ
ッサ等のようなデータ端末装置間の相互接続によるＬＡ
Ｍなどの近距離通信ネットワークの使用はよく知られて
いる。近距離通信ネットワークにおいて各データ端末装
置などのデバイスは、固有のアドレスを有するととも
に、他の多数のグループアドレスを有している。デバイ
スは、ＮＩＣへ伝達されたアドレスと自分のアドレス及
びグループアドレスを比較して、その結果に応じてデー
タを受信し或いは受信しない。一般に、ネットワーク上
での各デバイス間のデータの送受信はパケット単位で行
われる。従って、デバイスは、パケット単位で入力され
たデータの宛先アドレスを検出して、自分が宛先アドレ
スに当該すれば転送されてくるパケットを受け入れ、宛
先アドレスに当該しなければパケットを受け入れない。
【０００３】以下、添付図面に基づき従来のイーサネッ
トコントローラのアドレス検出装置を説明する。図１は
従来のイーサネットコントローラのアドレス検出装置の
構成ブロック図である。図１に示すように、システムバ
スインタフェース部１３と、メディアアクセス制御（Ｍ
ＡＣ）部１５と、アタッチモジュール（Attach Module)
部１７とにより構成される。システムバスインタフェー
ス部１３はシステムバス１１と連結される。アタッチモ
ジュール部１７は各ネットワークからパケット単位のデ
ータを受ける。そのアタッチモジュール部１７は、フロ
ントエンドモジュールとも呼ばれ、ネットワークからデ
ータを受信し且つネットワークへデータを送信するため
の変調及び復調の機能を行う。ＭＡＣ部１５は、図２に
示すように、ＳＲＡＭ１５ａ、ＦＩＦＯメモリ部１５
ｂ、比較部１５ｃを含む。比較部１５ｃはＳＲＡＭ１５
ａとＦＩＦＯメモリ部１５ｂとに連結される。ＳＲＡＭ
１５ａは複数のグループアドレスを記憶しており、ＦＩ
ＦＯメモリ部１５ｂはパケット単位で転送されてくるデ
ータの宛先アドレスを受けた後、比較部１５ｃに順次に
出力する。比較部１５ｃはＳＲＡＭ１５ａに記憶されて
いるグループアドレスとＦＩＦＯメモリ部１５ｂから出
力されるアドレスとを比較する。システムバスインタフ
ェース部１３はシステムバス１１とＭＡＣ部１５との間
に配置される。
【０００４】このようにして構成される従来のイーサネ
ットコントローラのアドレス検出装置のアドレス検出方
法は以下の通りである。図１、２に示すように、シリア
ルにて入力される宛先アドレスがＭＡＣ部１５内のＦＩ
ＦＯメモリ部１５ｂに順次に入力され、最初に入力され
たアドレスから順次に出力される。このＳＲＡＭ１５ａ
には複数のグループアドレスが記憶されており、前記比
較部１５ｃはＳＲＡＭ１５ａに記憶されているグループ
アドレスとＦＩＦＯメモリ部１５ｂから出力されるアド
レスとを比較する。このような比較過程の結果が、ＳＲ
ＡＭ１５ａに記憶されているアドレスとＦＩＦＯメモリ
部１５ｂから出力されるアドレスとが同一である場合に
はそれを知らせる信号（ｈｉｔ信号）を出力し、同一で
ない場合にはＦＩＦＯメモリ部１５ｂとＳＲＡＭ１５ａ
に記憶されているデータをリセットさせる。図１に示す
アドレス検出装置のアドレス検出方法によれば、アドレ
スを検出するブロックはＭＡＣ部１５内に位置してい
る。
【０００５】次には、このようにアドレスを検出するブ
ロックが、ＭＡ部１５Ｃの内部でなく、ＭＡＣ部１５の
外部に位置する場合について説明する。図３は従来の他
のイーサネットコントローラのアドレス検出装置の構成
ブロック図で、アドレスを検出するブロックがＭＡＣの
外部に位置する場合を示す。図３に示すように、システ
ムバスインタフェース部１３、ＭＡＣ部１５、アタッチ
モジュール部１７、そしてアドレス検出部１９により構
成される。アドレス検出部１９はＭＡＣ部１５とアタッ
チモジュール１７とにそれぞれ連結される。システムバ
スインタフェース部１３はシステムバス１１とＭＡＣ部
１５との間に配置され、これらをインタフェースさせ
る。アドレス検出部１９は、ＭＡＣ１５に記憶されてい
るグループアドレスとアタッチモジュール１７から出力
される宛先アドレスとを比較して２つのアドレスの同一
の可否を検出する。ＭＡＣ部１５内にはＳＲＡＭ（図示
せず）が備えられ、そこにグループアドレスを記憶して
いる。この種の従来の他のアドレス検出装置は、アドレ
スを検出するブロックがＭＡＣ部１５の外部に位置し、
ＭＡＣ部１５に記憶されているグループアドレスとアタ
ッチモジュール１７から出力されるアドレスとを比較
し、その結果を再びＭＡＣ部１５へ伝達する。
【０００６】アドレスを検出するブロックがＭＡＣの内
部或いは外部にあって、入力されたアドレスと記憶され
ているアドレスとを比較する場合について説明した。ア
ドレス検出方法の従来のさらに他の例としてはソフトウ
ェアハッシュ方法がある。このソフトウェアハッシュ方
法は、ＮＩＣがローディングされるまで、それぞれのグ
ループアドレスと約束された特定の多項式でＣＲＣ（Cy
clic Redundanncy Check）アルゴリズムを実行する。そ
して、その結果に基づいて８バイトのマルチキャストテ
ーブルを作成する。図４は、このＣＲＣアルゴリズムを
示す。図４に示すように、ＣＲＣアルゴリズムを利用し
て決まった内部のマルチキャストアドレスレジスタの位
置に１ビットをセットする。このような方法でマルチキ
ャストテーブルを作成する。図５は作成されたマルチキ
ャストテーブルを示す。マルチキャストテーブルを作成
した後、パケットが入ると、そのパケットに対してＣＲ
Ｃアルゴリズムを経た後、その結果値をもってマルチキ
ャストテーブルを参考にして該当位置にビットがセット
されているか否かを確かめる。もしも、該当位置にビッ
トがセットされている場合にはパケットを受け入れ、そ
うでない場合にはパケットを受け入れない。
【０００７】
【発明が解決しようとする課題】しかし、従来のイーサ
ネットコントローラのアドレス検出装置及びアドレス検
出方法は以下のような問題点があった。ソフトウェアハ
ッシュ方法は速度が非常に遅いため、パケットの処理能
力が著しく落ちる。ＭＡＣの内部でアドレスを検出する
方式は、全てのグループアドレスを記憶しておかなけれ
ばならないために多数の記憶領域を必要とし、かつパケ
ットが受信される度にアドレスが一致するまで全てのグ
ループアドレスを比較しなければならないため、パケッ
トの処理能力が減少する。
【０００８】本発明は、上記した問題点を解決するため
になされたもので、迅速な比較動作によってパケットの
処理能力を向上させることができるイーサネットコント
ローラのアドレス検出装置及びアドレス検出方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達するため
の本発明のイーサネットコントローラのアドレス検出装
置は、Ｎバイトのグループアドレス中の所定のバイト数
のアドレス部分を記憶するメモリ部と、そのメモリ部に
記憶されているグループアドレスの所定のバイト数のア
ドレス部分と受信したパケットのＮバイトの宛先アドレ
ス中の所定のバイト数のアドレス部分とを１次的に比較
し、その結果値を出力する予備アドレス比較部と、予備
アドレス比較部から出力される結果が一致の場合、前記
した所定のバイト数を除いた残りのバイトのアドレス部
分とグループアドレスの残りのバイト数からなるアドレ
ス部分とを２次的に比較するＭＡＣ部とを備えることを
特徴とする。
【００１０】本発明のイーサネットコントローラのアド
レス検出方法は、転送されたパケットの宛先アドレスが
ＭＡＣ部内に記憶されたか否かを検出して、記憶される
とその記憶された宛先アドレスを出力するステップと、
ＭＡＣ部から出力される宛先アドレスの所定のバイト数
からなるアドレス部分とグループアドレスの所定のバイ
ト数からなるアドレス部分とを比較するステップと、上
記比較の結果、宛先アドレスとグループアドレスとが同
一であればＭＡＣ部へ同一を知らせる信号を出力するス
テップと、前記同一を知らせる信号に基づいて、所定の
バイト数からなる宛先及びグループアドレスの一部を除
いた残りのバイト数からなる宛先アドレス及びグループ
アドレスを互いに比較するステップと、上記比較の結
果、残りのバイト数の宛先アドレスとグループアドレス
とが互いに同一であればパケットを受信するステップと
を備えることを特徴とする。
【００１１】
【発明の実施の形態】以下、添付図面に基づき本発明実
施形態のイーサネットコントローラのアドレス検出装置
及び検出方法を説明する。図６は本実施形態のイーサネ
ットコントローラのアドレス検出装置を示す構成ブロッ
ク図である。図６に示すように、このイーサネットコン
トローラのアドレス検出装置は、システムバスインタフ
ェース部６３、ＭＡＣ部６５、メモリ部６７、そして予
備アドレス比較部６９を備えている。システムバスイン
タフェース部６３はシステムバス６１とＭＡＣ部６５と
の間に配置され、これらの間のインタフェースを担当す
る。メモリ部６７はＭＡＣ部６５及び予備アドレス比較
部６９と連結され、先入れ先出し方式を用いたＦＩＦＯ
メモリである。ＭＡＣ部６５はシステムバスインタフェ
ース部６３と連結され、メモリ部６７及び予備アドレス
比較部６９とも連結されている。
【００１２】図７はＭＡＣ部６５の詳細ブロック図であ
る。図７に示すように、ＭＡＣ部６５はＳＲＡＭ６５
ａ、ＦＩＦＯメモリ部６５ｂ、アドレス比較及び制御部
６５ｃを含む。宛先アドレスは６バイトからなるが、６
バイトのアドレス中の４バイトが入力されると、ＦＩＦ
Ｏメモリ部６５ｂは予備アドレスロード信号とともに４
バイトからなるアドレス部分を予備アドレス比較部（図
６に示す）６９へ出力する。
【００１３】以下、予備アドレス比較部６９を説明す
る。図８は本実施形態の予備アドレス比較部６９の構成
ブロック図である。図８に示すように、予備アドレス比
較部６９は、第１メモリ部６９ａ、比較制御部６９ｂ、
そして第２メモリ部６９ｃを有する。第１メモリ部６９
ａはＭＡＣ部６５内に配置されるＦＩＦＯメモリ部６５
ｂと連結され、比較制御部６９ｂは第１メモリ部６９ａ
と第２メモリ部６９ｃとにそれぞれ連結される。ＦＩＦ
Ｏメモリ部６５ｂは前述のように６バイトの宛先アドレ
ス中の４バイトが入力されると、これを第１メモリ部６
９ａへ出力することから、第１メモリ部６９ａもやはり
宛先アドレスの一部である４バイトを記憶する。比較制
御部６９ｂと連結されている第２メモリ部６９ｃは、第
１メモリ部６９ａに記憶された４バイトの宛先アドレス
部分と比較するグループアドレスの一部を記憶してい
る。すなわち、この第２メモリ部６９ｃもグループアド
レスの４バイトだけを記憶している。第２メモリ部６９
ｃに記憶されたグループアドレスの４バイトを除いた残
りの２バイトのアドレス部分はＭＡＣ部６５内のＳＲＡ
Ｍ６５に記憶される。第２メモリ部６９ｃは、第１メモ
リ部６９ａに記憶された宛先アドレスの４バイトと比較
するグループアドレスの４バイトを記憶し、かつグルー
プアドレス中の残りの２バイトが記憶されたＳＲＡＭ６
５ａの開始アドレスと、比較するグループアドレスの個
数とを記憶する。比較制御部６９ｂは第１メモリ部６９
ａに記憶された４バイトの宛先アドレス部分と第２メモ
リ部６９ｃに記憶されていた４バイトのグループアドレ
ス部分とを比較する。その比較の結果、宛先アドレス部
分とグループアドレス部分とが同一であれば、同一を知
らせる信号（ｈｉｔ信号）をＭＡＣ部６５に出力する。
ＭＡＣ部６５内に配置されるＳＲＡＭ６５ａは、２部分
に区分されており、その一部分は、上位の４バイトを除
いた残りの２バイトが順次に記憶される内部コンテンツ
アドレスメモリ（ＣＡＭ）７５であり、その他部分はデ
ータ送受信に応ずるバッファ７６として使用される。
【００１４】このように構成される本実施形態のイーサ
ネットコントローラのアドレス検出方法を以下に説明す
る。図９は代表的なイーサネットパケットを示す。一つ
のパケットは７バイトからなるプリアンブルで始まる。
プリアンブルの次には開始フレームデリミタ（ＳＦＤ：
Start Frame Delimeter ）が続き、その次には宛先アド
レス、ソースアドレス、データ長に対する情報が続く。
次いで、データ、パッド、エラーチェックのためのフレ
ームチェック（ＦＣＳ：Frame Check Sequence）が続
く。本アドレス検出方法は、図９に示すように、６バイ
トの宛先アドレス中の上位の４バイトを予備アドレス比
較部６９でグループアドレスの上位４バイトと１次的に
比較し、残りの宛先アドレスの２バイトをＭＡＣ部６５
の内部でグループアドレスの残りの２バイトと比較す
る。
【００１５】添付図面に基づきより詳細に以下に説明す
る。図６、７に示すように、ネットワークからパケット
が転送されてくると、ＭＡＣ部６５ではＳＦＤを検出す
る。そして、ＭＡＣ部６５内のＦＩＦＯメモリ部６５ｂ
はシステムバスインタフェース部６３を介して４バイト
の宛先アドレスの一部を記憶する。ＦＩＦＯメモリ部６
５ｂに宛先アドレスの４バイトが記憶されると、予備ア
ドレスロード信号とともにその４バイトの宛先アドレス
部分を予備アドレス比較部６９の第１メモリ部６９ａに
出力する。図６に示すメモリ部６７には４バイトの宛先
アドレス部分と比較するグループアドレス一部である４
バイトを記憶している。次いで、図７に示すように、予
備アドレス比較部６９の第１メモリ部６９ａはＭＡＣ部
６５内のＦＩＦＯメモリ部６５ｂから伝達された宛先ア
ドレスの４バイトを記憶し、第２メモリ部６９ｃはグル
ープアドレスの上位４バイトを記憶する。したがって、
比較制御部６９ｂは、これを順次に呼び出して比較し、
互いに同一であれば、同一を知らせる信号をＭＡＣ部６
５へ出力する。
【００１６】ここで、予備アドレス比較部６９の動作を
より詳細に説明する。図１０は予備アドレス比較部の第
２メモリ部を示す。図１０に示す第２メモリ部は一例と
して６バイトのグループアドレスを以下のように ABAB
ABAB3456、 ABABABAB789A、 ABABABABCDEF、 33333333777
7、 333333334321、 27272727ABAB、 27272727CDCD、 27272
7274444、 343434347777、 343434343456と仮定した場合
を示す。なお、上記アドレスを例示する数字は１６進数
によるもので、数字又は文字１つが４ビット、すなわち
２つの数字又は文字で１バイトを表している。図１０に
示すように、第２メモリ部６９ｃの一番目のアドレスに
はグループアドレス中の上位の４バイトに当たる272727
27が記憶される。その次のアドレスには前記27272727か
ら始まるグループアドレスの残り２バイトを記憶してお
いた個所（ＭＡＣ内の内部ＣＡＭ）の一番目のアドレス
と、27272727から始まるグループアドレスの個数とが記
憶される。ここで、27272727から始まるグループアドレ
スの個数は３つであることが分かる。次いで、その次の
アドレスには前述のようなグループアドレス中のABABAB
ABが記憶され、上記と同様に次のアドレスには残りの２
バイトを記憶しておいた個所の一番目のアドレスと、AB
ABABABから始めるグループアドレスの個数とが記憶され
る。ここで、ABABABABから始めるグループアドレスの個
数は３つである。このように、33333333及び34343434か
ら始まるグループアドレスも上記と同様に適用される。
【００１７】一方、図１１はＭＡＣ部内の内部ＣＡＭに
記憶されるアドレスを示す。図１１に示すように、内部
ＣＡＭ７５は、27272727から始まるグループアドレスの
残りの２バイトを順次に記憶し、次いでABABABAB、3333
3333、34343434から始めるグループアドレスの残りの２
バイトを順次に記憶する。すなわち、前述したグループ
アドレス中の27272727の以後の２バイトは図１１に示す
ようにABAB、CDCD、4444が該当する。ABABABABの以後の
２バイトは3456、789A、CDEFが該当する。同様に、3333
3333は7777、4321が該当し、34343434は7777、3456が該
当する。
【００１８】予備アドレス比較部６９で第１メモリ部６
９ａと第２メモリ部６９ｃとからアドレスを呼び出して
１次的に比較して、互いに同一であれば、同一を知らせ
る信号をＭＡＣ部６５に出力する。したがって、ＭＡＣ
部６５内のアドレス比較及び制御部６５ｃは、内部ＣＡ
Ｍ７５に記憶されたグループアドレス中の残りの２バイ
トと予備アドレス比較部６９からローディングされた２
バイトとを２次的に比較する。上記の比較の結果、互い
に同一であれば、現在転送されてきたパケットを受け入
れ、そうでなければ、受け入れない。
【００１９】図１２は本実施形態のイーサネットコント
ローラのアドレス検出方法を説明するためのフローチャ
ートである。図１２に示すように、このアドレス検出方
法は、パケットが転送されると（１０１）、ＭＡＣ部の
ＳＦＤを検出し、４バイトの宛先アドレス部分を記憶す
る。次いで、ＭＡＣの内部のＦＩＦＯメモリ部に宛先ア
ドレス中の４バイトが記憶されたか否かを判断して（１
０２）、全部記憶されていたら予備アドレスロード信号
とともに宛先アドレスの４バイトを予備アドレス比較部
へ出力する（１０３）。これにより、予備アドレス比較
部は第１メモリ部に記憶された宛先アドレスの４バイト
と第２メモリ部に記憶されたグループアドレスの４バイ
トとを１次的に比較する（１０４）。それらの宛先アド
レスとグループアドレスとが互いに同一であるかどうか
を判定して（１０５）、これらが互いに同一であれば、
Ｈｉｔ信号をＭＡＣ部へ出力する（１０６）。そして、
互いに同一でなければ、入力されるパケットを受け入れ
ない（１０６ａ）。
【００２０】予備アドレス比較部から同一を知らせるＨ
ｉｔ信号を受けたＭＡＣ部は、ＳＲＡＭに記憶されたグ
ループアドレスの残りの２バイトと宛先アドレスの残り
の２バイトとを２次的に比較する（１０７）。次いで、
２バイトの宛先アドレスとグループアドレスとが同一で
あるかどうかを判定して（１０８）、これらが互いに同
一であれば転送されてくるパケットを最終的に受信し
（１０９）、そうでなければパケットを受け入れない
（１０９ａ）。
【００２１】このように、本パケットの受信の可否を判
断するにあたって、宛先アドレスとグループアドレスと
をそれらの一部で１次的に比較した後、再度ＭＡＣの内
部で２次的に比較するようになる。本発明の他の実施形
態としては、１次的に比較するブロックをＭＡＣの内部
に構成するものがあるが、これは図１３に示す通りであ
る。すなわち、図１３に示すように、予備アドレス比較
部６９をＭＡＣ６５の内部に構成するので、ＭＡＣ６５
の内部で１次及び２次の比較を行う。
【００２２】
【発明の効果】本発明によれば、受信したパケットのア
ドレスを全て比較するのではなく、１次的にそのアドレ
スの一部を比較し、その段階で一致していなければその
パケットの受け入れを拒むので、少なくともパケットを
受け入れない場合の処理が早くなる。請求項２の発明に
よれば、予備アドレス比較部が、宛先アドレスを記憶す
る第１メモリ部と、グループアドレスを記憶する第２メ
モリ部と、第１、第２メモリ部に記憶されたアドレスを
比較する比較制御部とにより構成され、１次的に所定の
宛先アドレスの一部とグループアドレスの一部とを比較
するため、全体的なアドレス検出時間が少なくなる。請
求項３の発明によれば、ＭＡＣ部が、ＳＲＡＭと、ＦＩ
ＦＯメモリ部と、アドレス比較及び制御部とにより構成
され、前記予備アドレス比較部で比較しない残りのバイ
トの宛先アドレスとグループアドレスとを比較するた
め、全体的なアドレス検出時間を少なくすることができ
る。
【図面の簡単な説明】
【図１】 従来のイーサネットコントローラのアドレス
検出装置の構成ブロック図。
【図２】 図１の部分的詳細構成図。
【図３】 従来の他の例のイーサネットコントローラの
アドレス検出装置の構成ブロ ック図。
【図４】 従来のイーサネットコントローラのアドレス
検出方法に従うＣＲＣアルゴリズ ムを示す図。
【図５】 図４のアドレス検出方法に従うマルチキャス
トテーブルを示す図。
【図６】 本発明実施形態のイーサネットコントローラ
のアドレス検出装置の構成ブロック図。
【図７】 本実施形態のＭＡＣ部の詳細構成図。
【図８】 本実施形態の予備アドレス比較部の詳細構成
図。
【図９】 代表的なイーサネットパケットを示す図。
【図１０】 本実施形態の予備アドレス比較部の第２メ
モリ部に記憶されてるアドレスを示す図。
【図１１】 本実施形態のＭＡＣ内の内部ＣＡＭに記憶
されてるアドレスを示す図。
【図１２】 本実施形態のイーサネットコントローラの
アドレス検出方法を説明するためのフロ ーチャート。
【図１３】 本発明の他の実施形態のイーサネットコン
トローラのアドレス検出装置の構成ブ ロック図。
【符号の説明】
６１ システムバス ６３ システムバスインタフェース部 ６５ ＭＡＣ部 ６５ａ ＳＲＡＭ ６５ｂ ＦＩＦＯメモリ部 ６５ｃ アドレス比較及び制御部 ６７ メモリ部 ６９ 予備アドレス比較部 ６９ａ 第１メモリ部 ６９ｂ 比較制御部 ６９ｃ 第２メモリ部 ７５ 内部ＣＡＭ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/00 353 H04L 12/40

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 ネットワークでグループアドレスを有す
    るデバイス間のパケット転送において、 Ｎバイトのグループアドレス中の所定のバイト数のアド
    レス部分を記憶するメモリ部と、 そのメモリ部に記憶されているグループアドレスの所定
    のバイト数のアドレス部分と受信したパケットのＮバイ
    トの宛先アドレス中の所定のバイト数のアドレス部分と
    を１次的に比較し、その結果値を出力する予備アドレス
    比較部と、その 予備アドレス比較部から出力される結果が一致の場
    合、前記宛先アドレス中の所定のバイト数を除いた残り
    のバイト数のアドレス部分と前記グループアドレスの残
    りのバイト数からなるアドレス部分とを２次的に比較す
    るＭＡＣ部と、を備えることを特徴とするイーサネット
    コントローラのアドレス検出装置。
  2. 【請求項２】 前記予備アドレス比較部は、前記ＭＡＣ
    部の内部のＦＩＦＯメモリ部から伝達された宛先アドレ
    スを記憶する第１メモリ部と、その第１メモリ部のアド
    レスと比較する所定のバイト数のグループアドレスの一
    部を記憶する第２メモリ部と、第１、第２メモリ部に記
    憶されたアドレスを比較して、その結果を出力する比較
    制御部とを有することを特徴とする請求項１に記載のイ
    ーサネットコントローラのアドレス検出装置。
  3. 【請求項３】 前記ＭＡＣ部は、ＳＲＡＭと、ＦＩＦＯ
    メモリ部と、アドレス比較及び制御部とを有することを
    特徴とする請求項１に記載のイーサネットコントローラ
    のアドレス検出装置。
  4. 【請求項４】 前記第２メモリ部は、第１メモリ部のア
    ドレスと比較する所定のバイト数からなるグループアド
    レスの一部を記憶し、その所定のバイト数を除いた残り
    のバイト数からなるグループアドレスが記憶された前記
    ＳＲＡＭの開始アドレスを記憶し、かつ比較するグルー
    プアドレスの個数を記憶することを特徴とする請求項３
    に記載のイーサネットコントローラのアドレス検出装
    置。
  5. 【請求項５】 転送されたパケットの宛先アドレスがＭ
    ＡＣ部内に記憶されたか否かを検出して、記憶されると
    その記憶された宛先アドレスを出力するステップと、 ＭＡＣ部から出力される宛先アドレスの所定のバイト数
    からなるアドレス部分とグループアドレスの所定のバイ
    ト数からなるアドレス部分とを比較するステップと、 上記比較の結果、宛先アドレスとグループアドレスとが
    同一であればＭＡＣ部へ同一を知らせる信号を出力する
    ステップと、 前記同一を知らせる信号に基づいて、所定のバイト数か
    らなる宛先及びグループアドレスの一部を除いた残りの
    バイト数からなる宛先アドレス及びグループアドレスを
    互いに比較するステップと、 上記比較の結果、残りのバイト数の宛先アドレスとグル
    ープアドレスとが互いに同一であればパケットを受信す
    るステップと、 を備えることを特徴とするイーサネットコントローラの
    アドレス検出方法。
  6. 【請求項６】 前記宛先アドレス及びグループアドレス
    は６バイトからなり、前記ＭＡＣの内部に記憶される所
    定のバイト数の宛先アドレスは４バイトからなることを
    特徴とする請求項５に記載のイーサネットコントローラ
    のアドレス検出方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3513027B2 (ja) * 1998-09-08 2004-03-31 富士通株式会社 監視システム及びその監視方法
US6721379B1 (en) * 1998-09-25 2004-04-13 International Business Machines Corporation DAC/Driver waveform generator with phase lock rise time control
KR100577148B1 (ko) * 1998-11-28 2006-07-25 엘지전자 주식회사 이더넷 컨트롤러의 어드레스검출장치 및 검출방법
US6208647B1 (en) * 1999-04-14 2001-03-27 Verizon Laboratories Inc. Multicast extension to data link layer protocols
US6778539B1 (en) * 2000-03-07 2004-08-17 Sun Microsystems, Inc. Multilevel table routing
BE1014777A3 (fr) * 2001-12-21 2004-04-06 Thales Comm Belgium S A Systeme de communications securisees, comportant un reseau local par exemple du type ethernet, notamment embarque dans un aeronef.
US7698561B2 (en) * 2004-08-12 2010-04-13 Cisco Technology, Inc. Method and system for detection of aliases in a network
KR101711698B1 (ko) * 2014-05-26 2017-03-02 한국전자통신연구원 데이터 처리 방법, 및 데이터 처리 장치
US9900209B2 (en) 2015-09-14 2018-02-20 Cisco Technology, Inc. Techniques for YANG model version control validation
KR102298731B1 (ko) * 2021-03-24 2021-09-06 퍼시픽 센츄리 주식회사 무선통신장치 및 그 장치의 구동방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6382534A (ja) * 1986-09-26 1988-04-13 Matsushita Electric Ind Co Ltd メモリ保護装置
US5095480A (en) * 1989-06-16 1992-03-10 Fenner Peter R Message routing system for shared communication media networks
US5327534A (en) * 1990-07-30 1994-07-05 Digital Equipment Corporation Detection of duplicate alias addresses
JP2891567B2 (ja) * 1991-08-30 1999-05-17 富士通株式会社 アドレス判定回路のチェックシステム
US5305321A (en) * 1992-02-24 1994-04-19 Advanced Micro Devices Ethernet media access controller with external address detection interface and associated method
US5537623A (en) * 1993-03-01 1996-07-16 International Business Machines Corporation Multiple group address recognition
US5461634A (en) * 1993-03-25 1995-10-24 General Electric Company Memory storage verification system for use in an integrated circuit for performing power signal measurements
US5854786A (en) * 1995-08-09 1998-12-29 Qualcomm Incorporated Method and apparatus for distribution/consolidation (DISCO) interface units for packet switched interconnection system

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