JP2960740B2 - ディジタル回路の試験 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明はディジタル電子アセンブリの試験に関する。

かかるディジタル電子アセンブリの複雑さの度合い
は、個々の抵抗器およびトランジスタから、多数のVLSI
集積回路を載せる回路板を経て、完全なコンピュータ・
システムに至るまで、多岐にわたっている。このような
アセンブリを試験できることが往々にして好ましく、ま
た必要でもある。

最低のレベルでは、抵抗器やトランジスタのような個
々の構成要素の試験には、それらのパラメータ値のチェ
ックがしばしば必要である。この場合には、構成要素自
体はディジタル装置として処理されない。最高のレベル
では、試験は自己試験プログラムで動作するアセンブリ
自身によって行われる。これら両極の中間レベルには、
特別に選択された入力組合せをアセンブリに加え、出力
を監視することによって行われる試験が含まれる。本発
明が主として関係するのはこの中間レベルの場合であ
る。

このようなアセンブリの試験は一連の異なるレベルで
しばしば行われる。アセンブリに欠陥が発見されると、
アセンブリをサブアセンブリに分解して個別に試験す
る。この分解は物理的な分解により、または完成体アセ
ンブリの個々のサブアセンブリに到達するプローグ（例
えば、爪床テスター）を用いることにより行うことがで
きる。後者の場合には、サブアセンブリは原理上個別に
試験されるが、それらの応答は接続されている他のサブ
アセンブリの応答により複雑になる。

本発明はユニットとして取り扱われるアセンブリの試
験、すなわち、アセンブリの内部点または、構成要素に
直接アクセスせずに、アセンブリ全体に入力を加え、そ
れからの出力を監視することだけを含む試験に特に関係
するものである。

試験に関連する更に他の問題は間欠的に生じる欠陥に
関するものである。これらの欠陥は周知のとおり見分け
ることが難しい。本発明はこのような障害には関与しな
い。

〔背景技術〕

試験を必要とするアセンブリが与えられると、これに
対する試験プログラム−試験入力の組合せ、またはこれ
らの一連の組み合わせ−を設計しなけれはならない。十
分簡単なアセンブリの場合には、試験シーケンスを設計
する上での問題は無く、徹底的な試験を行うことができ
る。例えば、２端子入力ANDゲートは４つの可能な入力
組合せをすべてこれに加え、出力（または、相補出力が
あれば、両出力）を監視することにより試験することが
できる。しかし、更に複雑なアセンブリについては、入
力ビットの可能な組合せの数が入力数と共に指数的に上
昇するため、および純粋な組合せ論理を越えて何らかの
形態のフリップ・スロップまたは他の記憶装置を備える
ことになる場合にはアセンブリの可能な内部状態の数を
も考慮しなければならないため、徹底的な試験は不可能
である。

適度な長さの試験プログラムのシーケンスを用いれば
ほとんどの欠陥を確実に検出することができるとすれ
ば、このようなアセンブリに使用する試験プログラムの
ランダムなまたは擬似ランダムなシーケンスを選定する
ことが可能である。代案として、どんな欠陥が起こりそ
うかを予測し、かかる欠陥を検出する試験プログラムを
設計することも可能である。この後者の手法はこれまで
試験プログラムの設計問題を知的パズルとして取扱うこ
とを意味していた。

本発明の目的はディジタル電子アセンブリについて所
定の欠陥を検出する試験プログラムを作製する、または
作製する上での補助となる自動的な方法および装置を提
供することである。

〔発明の開示〕

方法および装置は無欠陥アセンブリおよび欠陥アセン
ブリを定義する公式の階層的記述（formal hierarchica
l descriptions）を記憶するためのものである。無欠陥
アセンブリおよび欠陥アセンブリに対する公式の記述か
ら得られたアセンブリの少なくとも一部に関する表現も
格納されている。格納された表現は階層的に拡張され且
つ簡略化され、判別条件が格納された表現から抽出され
る。

本発明によれば、装置は、無欠陥および欠陥アセンブ
リを定義するのに十分な公式の階層的記述を格納する手
段と、無欠陥および欠陥アセンブリの各々について、そ
の公式の記述から得られたアセンブリの少なくとも一部
に関する表現を保持するレジスタ手段とを備えている。
拡開プロセッサ（unfolding processor）手段によりレ
ジスタ手段の内容が階層的に拡張される。簡略化プロセ
ッサ（simplification processor）手段によりレジスタ
手段の内容に簡略化規則を適用され、判別条件抽出プロ
セッサ（discrimination condition extraction proces
sor）手段によりレジスタ手段の内容から判別条件が抽
出される。

好ましくは、２つのアセンブリの公式の階層的記述を
記憶する手段は、一方のアセンブリの完全な記述を記憶
する記憶する第１の記憶手段と欠陥の記述を記憶する第
２の記憶手段から成る２つのアセンブリのそれぞれの記
述を記憶する主記憶手段と、これと結合してアセンブリ
で反復される及び／又は両者に共通のサブモジュールの
記述を記憶するサブモジュール記憶手段とを備えてい
る。

好ましくは、判別条件抽出プロセッサもこれと結合し
て、そのプロセッサにより決定された連続する判別条件
を蓄積する判別条件記憶手段を備えている。

プロセッサに記憶されている簡略化規則は、論理規
則、演算規則、および２つのアセンブリの特定の回路特
性に関する規則から構成することができる。所望によ
り、プロセッサにオペレータを介入させ、算術式及び２
つのアセンブリの特定の回路特性に特に関連して、簡略
化をオペレータに行わせることができる。

〔図面の簡単な説明〕

第１図はテストプログラムを設計しようとしている典
型的なディジタル電子アセンブリのブロック図であり； 第２図はこのアセンブリの構成要素モジュールのブロ
ック図であり； 第３図はこのアセンブリのモジュールの階層配列を示
す略図であり； 第４図は本発明を随行するための装置のブロック図で
あり； 第５図は回帰モジュールのブロック図である。

〔発明を実施するための最良の形態〕

概要 本発明はディジタル回路アセンブリの試験に関するも
のであり、更に詳細にはその試験プログラムの設計また
は作製に関する。このため、アセンブリは、アセンブリ
の挙動を十分に細部まで定義可能な公式の記述言語で記
述される必要がある。また、試験される欠陥の特性も同
様に定義する必要がある。

更に精密には、欠陥アセンブリは無欠陥アセンブリと
同じ方法で記述される。従って事実上、欠陥のものと無
欠陥のものと２つのアセンブリが存在する。これら２つ
のアセンブリの記述は、拡開、簡略化、および判別（ま
たは識別可能性）条件の抽出という３段階のサイクルを
用いて、拡張され、分析され、さらに比較される。

各アセンブリの記述はツリー（階層的）形状を成し、
一連の機能文から構成され、そのそれぞれのツリーを下
ることにより拡張、すなわち拡開（unfold）することが
できる。アセンブリ−最高レベルのモジュール−を記述
する最初の文には、階層を下った次のレベルの構成モジ
ュールに関する明示的な参照（reference）が含まれ
る。これらのモジュールの機能はこれらの参照中に含意
されており、拡開にはこれらのモジュールの機能を最初
の文にコピーすることが含まれるので、これらのモジュ
ールの機能は得られた最初の文のバージョン、すなわち
変形文（transformations）内に明示的に示される。

簡略化段階は、多様な論理および演算の規則を得られ
た文の操作に適用して、これらを一層便利な形式にする
ことから成る。簡略化は、可能な限り次の段階−判別条
件抽出−を可能にすることを目指している。このため、
無欠陥（sound）アセンブリ及び欠陥アセンブリに関し
並列する２組の文を２組で合致する条件について比較す
る。このような条件は、２組について同じであるという
条件では「共通（common）」であり、どのような試験入
力の組み合わせが生じようともそれらの一部として充足
される必要があるという意味では「必要（necessar
y）」である。こうしてこれらは二組の条件から除去さ
れ記録される。得られた二組の縮小条件は再度３段階の
サイクルを通過させられる。結果的に、２組の縮小条件
は単に同じ条件を定義しているだけであり、これは最終
的判断条件である。

このようにして一連の判別条件が見出される。これら
が蓄積するにつれて、これらは事実上２つのアセンブリ
−無欠陥なものと欠陥のもの−が相違している点に徐々
に集中するように動作する。次にこれらから実際の試験
プログラムが直接形成される。（本発明はこの後者の段
階には関係していない。従ってこれについては述べな
い。） 簡略化および判別条件抽出のプロセスは「IF−THEN−
ELSE（もしＡならばＢ、もしＡでないならばＣ）」形式
の表現に大きく依存している。

Prolog 本明細書は当業者が有しているような論理型プログラ
ムの基礎知識を前提としている。特に、論理型プログラ
ム言語Prologのある種の知識を前提としている。（基礎
的なテキストとしては、1984年スプリンジシャー−ベラ
ーグ（Springer−Verlag）者発行の、ダブリュ・エフ・
クロックシン（W.F.Clocksin）とシー・エス・メリッシ
ュ（C.S.Mellish）著「Prologによるプログラミング（P
rogramming in prolog）」を参照。）しかし、本発明の
理解する助けとして、Prologを非常に手短かに要約すれ
ばん次のとおりである。この要約は勿論正確なものから
は程遠い、正確な内容については、クロックシンとメリ
ッシュの著作のような、Prologに関する標準的なテキス
トを参照しなければならない。

Prologは主として記号、非数値計算用に設計された宣
言型言語であり、Prologプログラムは一組の事実文およ
び規則文から構成される。例えば、FORTRANのプログラ
ム構造に対応するものはほどんど存在しない。

現在の目的で、Prologの究極的要素は定数である。Pr
ologには、勿論変数もあるが、これらは「究極的に」
（まさに使用している意味で）定数として（定数「で置
き換えて」）説明される。定数は通常冒頭文字を小文字
で（例えば、john）と書かえ、変数は頭字を大文字で
（例えば、ＸやFather）と書かれる。

典型的な簡単なPrologの事実文は、「parent（john,s
usan）」といった形式を備えており、これは「john」が
「susan」の「parent（親）」であるという意味に取る
ことができる。質問または目標は事実文と形式が同じ
で、質問記号？が冒頭にくる。従って「?parent（john,
Child）」は質問である。Prologシステムは質問を認識
し、その中の変数（この場合には「Child」であり、そ
の頭字が大文字であることにより変数として識別され
る）を識別し、質問文を真とする定数を発見するという
含意的目標への「解法」を見出そうとする。（この場合
では、変数「Child」は定数［susan」に置換えて説明さ
れる。）事実文はいかなる数のアーギュメントをも備え
ることができ、これらすべてが変数であることができ
る。事実文が質問であれ場合には、システムはこれらす
べての変数に対する定数を見つけようとする。（目標ま
たは質問は文の組合せから構成することができるので、
例えば変数は２つ以上の質問文を共に満足しなければな
らない。）更に一般的な関係は規則として表され、これ
らは事実文と同じ一般形を持つ文から構成される。関係
の一例は grandfather（X,Y）：− father（X,Z）， father（Z,Y）； father（X,Z）， mother（Z,Y）． （ここで「，」は論理的ANDを示すので、例えば「fathe
r（X,Z）」及び「father（Z,Y）」は共に真でなければ
ならないが、「；」は論理的ORを示すので、「grandfat
her」であることは父方でもよいし、母方でもよい。）
システムは目標または質問を満足しようとする際に論理
的結論を引出すのに規則を利用することができる。換言
すれば、規則の左辺の部分が質問を満足することがわか
れば、右辺を一つ以上の副次質問として組立てることが
できる。

Prologの基本的特徴は規則を繰返して使用することが
できることである。簡単な例は ancestor（X,Y）：− parent（X,Y）． ancestor（X,Z）：− parent（X,Y）， ancestor（Y,Z）． 第２の規則は「ancestor（祖先）」であることの関係を
回帰的に定義している。これと同じような回帰関係は常
に同じ関係に対する二者択一の非回帰規則を伴わなけれ
ばならない。ここでは、第１の規則が必要な二者択一の
祖先であることの関係を定義している。（更に無限の後
戻りの危険を避けなければならない場合守らなければな
らない制限もある。） Prologは手順型言語というよりは主として宣言型言語
である。それ故Prologにより何かを達成する主な手段は
目標−頭に質問記号が付いている記述−を公式化するこ
とである。システムは、目標の中の変数に対して置き換
えることができる定数を探すことにより、この目標を満
足させようとする。これを行うに際し、システムは各種
の文を通して捜索し、目標またはその幾つかの部分に合
致しているものを探す。これには目標の中の変数をシス
テムの中の文で置き換えることが含まれる。この置換が
次に副次目標となる。従って文は、手順型システムにお
いて、何がサブルーチンになるかの宣言型公式化を見做
すことができる場合が多い。（上の祖先の規則はこの簡
単な例である。）Prologシステムによる副次目標の組立
ては手順型システムでサーブルーチンを呼び出すことと
非常に良く似ている。

Prologは主として記号的ではあるが、これに数値機能
を持たせることは可能である。事実、整数の加法のよう
な幾つかの基本的機能がシステム内に通常組込まれてお
り、更に複雑な可能をこれら基本機能で定義することが
できる。

以下の説明において、幾分ばく然と且つ非公式ではあ
るが、Prologの約束を使用することによる。更に、本発
明の幾つかの局面を宣言的にではなく手順的に説明する
ことにする。一方において、本発明は従来のPrologまた
はProlog類似システムで支援される宣言型記述を用いて
十分に実現することができ、他方、本発明は十分手順的
に実現することができるということが理解されるであろ
う。

ハードウェアの公式の記述 本発明は、定義されたハイドウェア個体の動作を試験
するための試験プログラム−一組の試験条件−を、自動
的にまたは半自動的に、作製することに関する。このた
めに、試験すべきハイドウェアは所定の公式的方法で−
すなわち、好適実施例ではProlog類似言語である、公式
的言語を使用して−記述しなければならない。この言語
の性質は例から明らかになろう。

ハイドウェア回路の例 第１図は記憶装置の挙動を監視する回路のブロック図
である。（この回路は事実実用回路を簡略化したもので
あって、並列に動作する１組の24エッジパルス発生器が
含まれる。）マイクロプロセッサ（mc）はループ・パル
ス発生器（pgen）及びエッジパルス発生器（egen）を制
御している。ループパルス発生器（pgen）の出力は一方
でパルスエッジ・フリップフロップ（peff）に送られ、
他方でマイクロプロセッサに帰還される。エッジパルス
発生器（egen）の出力はパルスエッジ・フリップフロッ
プ（peff）に送られる。このフリップフロップの出力は
観測可能である。ループパルス発生器およびエッジパル
ス発生器は同じ構造のものである。

回路の動作は、マイクロプロセッサが最初に２つの発
生器に各種遅れ時間を付与してプログラムする。マイク
ロプロセッサは次に一連の信号を２つの発生器に送る
が、各信号は記憶してある一連の遅れの次の遅れを選択
する。ループパルス発生器（pgen）はその出力をその各
遅れ（サイクル）の終わりにマイクロプロセッサに送り
返し、マイクロプロセッサは次に次の信号を２つの発生
器に送出する。エッジ発生器（egen）はマイクロプロセ
ッサからの信号に同様に応答してその所定の各遅れ時間
の後に信号を発生する。これらの信号はパルスエッジ・
フリップ・フロップに送られてこれをセットする。エッ
ジパルス発生器（egen）の遅れはパルス発生器（pgen）
の遅れより大きくなることがあるから、エッジ発生器
（egen）は２つの遅れ（すなわち一方の遅れはマイクロ
プロセッサからの最も新しい選択信号から開始し、他方
の遅れは以前の選択信号から継続中である）を、同時に
測定可能である必要がある。それ故エッジ発生器は、ル
ープパルス発生器と異なり、２つの遅れ回路を備えてい
る。マイクロプロセッサはループパルス発生器からパル
スを受信するとパルスエッジ・フリップフロップの状態
を検査する。このパルスは、パルスエッジ・フリップフ
ロップがこのパルスで終わりになるサイクル中にセット
されていれば、これをリセットする。

第２図はエッジ発生器ユニット（egen）のブロック図
である。このユニットは図示のとおり試験信号ランダム
・アクセス・メモリ（tsram）、２つのカウンタ、すな
わち偶数カウンタ（even−counter）および奇数カウン
タ（odd−counter）、およびORゲートまたは（（edgeor
l）とも称する）から構成されている。RAMは最初、16ビ
ットバス上の信号アドレスバス（addr−bus）の値とし
て、一連の遅れを記憶している（RAMの大きさは256 16
ビットである）。マイクロプロセッサは次に一連のアド
レスを送る。各アドレスが受信されると、対応する記憶
値がRAMから読出され、バス上のデータバス（data−bu
s）の通して偶数カウンタ及び奇数カウンタに伝えられ
る。マイクロプロセッサが発生した選択信号（select）
は各「サイクル」で状態を変えるので、偶数カウンタお
よび奇数カウンタが交互に選択される。選択されたカウ
ンタはRAMからの記憶値を備えており、クロックパルス
に応じて着実にカウントダウンする。カウントが０にな
ると、カウンタは出力パルスを発生する。この出力パル
スはORゲートを通過して信号（edgeout）を発生する
が、この信号はパルスエッジ・フリップフロップ（pef
f）に送られる。

この回路の公式の記述 この回路の公式の記述は回路をモジュールの階層とし
て取扱うProlog類似文を用いて作り出される。（勿論、
他の形式の公式の記述を存在し、現在のProlog形式の形
の代わりに使用することが理解されるであろう。） 回路そのものはモジュールであり、一層簡単なモジュ
ールから構成されており、その幾つかはそれ自身更に簡
単なモジュールからさえ構成することができる。最低レ
ベルでは、それより簡単なモジュールから構成されない
要素モジュールがある。回路記述はモジュール・タイプ
および名前付きモジュールで行われる。各モジュール・
タイプは定義された機能を有し、名前付きでモジュール
は定義された入力及び出力、さらに（より単純なモジュ
ールの場合には）定義された構造、すなわち（それが要
素モジュールである場合には）定義されたタイプを備え
ている。さらにモジュール間の接続も定義されている。
第３図は上の回路のモジュールの階層を全般的に示す図
である。（モジュールのバスデータ（bus′（data））
はさしあたり無視するのがよい。） エッジ発生器モジュール自身は一連の文で定義され
る。最初のものは明らかにモジュール自体を名前付けし
ている。

module（egen） 次に、ポート（port）を定義する。

port（egen,eram,input,array［1..2＊＊Ｎ］）of in
teger（Ｍ） port（egen,select,input,bit） port（egen,addr,input,integer） port（egen,edgeout,output,integer） これらの文のうち最後の三つは自明である。これらは
モジュール（egen）のポートであり、各文中の２番目の
変数はそのポートにおける信号の名前であり、これらは
その場合に応じて入力（input）または出力（output）
であり、それらに関する信号はその場合に応じてビット
（bit）または整数（integer）である。最初の文中の最
後の変数は入力信号が、その各々が整数である2^N個の要
素のリストまたはアレイ（array）であることを示す公
式的な方法である。

次に、モジュールの構成要素または部品を定義する。
提示されているモジュールには６つのポート、２つのカ
ウンタ（counter）、ORゲート、アドレスバスおよびデ
ータバス、およびRAMがある。典型的な部品文は part（egen,odd−counter,counter） part（egen,even−counter,counter） part（egen,data−bus,bus（Ｍ）） part（egen,tsram,ram（M,N）） これらの文は白明である。３番目の変数は部品のタイ
プ、すなわちカウンタ（counter）、Ｍビット・バス（b
us（Ｍ））、またはＭ×ＮのRAM（ram（M,N））を定義
している。モジュールは２つのカウンタ、偶数カウンタ
（even−counter）および奇数カウンタ（odd−counte
r）を備えているものとして定義されていることに注目
する。このカウンタは同じタイプのものである。２つの
文字の３番目の変数は２つの文で同じである。従って実
際上、部品タイプのライブラリが通常存在し、徐々に拡
張され、特定のモジュールの公式的仕様は、徐々に部品
タイプを拾い上げ、モジュールをその相互接続と共に、
既知の部品のタイプの組み合わせとして特定するように
内容が大きくなっていく。

次にモジュールの各種装置間の接続を定義する。この
ための文は自明である。典型的なものは次のようであ
る。

connected（egen,select,enable（odd−counter）） connected（egen,out（odd−counter）,in1（edgeor
1）） これでアセンブリ自体、すなわち、モジュール（ege
n）の記述は完了する。しかし、構成部品を定義しなけ
ればならない。構成部品がそれ自身更に他のモジュール
で定義されていれば、構成部品はアセンブリ全体と同じ
方法で記述される。しかし、構成部品が要素モジュール
であれば、その定義はポート文を備えているが、部品文
または相互接続文を備えていないことになる。その代わ
り、その定義は出力方程式文を備えている。例えば、バ
ス（bus）は次の文により定義される。

module（bus（Ｍ）） port（bus（Ｍ）,in,input,integer（Ｍ）） port（bus（Ｍ）,out,output,integer（Ｍ）） OutputEgn（bus,out）＝in. あるORゲート（edgeor）は次の文より定義される。

タイミングの考察を含むモジュール、すなわち、単な
る純粋な組合せ論理回路でないものの特徴については、
タイミングの局面を考慮しなければならない。これによ
り関連する細部のレベルに関して選択できる。例えば提
示されているモジュールには、ループ・パルス発生器
（pgen）により決定された「サイクル」、およびパルス
発生器のカウンタに供給されるクロックの「クロック刻
音（clock ticks）」がある。異なるサイクルは異なっ
ており、（一般に）かなり多数のクロック刻音が長く続
く。細部をレベル、すなわち公式の記述に使用される
「要素期間（elementary period）」の大きさを適切に
選定することが望ましい。これをあまり大きく選定する
と、信号の試験プログラムを得るのが不可能になること
がある。あまり小さく選定すると、試験プログラムを選
定するタスクが不当に複雑になることがある。

提示されているモジュールについて、カウンタがその
現在のカウントに到達してしまうようなことがサイクル
中に発生する事象があるがこの場合にはこの事象に関係
する構成要素の挙動は各サイクルの終りでのそれらの状
態を指定することにより適格に指定することができるこ
とは明らかである。また、マイクロプロセッサは各サイ
クルの終りにシステムの状態を観測するだめである。マ
イクロプロセッサはサイクル中に発生する事象を観測す
ることはできない。それ故「サイクル」を要素期間とし
て選定するのが適当である。

それ故、フリップ．フロップ（peff）については、出
力方程式が状態方程式と共に内部状態文により補足され
る。状態方程式は、現在のサイクル中に生じた事象と前
のサイクルの終わり状態に基づき、各サイクルの終わり
のフリップ．フロップの状態を特定するものである。状
態および方程式は次のとおりである。

従ってどんなアセンブリでもProlog類似文により公式
的に定義することができることが明らかである。アセン
ブリそれ自身、および要素でない構成要素モジュールは
その入力、出力、要素モジュール、および相互接続で定
義され、各要素モジュールはその入力、出力、相互接
続、出力方程式、および−必要ならば−その状態方程式
−で定義される。

欠陥の定義 上に注記したように、検出すべき欠陥の性質をあらか
じめ定義することが必要である。現在の目的に対し、検
出すべき欠陥をバスの一つでのスタック（stuck−at−
１）欠陥であると仮定する。バス（bus）の望ましい挙
動は であり、一方この欠陥のあるバス（bus′）の挙動は 欠陥のある装置は素数により識別するという約束を使用
する。第３図に戻ると、この図は欠陥モジュールの階層
を示しており、この階層は無欠陥モジュール（bus（dat
a））の代わりに（破線で接続されている）モジュール
（bus′（data））を含んでいる。

この欠陥はパラメータで定義されることに注目する。
換言すれば、欠陥のこの記述は16本のバスに関する可能
な16のスタック（stuck−at−１）状態に対応する可能
な16の別々の欠陥を定義している。この方法で欠陥を記
述することは非常に有利である。それは試験入力の単一
プログラムを一束の欠陥全体として、または共通のパラ
メータ定義を備えた一組のプログラムを、決定すること
ができるからである。

試験条件を発生する装置 アセンブリおよび試験すべき欠陥の公式の記述を与え
て、これらの記述から、欠陥を検出する−すなわち、欠
陥が発生するか否かにより異なる出力組合せを発生する
入力のプログラム（試験の組合せまたは組合せのシーケ
ンス）を決定しなければならない。詳細には、２種類の
アセンブリ−欠陥のものと無欠陥のもの−があり、２種
類のアセンブリを加えたとき異なる出力組合せを発生す
る試験プログラムを発見しなければならない。これは２
種類のアセンブリを定義する２組の文から開始し、一連
の拡開および簡略化の段階を行い、判別条件または識別
可能性条件（DC:distinguishability conditions）を抽
出することによって行われる。これらから、試験プログ
ラムを得ることができる。

このプロセスでは、２種類のアセンブリを同じ方法で
取扱い、それらの構造間の同形（isomorphism）を保存
し、活用する。更に、プロセスの最初の段階について、
２種類のアセンブリは同一に現れるので、２種類のアセ
ンブリ間の差異が明確になるまでは、２種類のアセンブ
リを別々に扱う必要はない。

第４図はこのプロセスを行う装置の簡略ブロック図で
ある。制御ユニット10は装置のユニットの残りの動作の
シーケンスを制御する。

記憶装置ユニット11は、それぞれ無欠陥アセンブリお
よび欠陥アセンブリの公式の階層的記述を備えた２つの
記憶装置12（MOD）および13（MOD′）を備えている。こ
れら記憶装置は両方とも標準モジュールの公式の記述の
ライブラリを備えた記憶装置14（MOD LIB）に結合され
ている。標準モジュールは一組の試験条件を決定すべき
アセンブリの部品を形成している。従って両アセンブリ
中で同じモジュールは記憶装置12および13に入っている
記述で識別することができるが、記述の詳細は記憶装置
14内に格納することができる。記憶装置12および13は必
要に応じてこれらの詳細な記述にアクセスする。また、
アセンブリ中に２つ以上の同一モジュールが存在すれ
ば、アセンブリの記述はこれらモジュールを識別する
が、記述の詳細は記憶装置14に格納され、記憶装置12お
よび13により、同じモジュールのどれかが必要となるご
とに、アクセスされる。（明らかにモジュールは同様に
サブモジュールから構成することができる。） 原理上、各記憶装置12および13がそのアセンブリの完
全な記述を備えることができることが理解される。しか
し、これはかなり重複した情報を含むことになる。

逆に、記憶装置12および13の一方はそのアセンブリ
（例えば無欠陥アセンブリ）の完全な記述を備えなけれ
ばならないが、他方は２つのアセンブリの間の相違を含
んでいればよい。すなわち、記憶装置12の中の対応する
無欠陥部品を識別できるようにした上で、欠陥を含むア
センブリの部分に関する記述を備えればよい。欠陥アセ
ンブリの残余の記述は必要なとき記憶装置12から写し取
ることができる。

それぞれ無欠陥アセンブリおよび欠陥アセンブリの公
式的表現を保持する２つの表現レジスタ15（REG）およ
び16（REG′）がある。これらの公式的表現は最初２つ
の記憶装置12および13から得られ、各種の処理を受け
る。これら２つのレジスタはバス20を介して３つの処理
ユニット、すなわち拡開プロセッサ17（UNFLD）、及び
簡略化プロセッサ18（SIMPLN）、および判別（または識
別可能性）条件（DC）抽出プロセッサ19（DC EXTN）に
結合されている。（これらのプロセッサ、およびシステ
ムの他のユニットは勿論適切なプログラムのモジュー
ル、または記憶ユニットの場合には、このようなプログ
ラムで定義される記憶域とすることができる。）これら
プロセッサは広く連続的に動作する。

これら各プロセッサはレジスタ15および16に入ってい
る表現に対して一定の処理を行うことができる。拡開プ
ロセッサ17はこれらレジスタの初期ロードを制御するよ
うに、およびこれらレジスタに入っている表現を拡開す
るために、記憶ユニット11に対して呼出しを行うことが
できる。また、判別条件抽出プロセッサ19が判別条件
（DC）を検出すると、それらをこれらのレジスタに入っ
ている表現から削除することができる。レジスタ15およ
び16に入っている表現が減少し無くなった場合には、記
憶装置21の判別条件（DC）のリストによって、欠陥アセ
ンブリを無欠陥アセンブリから識別可能な試験条件の必
要な組合せが一緒に形成される。

判別条件抽出プロセッサ19が判別条件（DC）を検出す
ると、事実これを判別条件整合性チェック・プロセッサ
22に伝え、プロセッサ22はプロセッサ19からの判別条件
（DC）を判別条件装置21に既に格納されている判別条件
（DC）と比較し、新しい判別条件（DC）が格納されてい
る判別条件（DC）と論理的に整合しているか否かを確認
する。論理的に整合していれば、新しい判別条件（DC）
が判別条件記憶装置21に格納される。しかし、新しい判
別条件（DC）が論理的に不整合であれば、判別条件（D
C）として排除され、レジスタ15および16の表現の中に
残され、システムは更に判別条件（DC）の探索および簡
略化を続ける。プロセッサ18,19および22が使用する論
理規制は論理規則記憶装置23に格納されており、この記
憶装置はこれはすべてのプロセッサと結合されている。
（事実、プロセッサ18および22は特に、かなりの程度に
同じ規則を使用している。）判別条件（DC）がプロセッ
サ22により受入れられまたは排除されると、制御は次段
の拡開のためのプロセッサ17に戻される。

簡略化および判別強堅抽出の段階を混合して、レジス
タ15および16に入っている表現を個々の各簡略化（すな
わち、いずれかの簡略化の各適用）の後に可能な判別条
件（DC）について調査したことがある。判別条件（DC）
が見つかり抽出されれば、更に簡略化が試みられる。す
べての判別条件（DC）が抽出され、簡略化規則を更に適
用することが不可能になった後に限り、制御は次段の拡
開のためプロセッサ17に戻る。

２つのレジスタ15および16の内容を表示し、オペレー
タにプロセッサ17乃至19の動作を案内させることによ
り、オペレータと対話させることが可能であることが理
解されよう、この実施例は、様々な理由で簡略化プロセ
ッサの動作に関して特に有用である。

一つは本発明が関係している一般クラスの動作がいわ
ゆる指数爆発（exponential explosion）、すなわち可
能な経路の数が指数関数的に増大して処理不能になる被
害を被り易いということである。本発明においては、指
数関数的増大の最大の危機は簡略化段階にあり、オペレ
ータの案内はこのような成長を制限するのに有用であ
る。

第２の理由は簡略化の性質に関連している。周知の通
り、簡略化は、論理操作、演算操作、およびアセンブリ
の特性の利用（例えば、２つの異なるサブモジュールを
同時に活性化し得ないといった特性の利用）を含むこと
ができる。論理操作の規則をプロセッサ18に組込むこと
はかなり分かりやすい。しかし、演算操作に対する規則
は、演算が論理より一層込み入った公式体系であるた
め、効果的に組込むことは一層困難である。（実際、十
分簡単な公式論理体系には完全な立証可能性があるが、
ゲーデルの低利によれば、演算には十分な立証可能性が
ない。従って、プロセッサ18に容易に取込むことができ
ない算術的同値であっても、オペレータであれば認識可
能な場合がある。（例えば、多項式または巡回冗長検査
関数を扱うようなシステムに演算規則を組み込むことは
困難である。）同様に、アセンブリの特性に関しても、
拡張公式システムの記述に予め定義したり、公式システ
ムの記述の結果に基づきシステム自身がその特性を発見
したりするよりも、オペレータがアセンブリの特性を認
識した方が容易な場合もある。

簡略化は、後にわかるとおり、本質的に論理式を操作
することから成る。これは式の最も内側の括弧の内部か
ら始めてそのレベルで最初に可能な操作を行い、徐々に
括弧を通して最外側の式まで進むようにして、内側から
外がわに向かって、また括弧の付いていない式から始め
て徐々に括弧の階層内に進み、外側から中に向かって、
または両手法の組合せにより、行うことができる。

システムの動作 システムが第１図乃至第３図の回路に対して判別条件
を得る仕方は次のとおりである。

拡開 拡開は拡開プロセッサ17により行われ、レジスタ15お
よび16に保持されている公式の記述に基き動作する。こ
のため、プロセッサ17は公式の記述の内容から要素を選
択し、これをその要素の定義により一層簡単な要素で置
換させる。プロセッサは好適に広く下降式に動作し、異
なる分岐を多少の差はあれ歩調を揃えて拡開する。この
ようにして第３図に示すツリーを拡開する際し、ORゲー
ト（edgeor）が拡大された後の拡開に対して、偶数カウ
ンタ（even−counter）が選択されるとすれば、システ
ムは次に、データバス（data−bus）を拡開しようとす
るのではなく、拡開に対して奇数カウンタ（odd−count
er）を選択する。（事実、データバス（data−bus）は
２つのカウンタが拡開されてしまうまで拡開することが
できないことは明かである。）また、プロセッサ17は
（それぞれ無欠陥アセンブリおよび欠陥アセンブリに対
する）２つの式を可能なかぎり互いに歩調を合わせて拡
開する。

エッジ発生器は次なように定義される。

拡開を始めるには、（edgeor）を呼出しを開示する
が、この関数は次のように定義される。

ただし E1＝counter（even−counter,Select,bus（−）） E2＝counter（odd−counterSelect,bus（−）） （バスの定義は便宜のため略して…とする。） 拡開プロセッサ17はレジスタ13から用語「edgeor」を検
出し、これを今示した式で置き換えさせる。このように
してこの呼出しから生ずる拡開は カウンタの呼出はこの最後の式において同様に拡開され
る。関数カウンタ（function counter）は次のように定
義される。

この拡開は次のようになる。

簡略化 各拡開後、簡略化プロセッサ18は簡略化を行おうと
し、判別条件抽出プロセッサ19は判別条件を抽出しよう
とする。この特定の例では、今まで簡略化または判別条
件の抽出は不可能であった。しかし、現時点で、簡略化
の数段階が可能である。これらは簡略化プロセッサ18に
より行われるが、このプロセッサは、レジスタ15および
16に入っいる式の左辺の存在を認識しこの式に関連する
要素を右辺の等価要素で置換することにより簡略化する
手段と共に一組の規則を備えている。規則は標準論理簡
略化規則、標準演算簡略化規則、およびアセンブリ幾つ
かの性質を表す規則から構成されている。

上記式に適用することができる幾つかの論理簡略化規
則がある。次の通りである。

アセンブリの或る性質を現す規則に関しては、 not（Select＝even−counter）←→（Select＝odd−counter）． が現在の例ではアセンブリの性質である。

これらすべての規則を、適切な順序で、エッジパルス
発生器（egen）に関する式に適用すれば、この式は次の
ように簡単になる。

拡開 これまで２種類のアセンブリ間には明確な区別が無か
ったので、エッジパルス発生器′（egen）′に関する式
は、バス′（bus′）がバス（bus）の代わりに現れるこ
とを除いては同じである。判別条件抽出プロセッサ19は
それ故未だ判別条件を抽出することができない。それ故
今回更に他の拡開段階が続き、装置の２つの種類に関す
る式中のバス（bus）およびバス′（bus′）呼出す。上
に注記したとおり、これら２つの関数は次のように定義
される。

バス（bus）をエッジパルス発生器（egen）に呼び込
む拡開から、無欠陥品に対して および欠陥品に対して 判別条件（DC）の抽出 拡開および簡略化の規則を上のように使用してから、
今後は識別可能性を識別することができる。これは判別
条件抽出プロセッサ19で行われる。各種判別規則がこの
プロセッサに記憶されており、プロセッサはこれらを使
用して２つの関数を適切に調和する形で体系的に判別す
る。

２つの関数F1及びF2が識別可能であることを意味する
「F1＝？＝F2」という記法を使用する。２つの条件関数
に適用される２つの判別規則は次のとおりである。

と取ることにより、第１の規則をエッジパルス発生器
（egen）およびエッジパルス発生器′（egen）′に関す
る式に適用することができ、 が得られる。

このようして一つの判別条件「nthof（Eram,Adde
r））＝１＝ｅ−of−ｃ）」、および新しい判別目標を
得た。第２の判別規則を適用すると、 bit（nthof（Eram,Adder）,n）＝０ and nthof（Eram,Adder）＝？＝nthof（Eram,Adder）＋２＊＊n. が得られる。このようにして第２の判別条件「bit（nth
of（Eram,Addr）,n）＝０」が得られる。

拡開、簡略化、および判別条件の抽出のプロセスを続
けることにより、協同して回路の試験プログラムを設計
することができるようにする一連の判別条件が得られ
る。

プロセッサ17、18、19および22の一連の動作を制御す
る最も簡単な方法はこれらプロセッサを厳密に順を追っ
て動作させることである。しかし、この方策は、効率的
に幾らかの利点はあるものの、柔軟性が無い。従って、
制御ユニット10は、プロセッサ17、18、19および22のこ
の一連の動作をそれぞれが制御を受ける条件を決定する
べく内臓されている規則を用いて好適に制御している。
この機構により特定の設計手法（例えば部分走査または
境界走査）に続く回路の取扱いに関する特別方法、およ
び対応する特定の試験方法が特に適する特別方法を書込
むことが容易になる。

記述された回路の試験条件 考察中の回路（すなわち、第１図および第２図の回
路）の場合、データバスのうちの１本のバスのスタック
（stuck−at−１）欠陥を試験するためには、その欠陥
によって回路の挙動が異なるようになる試験状況を考案
しなければならないことが明らかである。外部から観測
できるモジュールの唯一の特徴はループによって決定さ
れるサイクルの終りでのパルスエッジ・フリップフロッ
プ（peff）の状況である。従って試験状況は次のようで
なければならない。すなわち、無欠陥システムに対し
て、このフリップ・フロップの状態がこの時点で欠陥シ
ステムに対する状態とは異なっている必要がある。この
フリップ・フロップをセットする信号はエッジ発生器
（egen）から到来し、判別を行うには、そのタイミング
をループパルス発生器からのパルスの前と後とで誤差だ
けシフトする必要がある。このタイミングはデータバス
上の信号およびこのバス上の（もしあれば）誤差によっ
て決定される。従って誤差を検出するには、試験RAMに
格納されている遅れが次のようでなければならない。す
なわち、欠陥バス上の０ビットから１への変化（stuck
−at−１の欠陥）により、遅れがループパルス発生器の
遅れより小さいものからそれより大きいものへシフトせ
ねばならない。

以上が本発明のシステムによって良好に行うことがで
きる。すなわち、システムはこの必要条件を具体化する
一組の判別条件を良好に発生する。

上昇式回路拡張 上記のプロセスは回路の展開に対する（すなわち、無
欠陥モジュールおよび欠陥モジュールの公式の記述の拡
張に対する）下降式方法（top−douwn approach）と言
うことができる。これはレジスタ15および16の中の欠陥
のあるまたは欠陥の無いシステムの最高レベルの定義か
ら始め、これら定義を下降する前に高レベルで判別する
方法を探知するように拡開するというように非公式に記
述することができる。上昇式方法（bottom−up）と言う
ことができる別の方法を代りに採用することができる。
これはレジスタ15および16の中の欠陥のあるまたは欠陥
のない特定のモジュールの定義（すなわち、低レベル定
義）から始め、これらを低レベルで判別する方法を探知
するように拡開することを含む。プロセスは次に最初に
選定したモジュールを含むシステム全体のより大きな部
分を前述する表現にまで上に移動し、その表現を拡開す
る。

上昇式方法により、整合性のある一組の判別条件を見
出す可能性が高い探索ツリー部分に集中可能な柔軟かつ
便宜的な制御方法を利用することが容易となり、従って
袋路にはいる可能性が減少する。系統だった制御の規則
によっても回路統計者が念頭に置いていたであろう試験
可能な方法に入る手段が与えらえる（この場合回路設計
者が試験方法について公式設計に従うか非公式設計に従
うかは問題ではない）。

簡単な下降式方法の場合レジスタ15および16のロード
は大きくない。無欠陥および欠陥のあるアセンブリの最
高レベルの定義は拡開、簡略化、および判別ループに入
る前にレジスタ15および16にコピーされる。拡開プロセ
ッサ17はこれを制御するものとして記述されている。し
かし、上昇式方法の場合には、一層総合的な推論制御方
法であるため、別のプロセッサ、ローディングプロセッ
サ24を設けることが望ましい。このプロセッサのタスク
は判別を行うレベルを広く選定することである。このプ
ロセッサは記憶ユニット10からの情報を使用して作業レ
ジスタ15および16にロードする。すなわち、プロセッサ
は、各段階で試験中の回路を表しているツリー（その例
を第３図に示してある）を登る方法を決定する。（明ら
かに拡開プロセッサ17から記憶ユニット10までの制御ラ
インは取除かれることになる。） 再帰的装置 第１図および第２図の回路において、試験プログラム
の長さ（すなわち、必要な試験信号の連続組合せの数）
は欠陥パラメータとは無関係である。しかし、これは何
時でもそうであるというわけではなく、その簡単な一
例、第１再帰電子装置（fred:first recursive electro
nic device）を第５図に示す。この回路はマルチプレク
サ（mux）およびカウンタレジスタ（register）から構
成されている。回路は入力データバス（Data）の各ライ
ンを選択する。データバスの第ｎライン上のスタック
（stuck−at−０）欠陥を試験するには、少なくともｎ
ビットの試験シーケンスが必要である。このような欠陥
に対しては、判別条件（Discrimination Condition）は
下記再帰方程式により最もよく表すことができることが
わかる。

ただし賓辞「Ｐ」は再帰的に または Ｐ（n,rest（Clock）,s（Register））． 所定のｎおよびデータに対し、所要試験条件はこれか
ら方程式中のクロック（Clock）およびレジスタ（Regis
ter）である。量レジスタ（Register）はわかりやす
い。これはレジスタ無いのカウントである。量クロック
（Clock）は本質的に信号の時間シーケンスである。こ
れはリスト［s1、s2、s3…］と見做すことができ、この
リストの各項は信号ビットの連続する値である。レスト
（クロク）（rest（Clock））はこのリスト（すなわ
ち、その先導項が検出されたリスト）の末尾である。従
って賓辞「Ｐ」の再帰形は事実ビット流れクロック（Cl
ock）のビット効果をビットごとに決定する。（用語ク
ロック（Clock）は１の定常流れではなく、０および１
の任意の流れを表わすように取らなければならないこと
が理解されるだろう。） 再帰的モジュールをこのように表わすことによりシス
テムをこのようなモジュールの他に非再帰的モジュール
にも対処させることができる。

本発明の特定の実施例について図示説明してきたが、
付記する特許請求の範囲の範囲内に入る他の実施例およ
び修正案が当業者には思い浮かぶであろう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 グプタ，アジァイ インド国ニュー・デリー16001，ヤンパ ース，メリディアン・オフィス・コンプ レックス・スウィンザー・プレイス‐６ ス・フロア （番地表示なし），ケ ア・オブ・ヒューレット・パッカード・ インディア (56)参考文献 特開 昭62−209629（ＪＰ，Ａ) 特開 昭62−207977（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/22 G01R 31/28 - 31/30

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】所定の欠陥に関しディジタル回路アセンブ
   リを試験するための試験プログラムの発生を補助するた
   めの装置であって： 無欠陥アセンブリ及び欠陥アセンブリを定義するに十分
   な公式の階層的記述を記憶する手段と； 無欠陥アセンブリおよび欠陥アセンブリの各々につい
   て、その公式の記述から得られたアセンブリの少なくと
   も一部に関する表現を内容として保持するレジスタ手段
   と； 上記レジスタ手段の内容を階層的に拡張するための拡開
   プロセッサ手段と； 上記レジスタ手段の内容に簡略化規則を適用するための
   簡略化プロセッサ手段と； 上記レジスタ手段の内容から判別条件を抽出するための
   判別条件抽出プロセッサと；からなることを特徴とする
   装置。
2. 【請求項２】公式の階層的記述を記憶する前記手段が、
   無欠陥アセンブリおよび欠陥アセンブリに関する公式の
   階層的記述を記憶するための主記憶手段と、これと結合
   して、アセンブリで反復される及び／又は両者に共通の
   サブモジュールの記述を記憶するためのサブモジュール
   記憶手段を備えていることを特徴とする、請求項１に記
   載の装置。
3. 【請求項３】前記主記憶手段が、一方のアセンブリの完
   全な記述を記憶するための第１の記憶手段と、欠陥アセ
   ンブリと無欠陥アセンブリとの差がどのようであるかの
   記述を記憶するための第２の記憶手段から成ることを特
   徴とする、請求項２に記載の装置。
4. 【請求項４】判別条件抽出プロセッサが、そのプロセッ
   サによって決定された連続する判別条件を蓄積するため
   の判別条件記憶手段に結合されていることを特徴とす
   る、請求項１に記載の装置。
5. 【請求項５】前記判別条件抽出プロセッサと前記判別条
   件記憶手段が、前記判別条件抽出プロセッサによって抽
   出された連続する判別条件と、判別条件記憶手段に蓄積
   して記憶されている、連続する判別条件の間の整合性を
   チェックするための、判別条件整合性チェック手段に結
   合されていることを特徴とする、請求項４に記載の装
   置。
6. 【請求項６】複数の前記判別条件抽出プロセッサ、及び
   判別条件整合性チェック手段に結合し、それらによって
   共通に用いられる規則を記憶している、論理的な関係を
   記憶する手段を更に含むことを特徴とする、請求項１な
   いし５のいずれかに記載の装置。
7. 【請求項７】前記の論理的な関係を記憶する手段に記憶
   される規則が、論理規則、演算規則、及び無欠陥アセン
   ブリと欠陥アセンブリのそれぞれの特定の回路特性に関
   する規則を含むことを特徴とする、請求項６に記載の装
   置。
8. 【請求項８】前記簡略化プロセッサによって、特定の簡
   略化の実施に関して、オペレータが介入できることを特
   徴とする、請求項１ないし５のいずれかに記載の装置。
9. 【請求項９】前記レジスタに、前記レジスタ手段の内容
   に関して、それぞれの前記プロセッサ手段の動作順に、
   前記公式の記述の複数の内容をロードするためのローデ
   ィングプロセッサを更に含むことを特徴とする、請求項
   １ないし５のいずれかに記載の装置。
10. 【請求項１０】前記それぞれのプロセッサ手段の動作の
    シーケンスを制御するための制御手段を更に含み、請求
    項１ないし５のいずれかに記載の装置。
11. 【請求項１１】所定の欠陥に関しディジタル回路アセン
    ブリを試験するための試験プログラムの発生を補助する
    ための方法であって： 無欠陥アセンブリ及び欠陥アセンブリを定義するに十分
    な公式の階層的記述を記憶し； 無欠陥アセンブリ及び欠陥アセンブリの各々について、
    その公式の記述から得られたアセンブリの少なくとも一
    部に関する表現を保持し； 記憶された表現を階層的に拡張し； 記憶された表現を簡略化し； 記憶された表現から判別条件を抽出する；各プロセスか
    らなることを特徴とする方法。
12. 【請求項１２】公式の階層的記述を記憶する前記ステッ
    プが、 無欠陥アセンブリおよび欠陥アセンブリに関する公式の
    階層的記述を記憶するステップ、及び 無欠陥アセンブリおよび欠陥アセンブリのサブモジュー
    ルのそれぞれの記述を記憶するステップを含むことを特
    徴とする、請求項11に記載の方法。
13. 【請求項１３】蓄積された、連続する判別条件を記憶す
    るステップを更に含むことを特徴とする、請求項11に記
    載の方法。
14. 【請求項１４】連続する判別条件と、蓄積して記憶され
    ている、連続する判別条件の間の整合性をチェックする
    ステップを含むことを特徴とする、請求項12に記載の方
    法。