JP2958652B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 バイポーラ・Ｃ−MIS複合型半導体装置とＣ−MIS型半
導体装置とを有する半導体装置の改良、特に、信頼性を
低下させることなくスイッチング速度を向上する改良に
関し、 スイッチング速度が高く、信頼性の高いバイポーラ・
Ｃ−MIS複合型半導体装置とＣ−MIS型半導体装置とを有
する半導体装置を提供することを目的とし、 下記いずれかの手段をもって達成される。第１の手段
は、少なくとも１のバイポーラ・Ｃ−MIS複合型半導体
装置と少なくとも１のＣ−MIS型半導体装置とを有する
半導体装置において、前記のバイポーラ・Ｃ−MIS複合
型半導体装置を構成するMIS型半導体装置のうち、少な
くともＮチャンネル型半導体装置のゲート長は、他のMI
S型半導体装置のゲート長より短い半導体装置である。
第２の手段は、少なくとも１のバイポーラ・Ｃ−MIS複
合型半導体装置と少なくとも１のＣ−MIS型半導体装置
とを有する半導体装置において、前記のバイポーラ・Ｃ
−MIS複合型半導体装置を構成するMIS型半導体装置のう
ち、少なくともＮチャンネル型半導体装置のしきい値電
圧は、他のMIS型半導体装置のしきい値電圧より低い半
導体装置である。DETAILED DESCRIPTION OF THE INVENTION [Overview] Improvement of a semiconductor device having a bipolar-C-MIS compound semiconductor device and a C-MIS semiconductor device, and more particularly to improvement of a switching speed without lowering reliability. , High switching speed, reliable bipolar
An object of the present invention is to provide a semiconductor device having a C-MIS composite semiconductor device and a C-MIS semiconductor device, which is achieved by any of the following means. The first means is a semiconductor device having at least one bipolar C-MIS compound semiconductor device and at least one C-MIS semiconductor device, wherein the MIS constituting the bipolar C-MIS compound semiconductor device is Among the semiconductor devices, at least the gate length of the N-channel semiconductor device is different from that of other MI devices.
The semiconductor device is shorter than the gate length of the S-type semiconductor device.
The second means is a semiconductor device having at least one bipolar C-MIS compound semiconductor device and at least one C-MIS semiconductor device, wherein the bipolar C
Among the MIS semiconductor devices included in the -MIS composite semiconductor device, at least the threshold voltage of the N-channel semiconductor device is lower than the threshold voltages of the other MIS semiconductor devices.
本発明は、バイポーラ・Ｃ−MIS複合型半導体装置と
Ｃ−MIS型半導体装置とを有する半導体装置の改良、特
に、信頼性を低下させることなくスイッチング速度を向
上する改良に関する。The present invention relates to an improvement in a semiconductor device having a bipolar-C-MIS composite semiconductor device and a C-MIS semiconductor device, and more particularly to an improvement in improving a switching speed without reducing reliability.
第４図に示すように、ＮチャンネルMIS型半導体装置
（以下、Ｎ−MIS・Trと云う。）103とＰチャンネルMIS
型半導体装置（以下、Ｐ−MIS・Trと云う。）104とバイ
ポーラ型半導体装置101・102とからなるバイポーラ・Ｃ
−MIS複合型半導体装置100と、Ｎ−MIS・Tr201とＰ−MI
S・Tr202とからなるＣ−MIS型半導体装置200とを組み合
わせた半導体装置が使用されているが、この半導体装置
はバイポーラ・Ｃ−MIS複合型半導体装置100を重負荷用
に使用し、Ｃ−MIS型半導体装置200を軽負荷用に使用す
ることによってコストパフォーマンスを保つと云う特徴
を有している。As shown in FIG. 4, an N-channel MIS type semiconductor device (hereinafter, referred to as N-MIS-Tr) 103 and a P-channel MIS
Bipolar semiconductor device (hereinafter referred to as P-MIS-Tr) 104 and bipolar semiconductor devices 101 and 102
-MIS compound semiconductor device 100, N-MIS Tr201 and P-MI
A semiconductor device is used in combination with a C-MIS type semiconductor device 200 composed of S • Tr 202. This semiconductor device uses a bipolar C-MIS composite type semiconductor device 100 for heavy load, The feature is that cost performance is maintained by using the MIS type semiconductor device 200 for a light load.
従来は、バイポーラ・Ｃ−MIS複合型半導体装置100を
構成するMIS型半導体装置103、104及びＣ−MIS型半導体
装置200を構成するMIS型半導体装置201・202は、すべて
同一のゲート長及び同一のしきい値電圧を有するように
形成されている。Conventionally, the MIS type semiconductor devices 103 and 104 constituting the bipolar / C-MIS composite type semiconductor device 100 and the MIS type semiconductor devices 201 and 202 constituting the C-MIS type semiconductor device 200 all have the same gate length and the same gate length. Is formed to have a threshold voltage of
第４図において、バイポーラ・Ｃ−MIS複合型半導体
装置100を構成するＮ−MIS・Tr103が動作して、それと
並列に接続されているバイポーラ型半導体装置101が動
作すると、バイポーラ型半導体装置101のベース・エミ
ッタ間に約0.7Vの順方向電圧が発生する。その結果、Ｎ
−MIS・Tr103のソースの電位が約0.7V上昇し、この約0.
7Vの基板バイアス効果によってＮ−MIS・Tr103の見かけ
のしきい値電圧が上昇するため、ドレイン電流が低下
し、ひいてはスイッチング速度が低下するという欠点が
ある。In FIG. 4, when the N-MIS-Tr 103 constituting the bipolar-C-MIS composite semiconductor device 100 operates and the bipolar-type semiconductor device 101 connected in parallel thereto operates, the bipolar-type semiconductor device 101 A forward voltage of about 0.7 V is generated between the base and the emitter. As a result, N
−The potential of the source of the MISTr103 rises by about 0.7 V, and this
Since the apparent threshold voltage of the N-MIS • Tr 103 increases due to the 7V substrate bias effect, there is a disadvantage that the drain current decreases and the switching speed decreases.
本発明の目的は、この欠点を解消することにあり、ス
イッチング速度が高く、信頼性の高いバイポーラ・Ｃ−
MIS複合型半導体装置とＣ−MIS型半導体装置とを有する
半導体装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate this drawback, and has a high switching speed and high reliability.
An object of the present invention is to provide a semiconductor device having an MIS composite semiconductor device and a C-MIS semiconductor device.
上記の目的は、下記いずれの手段によっても達成され
る。The above object is achieved by any of the following means.
第１の手段は、少なくとも１のバイポーラ・Ｃ−MIS
複合型半導体装置（100）と少なくとも１のＣ−MIS型半
導体装置（200）とを有する半導体装置において、前記
バイポーラ・Ｃ−MIS複合型半導体装置（100）を構成す
るMIS型半導体装置（103・104）のうち、少なくともＮ
−MISTr（103）のゲート長は、他のMIS型半導体装置（1
04・201・202）のゲート長より短い半導体装置である。The first means is at least one bipolar C-MIS.
In a semiconductor device having a composite semiconductor device (100) and at least one C-MIS semiconductor device (200), the MIS semiconductor device (103 104), at least N
-The gate length of the MISTr (103) is
04/201/202).
第２の手段は、少なくとも１のバイポーラ・Ｃ−MIS
複合型半導体装置（100）と少なくとも１のＣ−MIS型半
導体装置（200）とを有する半導体装置において、前記
のバイポーラ・Ｃ−MIS複合型半導体装置（100）を構成
するMIS型半導体装置（103・104）のゲート長は、前記
のＣ−MIS型半導体装置（200）を構成するMIS型半導体
装置（201・202）のゲート長より短い半導体装置であ
る。The second means comprises at least one bipolar C-MIS.
In a semiconductor device having a composite type semiconductor device (100) and at least one C-MIS type semiconductor device (200), an MIS type semiconductor device (103) constituting the above-mentioned bipolar / C-MIS composite type semiconductor device (100) The gate length of (104) is a semiconductor device shorter than the gate length of the MIS semiconductor devices (201 and 202) constituting the C-MIS semiconductor device (200).
第３の手段は、少なくとも１のバイポーラ・Ｃ−MIS
複合型半導体装置（100）と少なくとも１のＣ−MIS型半
導体装置（200）とを有する半導体装置において、前記
のバイポーラ・Ｃ−MIS複合型半導体装置（100）を構成
するMIS型半導体装置（103・104）のうち、少なくとも
Ｎ−MIS・Tr（103）のしきい値電圧は、他のMIS型半導
体装置（104・201・202）のしきい値電圧より低い半導
体装置である。The third means is that at least one bipolar C-MIS
In a semiconductor device having a composite type semiconductor device (100) and at least one C-MIS type semiconductor device (200), an MIS type semiconductor device (103) constituting the above-mentioned bipolar / C-MIS composite type semiconductor device (100) 104), the threshold voltage of at least the N-MIS Tr (103) is a semiconductor device lower than the threshold voltages of the other MIS semiconductor devices (104 201 201).
第４の手段は、少なくとも１のバイポーラ・Ｃ−MIS
複合型半導体装置（100）と少なくとも１のＣ−MIS型半
導体装置（200）とを有する半導体装置において、前記
のバイポーラ・Ｃ−MIS複合型半導体装置（100）を構成
するMIS型半導体装置（103・104）のしきい値電圧は、
前記のＣ−MIS型半導体装置（200）を構成するMIS型半
導体装置（201・202）のしきい値電圧より低い半導体装
置である。The fourth means is that at least one bipolar C-MIS
In a semiconductor device having a composite type semiconductor device (100) and at least one C-MIS type semiconductor device (200), an MIS type semiconductor device (103) constituting the above-mentioned bipolar / C-MIS composite type semiconductor device (100)・ The threshold voltage of 104) is
This is a semiconductor device lower than the threshold voltage of the MIS semiconductor devices (201 and 202) constituting the C-MIS semiconductor device (200).
〔作用〕 MIS型半導体装置のスイッチング速度を高めるには、
ゲート長を短くすることが有効であるが、ゲート長を短
くすると電界強度が高くなってホットエレクトロンが発
生し、MIS型半導体装置の信頼性が低下するという問題
が発生する。[Operation] To increase the switching speed of the MIS type semiconductor device,
It is effective to shorten the gate length, but when the gate length is shortened, the electric field intensity increases, hot electrons are generated, and the reliability of the MIS type semiconductor device is reduced.
ところで、第４図に示すバイポーラ・Ｃ−MIS複合型
半導体装置100とＣ−MIS型半導体装置200とを有する半
導体装置において、バイポーラ・Ｃ−MIS複合型半導体
装置100を構成するＮ−MIS・Tr103の動作時には、前記
したようにソースの電位が約0.7V上昇するが、本発明は
このソース電位の上昇を積極的に利用したものである。
すなわち、ソース電位が上昇することによってホットエ
レクトロンが発生しにくゝなることに着目し、バイポー
ラ・Ｃ−MIS複合型半導体装置100を構成するMIS型半導
体装置のうち、少なくともＮ−MIS・Tr103のゲート長を
短くして、信頼性を低下させることなくスイッチング速
度を高めることを可能にした。By the way, in the semiconductor device having the bipolar C-MIS composite semiconductor device 100 and the C-MIS semiconductor device 200 shown in FIG. 4, the N-MIS Tr 103 constituting the bipolar C-MIS composite semiconductor device 100 is shown. In the operation, the source potential rises by about 0.7 V as described above, but the present invention positively utilizes this rise in source potential.
That is, attention is paid to the fact that hot electrons are less likely to be generated due to an increase in the source potential, and at least the N-MIS Tr103 of the MIS type semiconductor device constituting the bipolar C-MIS composite type semiconductor device 100 is focused on. By shortening the gate length, it has become possible to increase the switching speed without reducing reliability.
また、約0.7Vの基板バイアス効果によってMIS型半導
体装置の見かけ上のしきい値電圧が上昇することに着目
し、バイポーラ・Ｃ−MIS複合型半導体装置100を構成す
るMIS型半導体装置のうち、少なくともＮ−MIS・Tr103
のしきい値電圧を低く設定し、場合によってはディプレ
ッション型にして、スイッチング速度を高めることを可
能にした。Focusing on the fact that the apparent threshold voltage of the MIS semiconductor device increases due to the substrate bias effect of about 0.7 V, of the MIS semiconductor devices constituting the bipolar / C-MIS composite semiconductor device 100, At least N-MIS-Tr103
In this case, the threshold voltage was set low, and in some cases, it was possible to use a depletion type to increase the switching speed.
以下、図面を参照しつゝ、本発明の一実施例に係る半
導体装置について説明する。なお、MIS型半導体装置と
しては、現在広く使用されているMOS型半導体装置を使
用する場合を例にして説明する。Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. Note that a case will be described as an example in which a MOS type semiconductor device widely used at present is used as the MIS type semiconductor device.
なお、以下に示す図において、100は、バイポーラ型
半導体装置101・102とＮ−MIS・Tr103とＰ−MIS・Tr104
とからなるバイポーラ・Ｃ−MIS複合型半導体装置を示
し、200は、Ｎ−MIS・Tr201とＰ−MIS・Tr202とからな
るＣ−MIS型半導体装置を示すが、理解を容易にするた
め、第２図と第３図とにおいても、それらの半導体装置
が形成された時の位置を併せて示してある。In the drawings shown below, 100 denotes bipolar semiconductor devices 101 and 102, N-MIS Tr103, and P-MIS Tr104.
And 200 denotes a C-MIS semiconductor device comprising an N-MIS Tr201 and a P-MIS Tr202. FIGS. 2 and 3 also show the positions where the semiconductor devices are formed.
第２図参照 例えばｐ型シリコン基板１のバイポーラ型半導体装置
101・102の形成領域に、周知の方法を使用してn+型埋め
込み層２を形成し、次いで、全面にｎ型エピタキシャル
シリコン層３を形成する。See FIG. 2, for example, a bipolar semiconductor device having a p-type silicon substrate 1.
An n + -type buried layer 2 is formed in the formation regions 101 and 102 using a known method, and then an n-type epitaxial silicon layer 3 is formed on the entire surface.
次に、ボロン等のｐ型不純物を選択的にイオン注入し
てＮチャンネルMOS型半導体装置103・201の形成領域に
ｐ型ウエル４を形成し、また、素子分離領域にチャンネ
ルストップ層５を形成する。Next, a p-type impurity such as boron is selectively ion-implanted to form a p-type well 4 in a region where the N-channel MOS type semiconductor devices 103 and 201 are formed, and a channel stop layer 5 is formed in an element isolation region. I do.
第３図参照 周知のLOCOS法を使用して、素子分離領域にフィール
ド酸化膜６を形成する。Referring to FIG. 3, a field oxide film 6 is formed in the element isolation region by using a well-known LOCOS method.
次に、熱酸化をなして全面に薄い酸化膜７を形成した
後、MOS型半導体装置のしきい値電圧を制御するため、
Ｎ−MOS・Tr103・201の形成領域にボロン等のｐ型不純
物を、また、Ｐ−MOS・Tr104・202の形成領域にはリン
等のｎ型不純物をそれぞれイオン注入する。この時、バ
イポーラ・Ｃ−MIS複合型半導体装置100を構成するＮ−
MOS・Tr103の形成領域には、他のMOS型半導体装置形成
領域よりも低濃度に不純物を導入して、しきい値電圧を
低く設定する。Next, after forming a thin oxide film 7 on the entire surface by performing thermal oxidation, in order to control the threshold voltage of the MOS type semiconductor device,
A p-type impurity such as boron is ion-implanted into a region where the N-MOS Tr103 / 201 is formed, and an n-type impurity such as phosphorus is ion-implanted into a region where the P-MOS Tr104 / 202 is formed. At this time, the N-type bipolar / C-MIS composite semiconductor device 100
Impurities are introduced into the region where the MOS-Tr 103 is to be formed at a lower concentration than in the region where other MOS-type semiconductor devices are formed, and the threshold voltage is set lower.
次いで、全面に多結晶シリコン層を形成し、これをパ
ターニングしてMOS型半導体装置103・104・201・202の
形成領域にそれぞれゲート電極８・９・10・11を形成す
る。こゝで、バイポーラ・Ｃ−MOS複合型半導体装置100
を構成するＮ−MOS・Tr103のゲート電極８のゲート長を
他のMOS型半導体装置104・201・202のゲート電極９・10
・11のゲート長よりも短く形成する。Next, a polycrystalline silicon layer is formed on the entire surface, and this is patterned to form gate electrodes 8, 9, 10, and 11 in regions where the MOS semiconductor devices 103, 104, 201, and 202 are to be formed. Here, the bipolar / C-MOS composite semiconductor device 100
The gate length of the gate electrode 8 of the N-MOS Tr 103 is changed to the gate electrodes 9 and 10 of the other MOS type semiconductor devices 104, 201 and 202.
· Form shorter than the gate length of 11.
第１図参照 バイポーラ型半導体装置101・102の形成領域にリン等
の不純物を選択的にイオン注入して、コレクタ電極コン
タクト領域12を形成し、次いで、ボロン等のｐ型不純物
を選択的にイオン注入してバイポーラ型半導体装置101
・102の形成領域にベース層13を形成する。次に、リン
等のｎ型不純物を選択的にイオン注入して、バイポーラ
型半導体装置101・102の形成領域にエミッタ層14を形成
するとゝもに、Ｎ−MOS・Tr103・201の形成領域にソー
ス・ドレイン15を形成する。次に、ボロン等のｐ型不純
物を選択的にイオン注入してＰ−MOS・Tr104・202の形
成領域にソース・ドレイン16を形成する。Referring to FIG. 1, an impurity such as phosphorus is selectively ion-implanted into a formation region of the bipolar semiconductor devices 101 and 102 to form a collector electrode contact region 12, and then a p-type impurity such as boron is selectively ionized. Implant bipolar semiconductor device 101
The base layer 13 is formed in the formation region of 102. Next, an n-type impurity such as phosphorus is selectively ion-implanted to form the emitter layer 14 in the formation region of the bipolar semiconductor devices 101 and 102, and simultaneously, in the formation region of the N-MOS Tr 103 and 201. The source / drain 15 is formed. Next, p-type impurities such as boron are selectively ion-implanted to form the source / drain 16 in the formation region of the P-MOS Tr104 / 202.
以後、図示しないが、絶縁膜の形成、金属配線の形成
等をなして、バイポーラ型半導体装置101・102とMOS型
半導体装置103・104とからなるバイポーラ・Ｃ−MIS複
合型半導体装置100とMOS型半導体装置201・202よりなる
Ｃ−MIS型半導体装置200とを有する半導体装置を完成す
る。Thereafter, although not shown, the formation of an insulating film, the formation of metal wiring, and the like are performed to form a bipolar / C-MIS composite semiconductor device 100 including the bipolar semiconductor devices 101 and 102 and the MOS semiconductor devices 103 and 104 and the MOS device. A semiconductor device having the C-MIS type semiconductor device 200 including the type semiconductor devices 201 and 202 is completed.
なお、バイポーラ・Ｃ−MIS複合型半導体装置100を構
成するＮ−MOS・Tr103のみでなく、Ｐ−MOS・Tr104に対
してもゲート長を短く形成し、また、しきい値電圧を低
く設定するようにしてもよい。It is to be noted that not only the N-MOS Tr 103 but also the P-MOS Tr 104 constituting the bipolar / C-MIS composite semiconductor device 100 are formed with a shorter gate length and a lower threshold voltage. You may do so.
試験の結果、Ｃ−MIS型半導体装置200を構成するMIS
型半導体装置201・202のゲート長を0.8μｍとし、バイ
ポーラ・Ｃ−MIS複合型半導体装置100を構成するMIS型
半導体装置103・104のゲート長を0.7μｍとした場合の
スイッチング速度は、すべてのMIS型半導体装置のゲー
ト長を0.8μｍとした場合に比して約20％上昇した。As a result of the test, the MIS constituting the C-MIS type semiconductor device 200
When the gate length of the semiconductor devices 201 and 202 is 0.8 μm and the gate length of the MIS semiconductor devices 103 and 104 constituting the bipolar / C-MIS composite semiconductor device 100 is 0.7 μm, the switching speed is The increase was about 20% as compared with the case where the gate length of the MIS type semiconductor device was 0.8 μm.
また、Ｃ−MIS型半導体装置200を構成するMIS型半導
体装置201・202のしきい値電圧を0.8Vとし、バイポーラ
・Ｃ−MIS複合型半導体装置100を構成するMIS型半導体
装置103・104のしきい値電圧を0.4Vとした場合のスイッ
チング速度は、すべてのMIS型半導体装置のしきい値電
圧を0.8Vとした場合に比し、約10％上昇した。なお、バ
イポーラ・Ｃ−MIS複合型半導体装置100を構成するＮ−
MIS・Tr103をディプレッション型とし、Ｃ−MIS型半導
体装置200を構成するＮ−MIS・Tr201をエンハンスメン
ト型にした場合にも、前記と同等以上の成果が得られ
た。The threshold voltage of the MIS semiconductor devices 201 and 202 constituting the C-MIS semiconductor device 200 is set to 0.8 V, and the threshold voltage of the MIS semiconductor devices 103 and 104 constituting the bipolar / C-MIS composite semiconductor device 100 is reduced. The switching speed when the threshold voltage was set to 0.4 V was increased by about 10% as compared with the case where the threshold voltage of all MIS type semiconductor devices was set to 0.8 V. It should be noted that the N-type bipolar / C-MIS composite semiconductor device 100
Even when the MIS-Tr 103 is of the depletion type and the N-MIS-Tr 201 of the C-MIS type semiconductor device 200 is of the enhancement type, the same or better results can be obtained.
以上説明せるとおり、本発明に係る半導体装置におい
ては、バイポーラ・Ｃ−MIS複合型半導体装置を構成す
るＮ−MIS・Trが動作した時に、Ｎ−MIS・Trのドレイン
電位が上昇してホットエレクトロンの発生が抑制される
ので、バイポーラ・Ｃ−MIS複合型半導体装置を構成す
るMIS型半導体装置のうち、少なくともＮ−MIS・Trのゲ
ート長を短くして、信頼性を低下させることなく、バイ
ポーラ・Ｃ−MIS複合型半導体装置のスイッチング速度
を高めることができる。また、ドレイン電位の上昇によ
る基板バイアス効果によってMIS型半導体装置の見かけ
のしきい値電圧が上昇するため、しきい値電圧を低く設
定することができるので、バイポーラ・Ｃ−MIS複合型
半導体装置を構成するMIS型半導体装置のうち、少なく
ともＮ−MIS・Trのしきい値電圧を低く設定することに
よって、バイポーラ・Ｃ−MIS複合型半導体装置のスイ
ッチング速度を高めることができる。As described above, in the semiconductor device according to the present invention, when the N-MIS • Tr constituting the bipolar / C-MIS composite semiconductor device operates, the drain potential of the N-MIS • Tr rises and the hot electron Of the MIS type semiconductor device constituting the bipolar / C-MIS composite type semiconductor device, at least the gate length of the N-MIS • Tr is shortened, and the reliability is reduced without decreasing the reliability. The switching speed of the C-MIS composite semiconductor device can be increased. Further, since the apparent threshold voltage of the MIS semiconductor device increases due to the substrate bias effect caused by the increase in the drain potential, the threshold voltage can be set low. By setting the threshold voltage of at least the N-MIS • Tr of the MIS semiconductor devices to be configured to be low, the switching speed of the bipolar / C-MIS composite semiconductor device can be increased.
第１図〜第３図は、本発明の一実施例に係る半導体装置
の製造工程図である。 第４図は、本発明に係る半導体装置の構成を示す回路図
である。 100……バイポーラ・Ｃ−MIS複合型半導体装置、 101、102……バイポーラ型半導体装置、 103……ＮチャンネルMIS型半導体装置（Ｎ−MIS・T
r）、 104……ＰチャンネルMIS型半導体装置（Ｐ−MIS・T
r）、 200……Ｃ−MIS型半導体装置、 201……ＮチャンネルMIS型半導体装置（Ｎ−MIS・T
r）、 202……ＰチャンネルMIS型半導体装置（Ｐ−MIS・T
r）、 １……ｐ型シリコン基板、 ２……n+型埋め込み層、 ３……ｎ型エピタキシャルシリコン層、 ４……ｐ型ウエル、 ５……チャンネルストップ層、 ６……フィールド酸化膜、 ７……二酸化シリコン膜、 ８、９、10、11……ゲート電極、 12……コレクタ電極コンタクト領域、 13……ベース層、 14……エミッタ層、 15、16……ソース・ドレイン。1 to 3 are views showing the steps of manufacturing a semiconductor device according to one embodiment of the present invention. FIG. 4 is a circuit diagram showing a configuration of a semiconductor device according to the present invention. 100 Bipolar / C-MIS compound semiconductor device, 101, 102 Bipolar semiconductor device, 103 N-channel MIS semiconductor device (N-MIS-T
r), 104 ... P-channel MIS type semiconductor device (P-MIS-T
r), 200: C-MIS type semiconductor device, 201: N-channel MIS type semiconductor device (N-MIS-T)
r), 202 ... P-channel MIS type semiconductor device (P-MIS-T
r), 1 ... p-type silicon substrate, 2 ... n + type buried layer, 3 ... n-type epitaxial silicon layer, 4 ... p-type well, 5 ... channel stop layer, 6 ... field oxide film, 7 ... silicon dioxide film, 8, 9, 10, 11 ... gate electrode, 12 ... collector electrode contact region, 13 ... base layer, 14 ... emitter layer, 15, 16 ... source / drain.
Claims (4)
型半導体装置（100）と少なくとも１のＣ−MIS型半導体
装置（200）とを有する半導体装置において、 前記バイポーラ・Ｃ−MIS複合型半導体装置（100）を構
成するMIS型半導体装置（103・104）のうち、少なくと
もＮチャンネル型半導体装置（103）のゲート長は、他
のMIS型半導体装置（104・201・202）のゲート長より短
い ことを特徴とする半導体装置。1. A semiconductor device having at least one bipolar C-MIS compound semiconductor device (100) and at least one C-MIS semiconductor device (200), wherein the bipolar C-MIS compound semiconductor device is provided. At least the gate length of the N-channel semiconductor device (103) among the MIS semiconductor devices (103 and 104) constituting (100) is shorter than the gate length of the other MIS semiconductor devices (104, 201 and 202). A semiconductor device characterized by the above-mentioned.
型半導体装置（100）と少なくとも１のＣ−MIS型半導体
装置（200）とを有する半導体装置において、 前記バイポーラ・Ｃ−MIS複合型半導体装置（100）を構
成するMIS型半導体装置（103・104）のゲート長は、前
記Ｃ−MIS型半導体装置（200）を構成するMIS型半導体
装置（201・202）のゲート長より短い ことを特徴とする半導体装置。2. A semiconductor device having at least one bipolar C-MIS compound semiconductor device (100) and at least one C-MIS semiconductor device (200), wherein the bipolar C-MIS compound semiconductor device is provided. The gate length of the MIS semiconductor device (103, 104) constituting the (100) is shorter than the gate length of the MIS semiconductor device (201, 202) constituting the C-MIS semiconductor device (200). Semiconductor device.
型半導体装置（100）と少なくとも１のＣ−MIS型半導体
装置（200）とを有する半導体装置において、 前記バイポーラ・Ｃ−MIS複合型半導体装置（100）を構
成するMIS型半導体装置（103・104）のうち、少なくと
もＮチャンネル型半導体装置（103）のしきい値電圧
は、他のMIS型半導体装置（104・201・202）のしきい値
電圧より低い ことを特徴とする半導体装置。3. A semiconductor device having at least one bipolar C-MIS compound semiconductor device (100) and at least one C-MIS semiconductor device (200), wherein the bipolar C-MIS compound semiconductor device is provided. At least the threshold voltage of the N-channel type semiconductor device (103) among the MIS type semiconductor devices (103, 104) constituting (100) is the threshold of the other MIS type semiconductor devices (104, 201, 202). A semiconductor device characterized by being lower than a value voltage.
型半導体装置（100）と少なくとも１のＣ−MIS型半導体
装置（200）とを有する半導体装置において、 前記バイポーラ・Ｃ−MIS複合型半導体装置（100）を構
成するMIS型半導体装置（103・104）のしきい値電圧
は、前記Ｃ−MIS型半導体装置（200）を構成するMIS型
半導体装置（201・202）のしきい値電圧より低い ことを特徴とする半導体装置。4. A semiconductor device having at least one bipolar C-MIS compound semiconductor device (100) and at least one C-MIS semiconductor device (200), wherein the bipolar C-MIS compound semiconductor device is provided. The threshold voltage of the MIS type semiconductor device (103, 104) constituting (100) is higher than the threshold voltage of the MIS type semiconductor device (201, 202) constituting the C-MIS type semiconductor device (200). A semiconductor device characterized by being low.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16276190A JP2958652B2 (en) | 1990-06-22 | 1990-06-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16276190A JP2958652B2 (en) | 1990-06-22 | 1990-06-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456162A JPH0456162A (en) | 1992-02-24 |
| JP2958652B2 true JP2958652B2 (en) | 1999-10-06 |
Family
ID=15760727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16276190A Expired - Lifetime JP2958652B2 (en) | 1990-06-22 | 1990-06-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2958652B2 (en) |
-
1990
- 1990-06-22 JP JP16276190A patent/JP2958652B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456162A (en) | 1992-02-24 |
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