JP2956018B2 - 集積回路中のｍｏｓｆｅｔおよびその製造方法 - Google Patents
集積回路中のｍｏｓｆｅｔおよびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims description 67
- 229910052710 silicon Inorganic materials 0.000 claims description 53
- 239000010703 silicon Substances 0.000 claims description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 31
- 239000000969 carrier Substances 0.000 claims description 22
- 125000004432 carbon atom Chemical group C* 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 13
- 229910052799 carbon Inorganic materials 0.000 claims description 12
- 230000008859 change Effects 0.000 claims description 12
- 230000005684 electric field Effects 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 8
- 239000002784 hot electron Substances 0.000 claims description 7
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- WTDRDQBEARUVNC-LURJTMIESA-N L-DOPA Chemical compound OC(=O)[C@@H](N)CC1=CC=C(O)C(O)=C1 WTDRDQBEARUVNC-LURJTMIESA-N 0.000 claims 1
- 230000032683 aging Effects 0.000 description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 12
- 239000001257 hydrogen Substances 0.000 description 11
- 229910052739 hydrogen Inorganic materials 0.000 description 11
- 238000013459 approach Methods 0.000 description 10
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000013068 control sample Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003679 aging effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241001663154 Electron Species 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- FRIKWZARTBPWBN-UHFFFAOYSA-N [Si].O=[Si]=O Chemical compound [Si].O=[Si]=O FRIKWZARTBPWBN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001721 carbon Chemical group 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS集積回路におけるホット・キャリヤ効
果を抑制するための半導体デバイス製造方法およびデバ
イス設計に関しており、特に短いゲート長のMOSFETデバ
イスにおけるプロセス関連の経時変化効果を最小限に押
さえるための技術に関している。
果を抑制するための半導体デバイス製造方法およびデバ
イス設計に関しており、特に短いゲート長のMOSFETデバ
イスにおけるプロセス関連の経時変化効果を最小限に押
さえるための技術に関している。
ホット・キャリヤ、デバイスの経時変化および信頼性
の問題は、デバイス・スケーリングにおける主要な制約
の１つと認められている。１ミクロン付近およびサブミ
クロンMOSFETの高ドレーン電界領域において衝突電離に
より発生するホット・キャリヤの注入は、デバイス特性
を劣下させる。第３図に示すようにチャネル上でシリコ
ン基板と接触するゲート酸化物層を有する一般的なMOSF
ETプロセスおよびデバイス構造は、酸化物とシリコンと
の界面においてホット・キャリヤ・トラッピングの影響
を受けやすい。捕らえられたキャリヤは、時間がたつに
つれて増え、徐々にデバイスのしきい値電圧がずれてい
く。このしきい値電圧のずれは数百mVに達することがあ
る。このことは、回路設定のうちのゲートしきい値電圧
により影響を受ける側面は、回路使用の際の通常の寿命
の間の変動の影響を受けやすいということを意味してい
る。これは、実際的な場面で言えば、このようなデバイ
ス使って極くわずかな公差でまた最初のうちは動作する
ように設計された回路は、多少の時間の後には故障する
おそれがあることを意味している。Chen他による最近の
論文“Suppression of Hot−Carrier Effect in Submic
rometer CMOS Technology"、IEEE Transactions on Ele
ctron Devices、Vol.35、No.12、1988年12月、2210〜22
19頁には、ホット・キャリヤ経時変化の問題を扱うため
の当時の技術水準におけるアプローチが概説してある。
の問題は、デバイス・スケーリングにおける主要な制約
の１つと認められている。１ミクロン付近およびサブミ
クロンMOSFETの高ドレーン電界領域において衝突電離に
より発生するホット・キャリヤの注入は、デバイス特性
を劣下させる。第３図に示すようにチャネル上でシリコ
ン基板と接触するゲート酸化物層を有する一般的なMOSF
ETプロセスおよびデバイス構造は、酸化物とシリコンと
の界面においてホット・キャリヤ・トラッピングの影響
を受けやすい。捕らえられたキャリヤは、時間がたつに
つれて増え、徐々にデバイスのしきい値電圧がずれてい
く。このしきい値電圧のずれは数百mVに達することがあ
る。このことは、回路設定のうちのゲートしきい値電圧
により影響を受ける側面は、回路使用の際の通常の寿命
の間の変動の影響を受けやすいということを意味してい
る。これは、実際的な場面で言えば、このようなデバイ
ス使って極くわずかな公差でまた最初のうちは動作する
ように設計された回路は、多少の時間の後には故障する
おそれがあることを意味している。Chen他による最近の
論文“Suppression of Hot−Carrier Effect in Submic
rometer CMOS Technology"、IEEE Transactions on Ele
ctron Devices、Vol.35、No.12、1988年12月、2210〜22
19頁には、ホット・キャリヤ経時変化の問題を扱うため
の当時の技術水準におけるアプローチが概説してある。
ホット・キャリヤによる経時変化は、ゲート長が数ミ
クロンのMOSFETデバイスの回路にはほとんど存在しな
い。この問題はゲート長が２ミクロンよりも短くなると
顕著になり、１ミクロン以下のゲート長において激しく
なる。ホット・キャリヤの発生は、主として、高電界に
おけるシリコン格子構造でのドレーン電流キャリヤの衝
突電離により引き起こされる。ドレーン電圧VD′を一定
に保ちながらデバイスを小さいサイズに縮小するにつれ
て、電界強度が増す。電界強度が約105V/cm以上になる
と、ホット・キャリヤが避けられないほどに発生し始め
る。ホット・キャリヤ効用に対処するための１つのアプ
ローチは、短ゲート集積回路の動作電圧を下げることで
あった。商用集積回路技術では標準5Vを使用している。
サブミクロン回路技術においてドレーン電界を減少させ
るために、動作電圧を2.5〜3Vの範囲にまで低下させる
ことが提案されている。このアプローチは、多少の利点
をもたらしはするが、回路互換性、性能低下、およびノ
イズ耐性低減における問題をさらに引き起こした。あい
にくと、デバイスを継続して縮小してゆくと、高電界の
問題がまたも走ってくる。
クロンのMOSFETデバイスの回路にはほとんど存在しな
い。この問題はゲート長が２ミクロンよりも短くなると
顕著になり、１ミクロン以下のゲート長において激しく
なる。ホット・キャリヤの発生は、主として、高電界に
おけるシリコン格子構造でのドレーン電流キャリヤの衝
突電離により引き起こされる。ドレーン電圧VD′を一定
に保ちながらデバイスを小さいサイズに縮小するにつれ
て、電界強度が増す。電界強度が約105V/cm以上になる
と、ホット・キャリヤが避けられないほどに発生し始め
る。ホット・キャリヤ効用に対処するための１つのアプ
ローチは、短ゲート集積回路の動作電圧を下げることで
あった。商用集積回路技術では標準5Vを使用している。
サブミクロン回路技術においてドレーン電界を減少させ
るために、動作電圧を2.5〜3Vの範囲にまで低下させる
ことが提案されている。このアプローチは、多少の利点
をもたらしはするが、回路互換性、性能低下、およびノ
イズ耐性低減における問題をさらに引き起こした。あい
にくと、デバイスを継続して縮小してゆくと、高電界の
問題がまたも走ってくる。
Chen他は、ホット・キャリアほ発生および注入をおさ
える他のアプローチについて述べている。そのほとんど
のものは、電流経路および電離領域の位置を、悪影響を
最小限に押さえるように定めることに関する。これらの
アプローチも当座しのぎの措置にすぎず、デバイスのサ
イズを引き続き縮小するにつれて結局うまくいかなくな
る。
える他のアプローチについて述べている。そのほとんど
のものは、電流経路および電離領域の位置を、悪影響を
最小限に押さえるように定めることに関する。これらの
アプローチも当座しのぎの措置にすぎず、デバイスのサ
イズを引き続き縮小するにつれて結局うまくいかなくな
る。
ホット・キャリヤ経時変化の、プロセスに関する側面
についてもChen他は検討している。ホット・キャリヤを
捕らえる箇所の数を減らすことが望ましいことであり、
また酸化物とシリコンとの界面におけるトラッピングが
性能低下の主な原因であると認められている。これに対
処するための措置としては、高品質酸化物を形成して保
持したり、ホット・キャリヤ注入時にシリコンと水素と
の化学結合の破壊を減らすように務めることがある。後
者のアプローチでは、デバイス構造の水素含有量を減少
させることが提案されている。
についてもChen他は検討している。ホット・キャリヤを
捕らえる箇所の数を減らすことが望ましいことであり、
また酸化物とシリコンとの界面におけるトラッピングが
性能低下の主な原因であると認められている。これに対
処するための措置としては、高品質酸化物を形成して保
持したり、ホット・キャリヤ注入時にシリコンと水素と
の化学結合の破壊を減らすように務めることがある。後
者のアプローチでは、デバイス構造の水素含有量を減少
させることが提案されている。
水素は、ダングリング・ボンド（dangling bond）を
充填するために長い間使用されており、酸化物とシリコ
ンとの界面にシリコンと水素の結合を形成して界面状態
を最小限に押さえている。しかし、シリコンと水素の結
合は注入されたホット・キャリヤにより容易に破壊さ
れ、破壊された結合箇所において、捕らえられたキャリ
ヤが形成される。水素の代わりにフッ素を用いるか、デ
バイスを水素ではなく窒素ガス雰囲気の中のシンタリン
グ（sinter）することが推奨される。しかし、Chen他
は、サブミクロン・デバイスでは使用電圧を3.3V以下に
低下させることが必要になるであろうと結論を下してい
る。
充填するために長い間使用されており、酸化物とシリコ
ンとの界面にシリコンと水素の結合を形成して界面状態
を最小限に押さえている。しかし、シリコンと水素の結
合は注入されたホット・キャリヤにより容易に破壊さ
れ、破壊された結合箇所において、捕らえられたキャリ
ヤが形成される。水素の代わりにフッ素を用いるか、デ
バイスを水素ではなく窒素ガス雰囲気の中のシンタリン
グ（sinter）することが推奨される。しかし、Chen他
は、サブミクロン・デバイスでは使用電圧を3.3V以下に
低下させることが必要になるであろうと結論を下してい
る。
ダングリング・ボンドの問題に対する別の解決策が、
1980年３月７日に出願され1981年10月２日に公開された
日本特許公開昭和56−125846号においてS.イワマツ氏に
よって提唱されている。当時のMOSFET技術水準では数ミ
クロンのゲート長を使用していた。ホット・キャリヤは
当時の比較的長いゲート長のデバイスでは発生しないの
で、ホット・キャリヤ経時変化は当時の問題ではなかっ
た。イワマツ氏は、その代わりにダングリング・ボンド
の問題を述べており、シリコン−二酸化シリコン系に、
界面での不飽和結合による一定電荷があることを説明し
ている。この電荷の影響下において界面に現れた界面レ
ベル密度QSSの存在により、MOSFETデバイスで低いしき
い値電圧を設定することは困難である。イワマツ氏は、
炭素をゲート酸化物層を通してシリコンに打ち込み、続
いて水素ガス雰囲気の中で熱処理することを提唱してい
る。本願発明者が知っている限りでは、この手法は商業
的に取り入れられていないし、酸化物のシリコンとの界
面においてシリコン結合箇所を飽和させるために、前述
のような水素だけを使うという従来の手法にとって代わ
られたように思われる。しかし、この方法は、現在の技
術水準において適用すると、短ゲートMOSデバイスでの
ホット・キャリヤ・トラッピングにおける必須条件の１
つになる。
1980年３月７日に出願され1981年10月２日に公開された
日本特許公開昭和56−125846号においてS.イワマツ氏に
よって提唱されている。当時のMOSFET技術水準では数ミ
クロンのゲート長を使用していた。ホット・キャリヤは
当時の比較的長いゲート長のデバイスでは発生しないの
で、ホット・キャリヤ経時変化は当時の問題ではなかっ
た。イワマツ氏は、その代わりにダングリング・ボンド
の問題を述べており、シリコン−二酸化シリコン系に、
界面での不飽和結合による一定電荷があることを説明し
ている。この電荷の影響下において界面に現れた界面レ
ベル密度QSSの存在により、MOSFETデバイスで低いしき
い値電圧を設定することは困難である。イワマツ氏は、
炭素をゲート酸化物層を通してシリコンに打ち込み、続
いて水素ガス雰囲気の中で熱処理することを提唱してい
る。本願発明者が知っている限りでは、この手法は商業
的に取り入れられていないし、酸化物のシリコンとの界
面においてシリコン結合箇所を飽和させるために、前述
のような水素だけを使うという従来の手法にとって代わ
られたように思われる。しかし、この方法は、現在の技
術水準において適用すると、短ゲートMOSデバイスでの
ホット・キャリヤ・トラッピングにおける必須条件の１
つになる。
したがって、１ミクロン付近およびサブミクロンMOSF
ETデバイスなどにおけるホット・キャリヤ経時変化を抑
制するための優れた手法に対する必要性が依然としてあ
る。
ETデバイスなどにおけるホット・キャリヤ経時変化を抑
制するための優れた手法に対する必要性が依然としてあ
る。
本発明の１つの目的は、使用されるドレーン電圧を低
下させることなく超大規模集積（VLSI）回路の長期的信
頼性を向上させることである。
下させることなく超大規模集積（VLSI）回路の長期的信
頼性を向上させることである。
別の目的は、衝突電離の起こりやすい条件下でVLSI等
において設計および作動される短チャンネルMOSFETデバ
イスでのホット・キャリヤによる経時変化効果を減らす
ことである。
において設計および作動される短チャンネルMOSFETデバ
イスでのホット・キャリヤによる経時変化効果を減らす
ことである。
前述したような発明のさらに別の目的は、このような
MOSFETデバイスにおける時間依存しきい値変動を最小限
に押さえることである。
MOSFETデバイスにおける時間依存しきい値変動を最小限
に押さえることである。
他の目的は、このようなデバイスおよび回路の製造プ
ロセスをかなり複雑にすることなくこれまでに述べた目
的を達成することである。
ロセスをかなり複雑にすることなくこれまでに述べた目
的を達成することである。
本発明は、ホット・エレクトロンによる経時変化に対
する抵抗力のある金属酸化膜シリコン電界効果トランジ
スタ（MOSFET）および基板上側表面を有するシリコン基
板上の集積回路におけるこのようなデバイスの製造プロ
セスである。基板の第１の部分におけるゲート酸化物層
は、基板表面で酸化物とシリコンとの界面を形成してい
る。導電性ゲート・コンタクトはゲート酸化物の上に形
成される。導電性ソース・コンタクトおよび導電性ドレ
ーン・コンタクトは、ゲート酸化物層の基板上で互いに
反対側にある第２の部分および第３の部分に形成され
る。ゲート酸化物下の基板の第１の部分におけるドーパ
ント不純物のチャネル拡散（channel diffusion）によ
り、トランジスタのしきい値電圧が定まる。基板の第２
の部分および第３の部分のドーパント不純物のソースお
よびドレーン拡散は、通常の動作条件下でシリコン基板
の第１の部分にホット・キャリヤが発生するようにチャ
ネル長を定めるようになされている。言い換えると、ソ
ースおよびドレーン拡散は、チャネルの電界強度が、ホ
ット・キャリヤを生成させる衝突電離を引き起こすのに
充分であるように間隔をとられる。この電界強度は一般
に少なくとも105V/cmである。シリコン基板の第１の部
分は、ケイ素と酸化物との界面で少なくとも１×1016/c
m3の濃度（１×1016/cm3〜１×1020/cm3の範囲が望まし
い）で炭素原子がドーピングされるので、界面における
ホット・キャリヤのトラッピングは、しきい値電圧の時
間変動を最小限にするように抑制されている。
する抵抗力のある金属酸化膜シリコン電界効果トランジ
スタ（MOSFET）および基板上側表面を有するシリコン基
板上の集積回路におけるこのようなデバイスの製造プロ
セスである。基板の第１の部分におけるゲート酸化物層
は、基板表面で酸化物とシリコンとの界面を形成してい
る。導電性ゲート・コンタクトはゲート酸化物の上に形
成される。導電性ソース・コンタクトおよび導電性ドレ
ーン・コンタクトは、ゲート酸化物層の基板上で互いに
反対側にある第２の部分および第３の部分に形成され
る。ゲート酸化物下の基板の第１の部分におけるドーパ
ント不純物のチャネル拡散（channel diffusion）によ
り、トランジスタのしきい値電圧が定まる。基板の第２
の部分および第３の部分のドーパント不純物のソースお
よびドレーン拡散は、通常の動作条件下でシリコン基板
の第１の部分にホット・キャリヤが発生するようにチャ
ネル長を定めるようになされている。言い換えると、ソ
ースおよびドレーン拡散は、チャネルの電界強度が、ホ
ット・キャリヤを生成させる衝突電離を引き起こすのに
充分であるように間隔をとられる。この電界強度は一般
に少なくとも105V/cmである。シリコン基板の第１の部
分は、ケイ素と酸化物との界面で少なくとも１×1016/c
m3の濃度（１×1016/cm3〜１×1020/cm3の範囲が望まし
い）で炭素原子がドーピングされるので、界面における
ホット・キャリヤのトラッピングは、しきい値電圧の時
間変動を最小限にするように抑制されている。
発明の一実施例によれば、炭素原子は、基板表面のす
ぐ下の基板の浅い層に打ち込みまたは拡散される。別の
実施例では、基板全体に炭素原子がドーピングされる。
酸化物とシリコンとの界面には水素原子を含ませること
ができ、この場合は、水素原子のかなりの部分が炭素原
子と結合される。炭素は、シリコンよりも水素に対して
強い結合力があるので、ホット・エレクトロンは、界面
において水素を炭素原子から引き離してホット・キャリ
ヤのトラッピング箇所を形成する恐れは少ない。
ぐ下の基板の浅い層に打ち込みまたは拡散される。別の
実施例では、基板全体に炭素原子がドーピングされる。
酸化物とシリコンとの界面には水素原子を含ませること
ができ、この場合は、水素原子のかなりの部分が炭素原
子と結合される。炭素は、シリコンよりも水素に対して
強い結合力があるので、ホット・エレクトロンは、界面
において水素を炭素原子から引き離してホット・キャリ
ヤのトラッピング箇所を形成する恐れは少ない。
本発明は、チャネル長が２ミクロン未満のMOSFETデバ
イスに最もよく適用できる。チャネル長が１ミクロン以
下である場合、本発明に従って通常はVD＝VG＝5.0Vで動
作するように作られたデバイスは、7.0Vのドーレン・ソ
ース電圧VDおよび2.5Vのゲート電圧VGで動作させると、
24時間のエージングで70mV未満のしきい値変動しかおこ
さない。
イスに最もよく適用できる。チャネル長が１ミクロン以
下である場合、本発明に従って通常はVD＝VG＝5.0Vで動
作するように作られたデバイスは、7.0Vのドーレン・ソ
ース電圧VDおよび2.5Vのゲート電圧VGで動作させると、
24時間のエージングで70mV未満のしきい値変動しかおこ
さない。
本発明のこれまでの目的および他の目的、特徴および
利点は、図面を参照して解説する下記の望ましい実施例
の詳細説明から直ちに明らかであるであろう。
利点は、図面を参照して解説する下記の望ましい実施例
の詳細説明から直ちに明らかであるであろう。
本発明は、第３図に示すような別の従来のプロセスに
より作られる、複数の金属酸化物−シリコン電界効果ト
ランジスタ（MOSFET）デバイスを含む集積回路で実施す
ることができる。本発明はＮ型（NMOS）FETデバイスに
関して例示してあるが、PMOS FETデバイス技術にも使用
することができる。
より作られる、複数の金属酸化物−シリコン電界効果ト
ランジスタ（MOSFET）デバイスを含む集積回路で実施す
ることができる。本発明はＮ型（NMOS）FETデバイスに
関して例示してあるが、PMOS FETデバイス技術にも使用
することができる。
第１図を参照すると、１ミクロン付近またはサブミク
ロンＮチャネルMOSFETデバイスは、上側板表面14を有す
るＰ型シリコン基板12上に形成されている。ゲート酸化
物層16は、基板の第１の部分に、従来の方法、望ましく
は熱酸化によって形成される。酸化物層は、基板のシリ
コンと接触し、基板表面において酸化物とシリコンとの
界面を形成している。酸化物層を形成する前に、ゲート
酸化物の下の基板の第１の部分に、望ましくはホウ素ド
ーパント不純物の低線量イオン打ち込みによりチャネル
拡散部が形成される。この打ち込みは、熱酸化中に拡散
されてゲート酸化物を形成し、従来は約0.7Vに設定され
るトランジスタの初期しきい値電圧を定めている。導電
性ゲートコンタクト層20は、ゲート酸化物の上に重なる
ように、デポジットしパターン化される。この層は、ポ
リシリコン層をデポジットし、パターン化し、ドーピン
グするか、金属をデポジットしパターン化することによ
り形成することができる。側壁スペーサ22は、デポジッ
トし異方性反応性イオン・エッチングするという従来の
方法により、ゲート構造16、20の両側に形成される。
ロンＮチャネルMOSFETデバイスは、上側板表面14を有す
るＰ型シリコン基板12上に形成されている。ゲート酸化
物層16は、基板の第１の部分に、従来の方法、望ましく
は熱酸化によって形成される。酸化物層は、基板のシリ
コンと接触し、基板表面において酸化物とシリコンとの
界面を形成している。酸化物層を形成する前に、ゲート
酸化物の下の基板の第１の部分に、望ましくはホウ素ド
ーパント不純物の低線量イオン打ち込みによりチャネル
拡散部が形成される。この打ち込みは、熱酸化中に拡散
されてゲート酸化物を形成し、従来は約0.7Vに設定され
るトランジスタの初期しきい値電圧を定めている。導電
性ゲートコンタクト層20は、ゲート酸化物の上に重なる
ように、デポジットしパターン化される。この層は、ポ
リシリコン層をデポジットし、パターン化し、ドーピン
グするか、金属をデポジットしパターン化することによ
り形成することができる。側壁スペーサ22は、デポジッ
トし異方性反応性イオン・エッチングするという従来の
方法により、ゲート構造16、20の両側に形成される。
ゲート構造16、20および側壁スペーサ22は、ゲート構
造の１つの側の上の基板の露出部分にＮ形ドレーン拡散
部を打ち込んだり、ゲート構造の反対側に同様なソース
拡散部（図示していない）を打ち込んだりするための自
己整列（self−aligning）マスクとして用いられる。こ
の拡散部は２ステップで形成することもできる：第１の
ステップは、側壁スペーサを形成する前にN-拡散部24を
形成すること、第２のステップは、スペーサ形成後にN+
拡散部26を形成することである。これらの拡散部は、ゲ
ート構造だけをN-打ち込みのマスクとして用いゲート構
造およびスペーサをN+打ち込みのマスクとして用いるイ
オン打ち込みにより形成するのが望ましい。次の熱処理
により打ち込まれた成分がゲート構造および側壁スペー
サの下で下方および横方向にわずかな距離だけ拡散され
る。
造の１つの側の上の基板の露出部分にＮ形ドレーン拡散
部を打ち込んだり、ゲート構造の反対側に同様なソース
拡散部（図示していない）を打ち込んだりするための自
己整列（self−aligning）マスクとして用いられる。こ
の拡散部は２ステップで形成することもできる：第１の
ステップは、側壁スペーサを形成する前にN-拡散部24を
形成すること、第２のステップは、スペーサ形成後にN+
拡散部26を形成することである。これらの拡散部は、ゲ
ート構造だけをN-打ち込みのマスクとして用いゲート構
造およびスペーサをN+打ち込みのマスクとして用いるイ
オン打ち込みにより形成するのが望ましい。次の熱処理
により打ち込まれた成分がゲート構造および側壁スペー
サの下で下方および横方向にわずかな距離だけ拡散され
る。
導電性（金属、例えばアルミニウム）ドレーン・コン
タクト28は、ドレーン拡散部を含む基板の露出部分の上
にデポジットされる。またゲート酸化物層の反対側にも
同様なコンタクトがデポジットされる。両コンタクトと
も基板のシリコン表面14と接触している。最後にでき上
ったデバイスは、水素ガス雰囲気で従来の方法によりア
ニーリングされる。水素原子は、ゲート構造を通り抜
け、酸化物シリコンとの界面においてシリコンのダング
リング・ボンドと結び付く。
タクト28は、ドレーン拡散部を含む基板の露出部分の上
にデポジットされる。またゲート酸化物層の反対側にも
同様なコンタクトがデポジットされる。両コンタクトと
も基板のシリコン表面14と接触している。最後にでき上
ったデバイスは、水素ガス雰囲気で従来の方法によりア
ニーリングされる。水素原子は、ゲート構造を通り抜
け、酸化物シリコンとの界面においてシリコンのダング
リング・ボンドと結び付く。
１ミクロン付近（２ミクロン未満）およびサブミクロ
ンのゲート長のデバイスの従来の動作では、基板のＮ形
およびＰ形領域の間に空乏領域30が形成される。ゲート
20に充分な正のバイアスをかけると、Ｐ型領域に反転層
32が形成され、ゲート酸化物16の下にＮ型の導電経路つ
まりチャネルが形成される。ソース拡散部およびドレー
ン拡散部の間の間隔が、MOSFETデバイスのチャネル長を
定める。1.0ミクロンの生成された（drawn）ゲート長を
有するミクロン・サイズのデバイスは、一般に約0.8ミ
クロンの実効チャネル長がある。
ンのゲート長のデバイスの従来の動作では、基板のＮ形
およびＰ形領域の間に空乏領域30が形成される。ゲート
20に充分な正のバイアスをかけると、Ｐ型領域に反転層
32が形成され、ゲート酸化物16の下にＮ型の導電経路つ
まりチャネルが形成される。ソース拡散部およびドレー
ン拡散部の間の間隔が、MOSFETデバイスのチャネル長を
定める。1.0ミクロンの生成された（drawn）ゲート長を
有するミクロン・サイズのデバイスは、一般に約0.8ミ
クロンの実効チャネル長がある。
本発明では、ドレーン拡散部に隣接するチャネルの高
電界（最低105V/cmの電界強度）領域におけるドレーン
電流キャリヤの衝突電離によってホット・キャリヤ34
（電子とホールの対）が発生するように、ソースおよび
ドレーン拡散部はある間隔を置いて配置されている。一
部のキャリヤ（ホール36）は、寄生基板電流Isubとして
空乏領域から排出される。他のキャリヤは、ゲート酸化
物層の下の酸化物とシリコンとの界面に注入される。従
来のデバイスでは、後者のキャリヤは酸化物とシリコン
との界面で捕らえられ、ホール38および電子40の累積電
荷を形成する。正味の捕らえられた累積電荷は最終的に
は電子の方が支配的になり、界面において正味の電位を
生成して、ゲート20に加えられた電位により誘起された
電界を相殺する。最終的な影響は、反転チャネルを通る
導通が始まるしきい値電圧を変化させる。
電界（最低105V/cmの電界強度）領域におけるドレーン
電流キャリヤの衝突電離によってホット・キャリヤ34
（電子とホールの対）が発生するように、ソースおよび
ドレーン拡散部はある間隔を置いて配置されている。一
部のキャリヤ（ホール36）は、寄生基板電流Isubとして
空乏領域から排出される。他のキャリヤは、ゲート酸化
物層の下の酸化物とシリコンとの界面に注入される。従
来のデバイスでは、後者のキャリヤは酸化物とシリコン
との界面で捕らえられ、ホール38および電子40の累積電
荷を形成する。正味の捕らえられた累積電荷は最終的に
は電子の方が支配的になり、界面において正味の電位を
生成して、ゲート20に加えられた電位により誘起された
電界を相殺する。最終的な影響は、反転チャネルを通る
導通が始まるしきい値電圧を変化させる。
従来のミクロン・サイズのデバイスでは、最初に約0.
7Vに設定されたしきい値電圧は、一般に時間とともに20
0〜300mVだけ変わり、しきい値電圧を約0.9〜1.0Vに変
える。5Vのドレーン電圧VDおよび2.5Vのゲート電圧VGに
おいて効率的に作動するように設計された回路では、こ
の大きな変動により、受け入れられないほど短い経時変
化期間しかたっていないのに正しい回路の動作を乱すこ
とがある。この経時変化期間は、ホット・キャリヤ生成
速度に応じて変動する。この生成速度は衝突電離を引き
起こすのに充分なドレーン電界により決まり、究極的に
はゲート長の関数である。
7Vに設定されたしきい値電圧は、一般に時間とともに20
0〜300mVだけ変わり、しきい値電圧を約0.9〜1.0Vに変
える。5Vのドレーン電圧VDおよび2.5Vのゲート電圧VGに
おいて効率的に作動するように設計された回路では、こ
の大きな変動により、受け入れられないほど短い経時変
化期間しかたっていないのに正しい回路の動作を乱すこ
とがある。この経時変化期間は、ホット・キャリヤ生成
速度に応じて変動する。この生成速度は衝突電離を引き
起こすのに充分なドレーン電界により決まり、究極的に
はゲート長の関数である。
第４図は、標準試条件VD＝7.0V、VG＝2.5Vのもとで、
従来の軽くドーピングしたドレーン（LDD）のMOSFETデ
バイスを24時間（1,445分）作動させた後の経時変化
（しきい値の劣化）のMOSゲート長に対する依存性を示
す。2.5ミクロンおよび５ミクロンのゲート長に対する
横軸上のでデータ・ポイントは、1mV未満（すなわち、
測定可能限界未満）のしきい値変動を示す。これは短い
ゲート長のMOSFETデバイスの出現以前の経験と一致す
る。2.0ミクロンでのデータ・ポイントは、1mVのしきい
値変動を示す。このあたりからは、しきい値の変動はゲ
ート長が短くなるにつれて指数関数的に増加する。すな
わち、1.5ミクロンで33mV、1.0ミクロンで160mV、0.8ミ
クロンで800mVを超え、また0.6ミクロンで1Vを超えてい
る。
従来の軽くドーピングしたドレーン（LDD）のMOSFETデ
バイスを24時間（1,445分）作動させた後の経時変化
（しきい値の劣化）のMOSゲート長に対する依存性を示
す。2.5ミクロンおよび５ミクロンのゲート長に対する
横軸上のでデータ・ポイントは、1mV未満（すなわち、
測定可能限界未満）のしきい値変動を示す。これは短い
ゲート長のMOSFETデバイスの出現以前の経験と一致す
る。2.0ミクロンでのデータ・ポイントは、1mVのしきい
値変動を示す。このあたりからは、しきい値の変動はゲ
ート長が短くなるにつれて指数関数的に増加する。すな
わち、1.5ミクロンで33mV、1.0ミクロンで160mV、0.8ミ
クロンで800mVを超え、また0.6ミクロンで1Vを超えてい
る。
本発明は、従来の製造プロセスを大きく変えることな
く、トラッピングが起き得る箇所を減らることにより、
ホット・キャリヤのトラッピングを非常に減少させるも
のである。これは、ゲート酸化物16の下にあるシリコン
基板の第１の部分の酸化物とシリコンとの界面18に少な
くとも1016/cm3の濃度（1016/cm3〜1020/cm3の濃度範囲
が望ましい）の炭素原子をドーピングすることによって
達成される。これは２つの異なる方法で行われる。この
２つの手法は、シリコンと酸化物との界面におけるホッ
ト・キャリヤのトラッピングを抑制し、しきい値電圧の
時間変動を最小限に押さえる点において同等に成功して
いることが分かっている。最初のアプローチでは、炭素
原子が、基板表面のすぐ下の基板シリコンの浅い層に打
ち込みまたは拡散される。これは、酸化物層16を形成す
る前に行うことが望ましい。第２のアプローチでは、ウ
エファを切り取ることになっている結晶を成長させてい
るときに完全に炭素ドーピングしたシリコン基板を用い
るだけである。
く、トラッピングが起き得る箇所を減らることにより、
ホット・キャリヤのトラッピングを非常に減少させるも
のである。これは、ゲート酸化物16の下にあるシリコン
基板の第１の部分の酸化物とシリコンとの界面18に少な
くとも1016/cm3の濃度（1016/cm3〜1020/cm3の濃度範囲
が望ましい）の炭素原子をドーピングすることによって
達成される。これは２つの異なる方法で行われる。この
２つの手法は、シリコンと酸化物との界面におけるホッ
ト・キャリヤのトラッピングを抑制し、しきい値電圧の
時間変動を最小限に押さえる点において同等に成功して
いることが分かっている。最初のアプローチでは、炭素
原子が、基板表面のすぐ下の基板シリコンの浅い層に打
ち込みまたは拡散される。これは、酸化物層16を形成す
る前に行うことが望ましい。第２のアプローチでは、ウ
エファを切り取ることになっている結晶を成長させてい
るときに完全に炭素ドーピングしたシリコン基板を用い
るだけである。
第１図は、発明に従って炭素をドーピングしたとき
の、MOSFETデバイスのシリコンと酸化物との界面構造を
示す。炭素原子は、界面18の近くのシリコン基板12の格
子中の様々な箇所で共有結合し、また酸化物層16にも残
存することがある。酸化物とシリコンとの界面18でのダ
ングリング・ボンドは、水素原子が飽和されている。炭
素原子を欠く従来のデバイスでは、水素原子はほとんど
全てシリコン原子と結合するが、比較的弱い結合力のた
めに、多くの水素−シリコン結合はホット・キャリヤに
より切断され、水素原子は捕らえられたキャリヤで置き
換えられる。炭素と水素の結合力はシリコンとの結合力
よりも充分に強いので、ほとんどすべての水素原子は界
面に保持されたままとなり、ホット・キャリヤのトラッ
ピングが起き得る箇所は恒久的に飽和されたままであ
る。
の、MOSFETデバイスのシリコンと酸化物との界面構造を
示す。炭素原子は、界面18の近くのシリコン基板12の格
子中の様々な箇所で共有結合し、また酸化物層16にも残
存することがある。酸化物とシリコンとの界面18でのダ
ングリング・ボンドは、水素原子が飽和されている。炭
素原子を欠く従来のデバイスでは、水素原子はほとんど
全てシリコン原子と結合するが、比較的弱い結合力のた
めに、多くの水素−シリコン結合はホット・キャリヤに
より切断され、水素原子は捕らえられたキャリヤで置き
換えられる。炭素と水素の結合力はシリコンとの結合力
よりも充分に強いので、ほとんどすべての水素原子は界
面に保持されたままとなり、ホット・キャリヤのトラッ
ピングが起き得る箇所は恒久的に飽和されたままであ
る。
第２図には、本発明に従って３つのデバイス試料に対
して行った24時間におよぶ経時変化特性を、対照標準試
料と比較してある。４つの試料はすべて、次に述べる場
合を除いて、同じ基本製造プロセス手順および条件に従
って、同じウエファ・ロットで作ったミクロン・サイズ
のMOSFETデバイスである。対照標準試料は、その結果を
グラフ40のデータ・ポイントで示してあるが、基板に検
出可能な炭素がないようにして作られている。本発明の
最初の例に依れば、ウエファ13は、その結果をグラフ42
のデータ・ポイントで示してあるが、ゲート酸化物層を
形成する前に、基板に1016/cm3の濃度の炭素原子を浅く
（20KeV）打ち込むステップを追加して作られている。
ウエファ29は、グラフ44のデータ・ポイントで結果を示
してあるが、ウエファ13と同様な方法であるが、炭素打
ち込み線量を1020/cm3にして、第２の例として作られて
いる。第３の例は、別個の炭素打ち込みステップなしで
作ってあるが、シリコンの成長中に炭素を2.4ppmの濃度
でドーピングしたウエファに替えたものであり、その結
果はグラフ46に示す。４つの試料はすべて同じ試験条件
（VD＝7.0V、VG＝2.5V）下で試験した。これらの条件
は、VD＝VG＝5.0Vで作動するように設計されたこれらデ
バイスに対する通常の使用条件よりも厳しい。
して行った24時間におよぶ経時変化特性を、対照標準試
料と比較してある。４つの試料はすべて、次に述べる場
合を除いて、同じ基本製造プロセス手順および条件に従
って、同じウエファ・ロットで作ったミクロン・サイズ
のMOSFETデバイスである。対照標準試料は、その結果を
グラフ40のデータ・ポイントで示してあるが、基板に検
出可能な炭素がないようにして作られている。本発明の
最初の例に依れば、ウエファ13は、その結果をグラフ42
のデータ・ポイントで示してあるが、ゲート酸化物層を
形成する前に、基板に1016/cm3の濃度の炭素原子を浅く
（20KeV）打ち込むステップを追加して作られている。
ウエファ29は、グラフ44のデータ・ポイントで結果を示
してあるが、ウエファ13と同様な方法であるが、炭素打
ち込み線量を1020/cm3にして、第２の例として作られて
いる。第３の例は、別個の炭素打ち込みステップなしで
作ってあるが、シリコンの成長中に炭素を2.4ppmの濃度
でドーピングしたウエファに替えたものであり、その結
果はグラフ46に示す。４つの試料はすべて同じ試験条件
（VD＝7.0V、VG＝2.5V）下で試験した。これらの条件
は、VD＝VG＝5.0Vで作動するように設計されたこれらデ
バイスに対する通常の使用条件よりも厳しい。
対照標準試料のグラフ40は、従来の短チャネルMOSFET
デバイスのホット・キャリヤ経時変化の代表的な特性を
示している。このグラフは最初は急に上昇し（1,000分
で200mV）、次に、ホット・エレクトロンのトラッピン
グ箇所が充填されるにつれて、その勾配は上昇する指数
関数曲線で徐々に減少している。24時間の終りには、対
照標準のしきい値変動は240mVである。
デバイスのホット・キャリヤ経時変化の代表的な特性を
示している。このグラフは最初は急に上昇し（1,000分
で200mV）、次に、ホット・エレクトロンのトラッピン
グ箇所が充填されるにつれて、その勾配は上昇する指数
関数曲線で徐々に減少している。24時間の終りには、対
照標準のしきい値変動は240mVである。
本発明による３つの試料すべては、お互いにきわめて
類似しているが対照標準試料とは著しく異なる経時変化
特性を示している。しきい値の変動はずっと徐々に起こ
り、５時間後にわずか10mV、15時間で30mV、また24時間
で60mVである。もっと長い期間にわたる継続動作では、
これらのデバイスのしきい値変動は約75〜100mVで安定
する。本発明によるプロセスを最適化することにより、
しきい値変動のさらにいっそうの減少が期待される。
類似しているが対照標準試料とは著しく異なる経時変化
特性を示している。しきい値の変動はずっと徐々に起こ
り、５時間後にわずか10mV、15時間で30mV、また24時間
で60mVである。もっと長い期間にわたる継続動作では、
これらのデバイスのしきい値変動は約75〜100mVで安定
する。本発明によるプロセスを最適化することにより、
しきい値変動のさらにいっそうの減少が期待される。
本発明の原理を望ましい実施例において例証および説
明してきたが、その原理から逸脱することなく、発明の
配置および細目を変更できることは当業者にとって直ち
に明らかである。特許請求範囲の趣旨および範囲内から
得られるすべての変更は本願の技術的範囲に入るものと
する。
明してきたが、その原理から逸脱することなく、発明の
配置および細目を変更できることは当業者にとって直ち
に明らかである。特許請求範囲の趣旨および範囲内から
得られるすべての変更は本願の技術的範囲に入るものと
する。
以上詳細に説明したように、本発明によれば、ホット
・キャリヤによるMOSFETのしきい値電圧の変動を最少限
に抑圧することができる。
・キャリヤによるMOSFETのしきい値電圧の変動を最少限
に抑圧することができる。
第１図は本発明の実施例を説明する図、 第２図は本発明の一実施例におけるしきい値電圧の経時
変化の例を示す図、 第３図は本発明を適用できる従来技術にかかるMOSFETを
説明する図、 第４図は第３図に示すような従来技術にかかるMOSFETの
しきい値の経時変化の例を示す図である。 12:シリコン基板 14:表面 16:酸化物層 18:界面 20:ゲート・コンタクト 22:側壁スペーサ 24:N-拡散層 26:N+拡散層 28:ドレーン・コンタクト 30:空乏層 32:反転層 34:ホット・キャリア 36、38:ホール 40:電子
変化の例を示す図、 第３図は本発明を適用できる従来技術にかかるMOSFETを
説明する図、 第４図は第３図に示すような従来技術にかかるMOSFETの
しきい値の経時変化の例を示す図である。 12:シリコン基板 14:表面 16:酸化物層 18:界面 20:ゲート・コンタクト 22:側壁スペーサ 24:N-拡散層 26:N+拡散層 28:ドレーン・コンタクト 30:空乏層 32:反転層 34:ホット・キャリア 36、38:ホール 40:電子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイン・ピー・リッチリング アメリカ合衆国オレゴン州コーバリス サウス・イースト・ベセル・ストリート 1990 (56)参考文献 特開 平３−34458（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (13)
- 【請求項１】ホット・エレクトロン径時変化に対して耐
久性のある集積回路MOSFETであって、以下（ａ）ないし
（ｉ）を含むことを特徴とするMOSFET、 （ａ）上側の表面を有するシリコン基板、 （ｂ）前記基板の第一の部分を覆い、前記基板の表面に
酸化物−シリコン界面を形成するゲート酸化物層、 （ｃ）前記ゲート酸化物に被さる導電性ゲート・コンタ
クト、 （ｄ）前記基板の前記ゲート酸化物層の一方の側にある
第２の部分を覆う導電性ソース・コンタクト、 （ｅ）前記基板の前記ゲート酸化物層の他方の側にある
第３の部分を覆う導電性ドレイン・コンタクト、 （ｆ）前記ゲート酸化物の下にあり、前記MOSFETのしき
い値を定める前記第１の部分中のドーパント不純物のチ
ャンネル拡散部、 （ｇ）各々前記第２及び第３の部分中のドーパント不純
物のソースおよびドレイン拡散部、 （ｈ）前記シリコン基板の前記第１の部分にホット・キ
ャリアが形成されるようにドレインにおける電界の強さ
が少なくとも105V/cmとなるように分離されるソースお
よびドレイン拡散部、 （ｉ）前記シリコン基板の前記第１の部分は、その界面
において少なくとも1016/cm3の濃度で炭素原子がドーピ
ングされ、前記界面におけるホット・キャリアの捕獲を
抑止し、しきい値電圧の時間変化を最少化する。 - 【請求項２】請求項１に記載の集積回路MOSFETであっ
て、前記シリコン基板の前記第１の部分は炭素原子濃度
が1016/cm3から1020/cm3の範囲でドーピングされている
ことを特徴とする集積回路MOSFET。 - 【請求項３】請求項１に記載の集積回路MOSFETであっ
て、ホット・キャリアを生成するために衝突電離を起こ
すのに、チャンネル内の電界の強さが充分であるように
前記ソースおよびドレイン拡散が分離されていることを
特徴とする集積回路MOSFET。 - 【請求項４】請求項１に記載の集積回路MOSFETであっ
て、チャンネル長が１マイクロメータ以下となるように
前記ソースおよびドレイン拡散が分離されていることを
特徴とする集積回路MOSFET。 - 【請求項５】ホット・エレクトロン径時変化に対して耐
久性のある集積回路MOSFETであって、以下（ａ）ないし
（ｊ）を含むことを特徴とするMOSFET、 （ａ）上側の表面を有するシリコン基板、 （ｂ）前記基板の第一の部分を覆い、前記基板の表面に
酸化物−シリコン界面を形成するゲート酸化物層、 （ｃ）前記ゲート酸化物に被さる導電性ゲート・コンタ
クト、 （ｄ）前記基板の前記ゲート酸化物の一方の側にある第
２の部分を覆う導電性ソース・コンタクト、 （ｅ）前記基板の前記ゲート酸化物層の他方の側にある
第３の部分を覆う導電性ドレイン・コンタクト、 （ｆ）前記ゲート酸化物の下にあり、前記MOSFETのしき
い値を定める前記第１の部分中のドーパント不純物のチ
ャンネル拡散部、 （ｇ）各々前記第２及び第３の部分中のドーパント不純
物のソースおよびドレイン拡散部、 （ｈ）前記拡散部を、前記シリコン基板の前記第１の部
分中でホット・キャリアが発生するようにチャンネル長
が定まるように構成する、 （ｉ）前記シリコン基板の前記第１の部分はその界面に
おいて少なくとも1016/cm3の濃度で炭素原子がドーピン
グされ、前記界面におけるホット・キャリアの捕獲を抑
止し、しきい値電圧の時間変化を最少化する、 （ｊ）前記炭素原子が、前記基板表面の直下の基板の浅
い層に、打込まれ拡散される。 - 【請求項６】請求項１に記載の集積回路MOSFETであっ
て、前記基板の全体が前記炭素原子でドーピングされて
いることを特徴とする集積回路MOSFET。 - 【請求項７】請求項１に記載の集積回路MOSFETであって
前記酸化シリコン界面が水素原子を含み、該部分は炭素
原子に結合されていることを特徴とする集積回路MOSFE
T。 - 【請求項８】ホット・エレクトロン径時変化に対して耐
久性のある集積回路MOSFETであって、以下（ａ）ないし
（ｉ）を含むことを特徴とするMOSFET、 （ａ）上側の表面を有するシリコン基板、 （ｂ）前記基板の第一の部分を覆い、前記基板の表面に
酸化物−シリコン界面を形成するゲート酸化物層、 （ｃ）前記ゲート酸化物に被さる導電性ゲート・コンタ
クト、 （ｄ）前記基板の前記ゲート酸化物層の一方の側にある
第２の部分を覆う導電性ソース・コンタクト、 （ｅ）前記基板の前記ゲート酸化物層の他方の側にある
第３の部分を覆う導電性ドレイン・コンタクト、 （ｆ）前記ゲート酸化物の下にあり、前記MOSFETのしき
い値を定める前記第１の部分中のドーパント不純物のチ
ャンネル拡散部、 （ｇ）各々前記第２及び第３の部分中のドーパント不純
物のソースおよびドレイン拡散部、 （ｈ）前記シリコン基板の前記第１の部分中でホット・
キャリアが発生するようにチャンネル長が１マイクロメ
ータ以下であるように前記ソースおよびドレイン拡散が
分離される、 （ｉ）前記シリコン基板の前記第１の部分はその界面に
おいて少なくとも1016/cm3の濃度で炭素原子がドーピン
グされ、前記界面におけるホット・キャリアの捕獲を抑
止し、しきい値電圧の時間変化を最少化し、その結果、
トレイン・ソース間電圧が7V、ゲート電圧が2.5Vで、24
時間経過後、前記MOSFETのしきい値電圧の変化が70mV以
下となる。 - 【請求項９】集積回路において、ホット・エレクトロン
径時変化に対して耐久性のあるMOSFET製造方法であっ
て、以下（ａ）ないし（ｇ）のステップを含むことを特
徴とするMOSFET製造方法、 （ａ）上側表面を有するシリコン基板を提供するステッ
プ、 （ｂ）前記基板の第１の部分の上にゲート酸化物層を形
成し、前記基板表面に酸化物−シリコン界面をつくるス
テップ、 （ｃ）前記ゲート酸化物の上に導電性ゲート・コンタク
トを形成するステップ、 （ｄ）前記基板内の前記ゲート酸化物層の一方の側にあ
る第２の部分の上に導電性ソース・コンタクトを形成
し、前記基板内の前記ゲート酸化物層の他方の側にある
第３の部分の上に導電性ドレイン・コンタクトを形成す
るステップ、 （ｅ）前記ゲート酸化物の下の前記第１の部分中にチャ
ンネル拡散部を形成して前記FETのしきい値電圧を定
め、また前記基板の前記第２および第３の部分に各々ソ
ースおよびドレイン拡散部を形成するステップ、 （ｆ）前記シリコン基板の前記第１の部分にホット・キ
ャリアが形成されるようにドレインにおける電界の強さ
が少なくとも105V/cmとなるように分離されるソースお
よびドレイン拡散部、 （ｇ）前記シリコン基板の前記第１の部分はその界面に
おいて少なくとも1016/cm3の濃度で炭素原子がドーピン
グされ、前記界面におけるホット・キャリアの捕獲を抑
止し、しきい値電圧の時間変化を最少化する。 - 【請求項１０】請求項９に記載のMOSFET製造方法であっ
て、前記炭素原子が前記基板表面の直下の基板の浅い層
に打込まれ拡散されることを特徴とするMOSFET製造方
法。 - 【請求項１１】請求項９に記載のMOSFET製造方法であっ
て、前記基板の全体が前記炭素原子でドーピングされて
いることを特徴とするMOSFET製造方法。 - 【請求項１２】請求項９に記載のMOSFET製造方法であっ
て、前記チャンネル長が１マイクロメータ以下であるよ
うに前記ソースおよびドレイン拡散が分離され、ドレイ
ン・ソース間電圧が7V、ゲート電圧が2.5Vで、24時間経
過後、MOSFETのしきい値電圧の変化が70mV以下となるこ
とを特徴とするMOSFET製造方法。 - 【請求項１３】請求項５に記載の集積回路MOSFETであっ
て、前記シリコン基板の前記第１の部分は、炭素原子濃
度が1016/cm3から1020/cm3の範囲でドーピングされるこ
とを特徴とする集積回路MOSFET。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/412,067 US4992840A (en) | 1989-09-21 | 1989-09-21 | Carbon doping MOSFET substrate to suppress hit electron trapping |
| US412,067 | 1989-09-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03119731A JPH03119731A (ja) | 1991-05-22 |
| JP2956018B2 true JP2956018B2 (ja) | 1999-10-04 |
Family
ID=23631458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254037A Expired - Lifetime JP2956018B2 (ja) | 1989-09-21 | 1990-09-21 | 集積回路中のｍｏｓｆｅｔおよびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4992840A (ja) |
| EP (1) | EP0419256B1 (ja) |
| JP (1) | JP2956018B2 (ja) |
| KR (1) | KR100214894B1 (ja) |
| CA (1) | CA2023023A1 (ja) |
| DE (1) | DE69015533T2 (ja) |
| HK (1) | HK152095A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272361A (en) * | 1989-06-30 | 1993-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Field effect semiconductor device with immunity to hot carrier effects |
| US5134447A (en) * | 1989-09-22 | 1992-07-28 | At&T Bell Laboratories | Neutral impurities to increase lifetime of operation of semiconductor devices |
| US5084743A (en) * | 1990-03-15 | 1992-01-28 | North Carolina State University At Raleigh | High current, high voltage breakdown field effect transistor |
| US5180681A (en) * | 1990-03-15 | 1993-01-19 | North Carolina State University | Method of making high current, high voltage breakdown field effect transistor |
| JPH0828379B2 (ja) * | 1990-05-28 | 1996-03-21 | 株式会社東芝 | 半導体装置の製造方法 |
| US5561302A (en) * | 1994-09-26 | 1996-10-01 | Motorola, Inc. | Enhanced mobility MOSFET device and method |
| US5602410A (en) * | 1995-08-25 | 1997-02-11 | Siemens Aktiengesellschaft | Off-state gate-oxide field reduction in CMOS |
| US7067442B1 (en) * | 1995-12-26 | 2006-06-27 | Micron Technology, Inc. | Method to avoid threshold voltage shift in thicker dielectric films |
| US6462394B1 (en) * | 1995-12-26 | 2002-10-08 | Micron Technology, Inc. | Device configured to avoid threshold voltage shift in a dielectric film |
| US5872387A (en) | 1996-01-16 | 1999-02-16 | The Board Of Trustees Of The University Of Illinois | Deuterium-treated semiconductor devices |
| DE19652417A1 (de) * | 1996-12-09 | 1998-06-10 | Inst Halbleiterphysik Gmbh | MOSFET und Verfahren zur Herstellung der Schichten für einen derartigen Transistor |
| US6491752B1 (en) * | 1999-07-16 | 2002-12-10 | Sumco Oregon Corporation | Enhanced n-type silicon material for epitaxial wafer substrate and method of making same |
| US6268269B1 (en) * | 1999-12-30 | 2001-07-31 | United Microelectronics Corp. | Method for fabricating an oxide layer on silicon with carbon ions introduced at the silicon/oxide interface in order to reduce hot carrier effects |
| US20050165612A1 (en) * | 2000-04-19 | 2005-07-28 | Van Rysselberghe Pierre C. | Security systems for delivering goods and services |
| US20050250289A1 (en) | 2002-10-30 | 2005-11-10 | Babcock Jeffrey A | Control of dopant diffusion from buried layers in bipolar integrated circuits |
| US20060068556A1 (en) * | 2004-09-27 | 2006-03-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7713854B2 (en) * | 2006-10-20 | 2010-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate dielectric layers and methods of fabricating gate dielectric layers |
| US11075283B2 (en) * | 2018-10-30 | 2021-07-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dielectric constant reduction of gate spacer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125846A (en) * | 1980-03-07 | 1981-10-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Surface treatment of semiconductor |
| GB2098798B (en) * | 1981-05-15 | 1985-01-09 | Philips Electronic Associated | Method of making silicon semiconductor devices |
| US4636834A (en) * | 1983-12-12 | 1987-01-13 | International Business Machines Corporation | Submicron FET structure and method of making |
| US4697202A (en) * | 1984-02-02 | 1987-09-29 | Sri International | Integrated circuit having dislocation free substrate |
| JPS62219636A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-09-21 US US07/412,067 patent/US4992840A/en not_active Expired - Fee Related
-
1990
- 1990-08-09 CA CA002023023A patent/CA2023023A1/en not_active Abandoned
- 1990-09-20 DE DE69015533T patent/DE69015533T2/de not_active Expired - Fee Related
- 1990-09-20 EP EP90310294A patent/EP0419256B1/en not_active Expired - Lifetime
- 1990-09-21 JP JP2254037A patent/JP2956018B2/ja not_active Expired - Lifetime
- 1990-09-21 KR KR1019900014998A patent/KR100214894B1/ko not_active IP Right Cessation
-
1995
- 1995-09-21 HK HK152095A patent/HK152095A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0419256A1 (en) | 1991-03-27 |
| KR100214894B1 (ko) | 1999-08-02 |
| EP0419256B1 (en) | 1994-12-28 |
| KR910007163A (ko) | 1991-04-30 |
| HK152095A (en) | 1995-09-29 |
| DE69015533T2 (de) | 1995-05-11 |
| CA2023023A1 (en) | 1991-03-22 |
| US4992840A (en) | 1991-02-12 |
| DE69015533D1 (de) | 1995-02-09 |
| JPH03119731A (ja) | 1991-05-22 |
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