JP2954486B2 - チェックデータ発生方式 - Google Patents
チェックデータ発生方式Info
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- JP2954486B2 JP2954486B2 JP15413694A JP15413694A JP2954486B2 JP 2954486 B2 JP2954486 B2 JP 2954486B2 JP 15413694 A JP15413694 A JP 15413694A JP 15413694 A JP15413694 A JP 15413694A JP 2954486 B2 JP2954486 B2 JP 2954486B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/093—CRC update after modification of the information word
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Detection And Correction Of Errors (AREA)
- Multi Processors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明はチェックデータの発生方
式、特に伝送されるメッセージのチェックに関する。
式、特に伝送されるメッセージのチェックに関する。
【０００２】
【従来の技術】メッセージ伝送用に用いられる最も効率
のよいコーディング法は受信したデータ内の１ビットエ
ラーがデコードされるときに多ビットエラーとなるとい
う効果を有する。従来の方法は巡回冗長検査（ＣＲＣ）
を用いてこれら多ビットエラーを克服している。ＣＲＣ
はメッセージまたはメッセージパケットの終りに伝送さ
れるいくつかのチェックビットの形をとる。いわゆるデ
ータ−ストローブリンク、すなわち１本がデータを、他
方の１本がクロック信号を担当する２ワイヤリンク、は
１０ビットのデータトークン（データ８ビット、パリテ
ィ１ビットおよびフラグ１ビット）と４ビットのパケッ
トエンドトークン（パリティ１ビット、フラグ１ビット
および制御２ビット）を含む肯定応答パケット用の１４
ビットという非常に短いパケットを伝送する。各パケッ
トにＣＲＣを加えることでそのパケットの長さは少くと
も２倍になる。
のよいコーディング法は受信したデータ内の１ビットエ
ラーがデコードされるときに多ビットエラーとなるとい
う効果を有する。従来の方法は巡回冗長検査（ＣＲＣ）
を用いてこれら多ビットエラーを克服している。ＣＲＣ
はメッセージまたはメッセージパケットの終りに伝送さ
れるいくつかのチェックビットの形をとる。いわゆるデ
ータ−ストローブリンク、すなわち１本がデータを、他
方の１本がクロック信号を担当する２ワイヤリンク、は
１０ビットのデータトークン（データ８ビット、パリテ
ィ１ビットおよびフラグ１ビット）と４ビットのパケッ
トエンドトークン（パリティ１ビット、フラグ１ビット
および制御２ビット）を含む肯定応答パケット用の１４
ビットという非常に短いパケットを伝送する。各パケッ
トにＣＲＣを加えることでそのパケットの長さは少くと
も２倍になる。
【０００３】
【発明が解決しようとする課題】従って、１つのパケッ
トにではなく、複数のパケットを含むメッセージにＣＲ
Ｃを加えた方がよい。これは、例えば４バイトのＣＲＣ
が４キロバイトのメッセージをチェック出来るようにな
り、極めて効率が高くなる。しかしながら、これは、メ
ッセージが経路指定スイッチを用いるプロセッサネット
ワークを介して方向づけられるべきである場合には問題
がある。メッセージは、夫々がアドレス部分または見出
し部分と、データ部分とパケットエンド（ＥＯＰ）イン
ジケータとを有する自己内蔵伝送可能ユニットである複
数のパケットとして伝送しうる。パケットがメッセージ
の最終パケットである場合にはこのＥＯＰインジケータ
はメッセージエンド（ＥＯＭ）インジケータに置き換え
られる。複数の経路指定スイッチを含むネットワークを
介してメッセージを方向づけるとき、見出し部分を変え
ることが出来ることは知られている。一つの周知の経路
指定構成では１個のパケットが２個の見出し部分を有
し、その一方がメッセージが送られるべき遠隔のプロセ
ッサ内の論理チャンネルを識別するものであってメッセ
ージがその最終宛先に達するまで不変であり、他方がそ
の最終宛先に接続するネットワークのターミナルリンク
を識別する。この場合、最終宛先を識別する見出し部分
はそのプロセッサにおいて除去されて論理チャンネル見
出し部分を表に出す。
トにではなく、複数のパケットを含むメッセージにＣＲ
Ｃを加えた方がよい。これは、例えば４バイトのＣＲＣ
が４キロバイトのメッセージをチェック出来るようにな
り、極めて効率が高くなる。しかしながら、これは、メ
ッセージが経路指定スイッチを用いるプロセッサネット
ワークを介して方向づけられるべきである場合には問題
がある。メッセージは、夫々がアドレス部分または見出
し部分と、データ部分とパケットエンド（ＥＯＰ）イン
ジケータとを有する自己内蔵伝送可能ユニットである複
数のパケットとして伝送しうる。パケットがメッセージ
の最終パケットである場合にはこのＥＯＰインジケータ
はメッセージエンド（ＥＯＭ）インジケータに置き換え
られる。複数の経路指定スイッチを含むネットワークを
介してメッセージを方向づけるとき、見出し部分を変え
ることが出来ることは知られている。一つの周知の経路
指定構成では１個のパケットが２個の見出し部分を有
し、その一方がメッセージが送られるべき遠隔のプロセ
ッサ内の論理チャンネルを識別するものであってメッセ
ージがその最終宛先に達するまで不変であり、他方がそ
の最終宛先に接続するネットワークのターミナルリンク
を識別する。この場合、最終宛先を識別する見出し部分
はそのプロセッサにおいて除去されて論理チャンネル見
出し部分を表に出す。
【０００４】そのネットワークが複数のサブネットワー
クを含む場合には、パケットは複数の見出し部分と共に
送られる。それら見出し部分のはじめの１個は第１サブ
ネットワークの出力リンクを識別する。そのパケットが
そのリンクに達すると、第１見出し部分は除去されて第
２サブネットワークの出力リンクを識別する第２見出し
部分を表に出す。このリンクは最終宛先のターミナルリ
ンクまたは他のサブネットワークへの入口である。
クを含む場合には、パケットは複数の見出し部分と共に
送られる。それら見出し部分のはじめの１個は第１サブ
ネットワークの出力リンクを識別する。そのパケットが
そのリンクに達すると、第１見出し部分は除去されて第
２サブネットワークの出力リンクを識別する第２見出し
部分を表に出す。このリンクは最終宛先のターミナルリ
ンクまたは他のサブネットワークへの入口である。
【０００５】一つのネットワークまたはサブネットワー
ク内で経路指定するためには、各経路指定スイッチは他
の経路指定スイッチを識別するランダムに発生される見
出し部分をパケットに加えることが出来る。そのパケッ
トがその見出し部分により識別される経路指定スイッチ
に達すると、それは除去されて元の見出し部が表に出
る。これらの見出し部分削除と付加技術は米国特許第５
１３０９７７号及び５１４０５８３号に示されている。
非同期転送モード（ＡＴＭ）として知られる他のメッセ
ージ伝送法では見出し部が伝送中に変更（または変換）
される。
ク内で経路指定するためには、各経路指定スイッチは他
の経路指定スイッチを識別するランダムに発生される見
出し部分をパケットに加えることが出来る。そのパケッ
トがその見出し部分により識別される経路指定スイッチ
に達すると、それは除去されて元の見出し部が表に出
る。これらの見出し部分削除と付加技術は米国特許第５
１３０９７７号及び５１４０５８３号に示されている。
非同期転送モード（ＡＴＭ）として知られる他のメッセ
ージ伝送法では見出し部が伝送中に変更（または変換）
される。
【０００６】見出し部が付加、削除または変換される
と、見出し部を含むパケット全体について、経路指定ス
イッチに入るときそれを削除し、新しい見出し部を考慮
してそれを再計算しそしてそれを出口においてパケット
に付加しない限り、ＣＲＣを保存することは困難であ
る。ＣＲＣが１パケットではなくメッセージ全体につい
てのものであれば、そのメッセージ内のすべてのパケッ
トに関する経路指定スイッチで情報を記憶しなければな
らないから、それがより困難になる。
と、見出し部を含むパケット全体について、経路指定ス
イッチに入るときそれを削除し、新しい見出し部を考慮
してそれを再計算しそしてそれを出口においてパケット
に付加しない限り、ＣＲＣを保存することは困難であ
る。ＣＲＣが１パケットではなくメッセージ全体につい
てのものであれば、そのメッセージ内のすべてのパケッ
トに関する経路指定スイッチで情報を記憶しなければな
らないから、それがより困難になる。
【０００７】それ故一般に現状ではチェックがパケット
のデータ部分に関してのみ与えられて伝送中不変とされ
るか、あるいはパケット見出し部分の変更が許されずあ
るいはＣＲＣが見出し部の変更時に完全に再計算される
かしている。
のデータ部分に関してのみ与えられて伝送中不変とされ
るか、あるいはパケット見出し部分の変更が許されずあ
るいはＣＲＣが見出し部の変更時に完全に再計算される
かしている。
【０００８】パケット全体についてソースノードと宛先
ノードとの間の伝送中そのパケットの容易に変更しうる
ようにするチェックを与える方法が望まれる。
ノードとの間の伝送中そのパケットの容易に変更しうる
ようにするチェックを与える方法が望まれる。
【０００９】
【課題を解決するための手段】本発明によれば、情報部
分を構成する複数の情報ビット群と一群のチェックビッ
トとを含むメッセージパケットであってすべての群は同
一数のビットを含み、各チェックビットはすべての群内
で同一桁を有するビットの論理和をとることにより発生
されるごとくなったメッセージパケットを変更するため
の下記段階を含む方法が提供される：上記情報部分を変
更する段階；および上記情報部分の変更前の上記メッセ
ージパケット内のチェックビット群および上記情報部分
に対する変更にのみ依存して上記チェックビットを変更
する段階。
分を構成する複数の情報ビット群と一群のチェックビッ
トとを含むメッセージパケットであってすべての群は同
一数のビットを含み、各チェックビットはすべての群内
で同一桁を有するビットの論理和をとることにより発生
されるごとくなったメッセージパケットを変更するため
の下記段階を含む方法が提供される：上記情報部分を変
更する段階；および上記情報部分の変更前の上記メッセ
ージパケット内のチェックビット群および上記情報部分
に対する変更にのみ依存して上記チェックビットを変更
する段階。
【００１０】各群がチェックビットの一部を与えるため
に４個のビット（ニブル（nibble））を有するとよい。
に４個のビット（ニブル（nibble））を有するとよい。
【００１１】このパケットが直列伝送用であれば、情報
部分は見出し部分とそれに続くデータ部分を含み、それ
に一群のチェックビットを含む終止部分が続く。この終
止部分はまた本出願人による特許出願に示すようにパケ
ットエンドまたはメッセージエンドを識別する制御情報
を含むことが出来る。
部分は見出し部分とそれに続くデータ部分を含み、それ
に一群のチェックビットを含む終止部分が続く。この終
止部分はまた本出願人による特許出願に示すようにパケ
ットエンドまたはメッセージエンドを識別する制御情報
を含むことが出来る。
【００１２】また本発明は、情報部分を構成する複数の
情報ビット群と一群のチェックビットとを含むメッセー
ジパケットであって、各チェックビットはすべての群内
の同一桁を有するビットの論理和をとることにより発生
されるごとくなったメッセージパケットを変更するため
の下記要件を含む回路を提供する：上記メッセージパケ
ットを受ける入力回路；上記メッセージパケットの情報
部分を変更する手段；および上記メッセージパケット内
の受信されたチェックビットと上記情報部分に対する変
更とにのみ依存して上記チェックビットを変更するよう
に動作可能なチェックビット発生器。
情報ビット群と一群のチェックビットとを含むメッセー
ジパケットであって、各チェックビットはすべての群内
の同一桁を有するビットの論理和をとることにより発生
されるごとくなったメッセージパケットを変更するため
の下記要件を含む回路を提供する：上記メッセージパケ
ットを受ける入力回路；上記メッセージパケットの情報
部分を変更する手段；および上記メッセージパケット内
の受信されたチェックビットと上記情報部分に対する変
更とにのみ依存して上記チェックビットを変更するよう
に動作可能なチェックビット発生器。
【００１３】
【作用】メッセージパケットが経路指定スイッチを介し
て経路指定されそして見出し部分がそのビット群を削除
または他のビット群を付加することで変更されるとき、
チェックビット群は付加または削除されたビット群内の
ビットとチェックビット群内の同一桁のビットとの排他
的論理和をとることで変更される。
て経路指定されそして見出し部分がそのビット群を削除
または他のビット群を付加することで変更されるとき、
チェックビット群は付加または削除されたビット群内の
ビットとチェックビット群内の同一桁のビットとの排他
的論理和をとることで変更される。
【００１４】見出し部分がそのセットの内の１個を反転
することで変更される場合には、チェックビット群は対
応するチェックビットを反転することで変更される。
することで変更される場合には、チェックビット群は対
応するチェックビットを反転することで変更される。
【００１５】これはチェックビットを簡単な形で保存し
うるようにするのみならず、出口チェックが元のチェッ
クと、そのスイッチを介しての伝送中破壊されうるパケ
ット内のすべてのデータではなくそのパケットに対する
変化のみの関数であるという利点を有する。
うるようにするのみならず、出口チェックが元のチェッ
クと、そのスイッチを介しての伝送中破壊されうるパケ
ット内のすべてのデータではなくそのパケットに対する
変化のみの関数であるという利点を有する。
【００１６】
【実施例】図１は双方向メッセージリンク４により接続
した複数の経路指定スイッチ２からなるネットワーク１
０のブロック図である。図１の実施例において、夫々の
経路指定スイッチは４個の他の経路指定スイッチ、すな
わち東西南北の方向で隣接するものに接続する。しかし
ながら、各経路指定スイッチはアプリケーションに必要
な数の他の経路指定スイッチに接続出来る。図１のスイ
ッチ２のいくつかは他の双方向メッセージリンク６によ
り、ネットワーク１０外のソースおよび宛先ノード８に
接続する。双方向のメッセージリンク６はターミナルリ
ンクである。ソースおよび宛先ノード８はトランスピュ
ータ（商標名）のようなマイクロコンピュータでよく、
そして更に後述するような回路を含むことが出来る。
した複数の経路指定スイッチ２からなるネットワーク１
０のブロック図である。図１の実施例において、夫々の
経路指定スイッチは４個の他の経路指定スイッチ、すな
わち東西南北の方向で隣接するものに接続する。しかし
ながら、各経路指定スイッチはアプリケーションに必要
な数の他の経路指定スイッチに接続出来る。図１のスイ
ッチ２のいくつかは他の双方向メッセージリンク６によ
り、ネットワーク１０外のソースおよび宛先ノード８に
接続する。双方向のメッセージリンク６はターミナルリ
ンクである。ソースおよび宛先ノード８はトランスピュ
ータ（商標名）のようなマイクロコンピュータでよく、
そして更に後述するような回路を含むことが出来る。
【００１７】メッセージはソースおよび宛先ノード８か
ら経路指定スイッチ２のネットワーク１０へとターミナ
ルリンク６を介して送られる。同様にメッセージはター
ミナルリンク６を介してスイッチ２のネットワーク１０
からソースおよび宛先ノード８に入る。
ら経路指定スイッチ２のネットワーク１０へとターミナ
ルリンク６を介して送られる。同様にメッセージはター
ミナルリンク６を介してスイッチ２のネットワーク１０
からソースおよび宛先ノード８に入る。
【００１８】一つのメッセージは少くとも１個、そして
通常は数個のパケットからなる。本発明の一実施例によ
るソースノードにより発生されるパケットの構成を図２
により説明する。
通常は数個のパケットからなる。本発明の一実施例によ
るソースノードにより発生されるパケットの構成を図２
により説明する。
【００１９】一例として見出し部分ＨＰと、データ部分
ＤＰを含む情報部分と、終止部分ＴＰとからなるパケッ
トを考える。この例の見出し部分ＨＰは２個の見出し部
バイトＨ１，Ｈ０からなり、第１バイトがＨ０で第２バ
イトがＨ１である。Ｈ１はそのパケットが送られるべき
宛先ノード内の論理チャンネルを限定する。Ｈ０は図２
のパケットが送られるべき宛先ノードに接続する図１の
ネットワーク１０のターミナルリンクのアドレスを限定
する。このパケットの見出し部分ＨＰを詳細に述べる。
ＤＰを含む情報部分と、終止部分ＴＰとからなるパケッ
トを考える。この例の見出し部分ＨＰは２個の見出し部
バイトＨ１，Ｈ０からなり、第１バイトがＨ０で第２バ
イトがＨ１である。Ｈ１はそのパケットが送られるべき
宛先ノード内の論理チャンネルを限定する。Ｈ０は図２
のパケットが送られるべき宛先ノードに接続する図１の
ネットワーク１０のターミナルリンクのアドレスを限定
する。このパケットの見出し部分ＨＰを詳細に述べる。
【００２０】データ部分ＤＰは可変長でありソースノー
ドから宛先ノードへ転送されるべきデータビットの複数
の集合から成る。ここでは１つの集合は４ビットであ
る。このデータ部分はデータバイトからなると考えると
便利である。このデータ部分は少くとも１データバイ
ト、通常は数データパイトからなる。
ドから宛先ノードへ転送されるべきデータビットの複数
の集合から成る。ここでは１つの集合は４ビットであ
る。このデータ部分はデータバイトからなると考えると
便利である。このデータ部分は少くとも１データバイ
ト、通常は数データパイトからなる。
【００２１】また終止部分ＴＰはこの実施例では１バイ
トである。このバイトの１ニブルは制御ニブルであり、
他のニブルは後述する“検査合計”ニブルである。この
終止部分はパケットエンド（ＥＯＰ）を限定することが
出来、あるいはそのパケットが一つのメッセージの最終
パケットであればメッセージエンド（ＥＯＭ）を限定す
ることが出来る。この検査合計ニブルは後述するように
とり出される４個の水平パリティビットに対応する。
トである。このバイトの１ニブルは制御ニブルであり、
他のニブルは後述する“検査合計”ニブルである。この
終止部分はパケットエンド（ＥＯＰ）を限定することが
出来、あるいはそのパケットが一つのメッセージの最終
パケットであればメッセージエンド（ＥＯＭ）を限定す
ることが出来る。この検査合計ニブルは後述するように
とり出される４個の水平パリティビットに対応する。
【００２２】上記したように、パケットはそのパケット
のチャンネル宛先を識別するための１バイトのチャンネ
ル情報１Ｈ１を含む見出し部分と、複数のデータバイト
と、終止部分とを含む。各データバイトはビットｐ，
ｑ，ｒ，ｓを有する２個の４ビットニブルを含み、ビッ
トｐはこのニブルの最下位ビットでありビットｓはその
最上位ビットである。各水平パリティビットｐ，ｑ，
ｒ，ｓはそのパケット内の、見出し部分を限定するニブ
ルを含むニブルの夫々のビットｐ，ｑ，ｒ，ｓの夫々の
論理和である。水平パリティビットの発生の一例を下に
あげる。下記のパケットのデータはバイトシーケンス１
６進値（Ｈｅｘ）ＥＤ０Ｃ６Ｆ０３（従来の１６進値に
おいて最上位ニブルを左側に示す）。
のチャンネル宛先を識別するための１バイトのチャンネ
ル情報１Ｈ１を含む見出し部分と、複数のデータバイト
と、終止部分とを含む。各データバイトはビットｐ，
ｑ，ｒ，ｓを有する２個の４ビットニブルを含み、ビッ
トｐはこのニブルの最下位ビットでありビットｓはその
最上位ビットである。各水平パリティビットｐ，ｑ，
ｒ，ｓはそのパケット内の、見出し部分を限定するニブ
ルを含むニブルの夫々のビットｐ，ｑ，ｒ，ｓの夫々の
論理和である。水平パリティビットの発生の一例を下に
あげる。下記のパケットのデータはバイトシーケンス１
６進値（Ｈｅｘ）ＥＤ０Ｃ６Ｆ０３（従来の１６進値に
おいて最上位ニブルを左側に示す）。
【００２３】 これら４個の水平パリティビット１０１０は検査合計ニ
ブルである。このフォーマットにおいて検査合計ニブル
は上述したようにパケットの終止部分の部分として送ら
れる。チェック用に通常必要とされる余分な伝送ビット
の必要性が低下するため、終止部分が１バイトである場
合これは有利である。検査合計は受信時のパケットのパ
リティを検査するために用いることが出来る。見出し部
分とデータニブルのすべてのｐビットと検査合計ニブル
のｐビットの論理和は０であるべきであり、そして同様
に水平パリティの検査が検査合計を用いて行われるとき
のビットｑ，ｒ，ｓも同様である。上記の例については
この検査は次のようにして行われる。
ブルである。このフォーマットにおいて検査合計ニブル
は上述したようにパケットの終止部分の部分として送ら
れる。チェック用に通常必要とされる余分な伝送ビット
の必要性が低下するため、終止部分が１バイトである場
合これは有利である。検査合計は受信時のパケットのパ
リティを検査するために用いることが出来る。見出し部
分とデータニブルのすべてのｐビットと検査合計ニブル
のｐビットの論理和は０であるべきであり、そして同様
に水平パリティの検査が検査合計を用いて行われるとき
のビットｑ，ｒ，ｓも同様である。上記の例については
この検査は次のようにして行われる。
【００２４】 この実施例では制御ニブルは終止符バイトの最下位ニブ
ルでありそして検査合計ニブルはその最上位ニブルであ
り、これはパケットエンド終止部分を示す。検査合計ニ
ブルの次に制御ニブルが続く場合には、これはメッセー
ジエンド終止符を示す。これについての詳細は本出願人
による特許出願に示されている。
ルでありそして検査合計ニブルはその最上位ニブルであ
り、これはパケットエンド終止部分を示す。検査合計ニ
ブルの次に制御ニブルが続く場合には、これはメッセー
ジエンド終止符を示す。これについての詳細は本出願人
による特許出願に示されている。
【００２５】パケットの見出し部分の機能を図１にもど
り更に説明する。ソースおよび宛先ノードＮ１がソース
および宛先ノードＮ１０に一つのパケットを送信してい
る場合を考えてみる。経路指定スイッチ２を介してのＮ
１からＮ１０への最も直接的な経路は経路指定スイッチ
ＲＳ4 ，ＲＳ5 ，ＲＳ6 およびＲＳ7 を通るものであ
る。ソースおよび宛先ノードＮ１は後述するように図２
のパケットの構造に合うパケットを発生する。Ｈ０はノ
ードＮ１０に接続するターミナルリンク６を示す。
り更に説明する。ソースおよび宛先ノードＮ１がソース
および宛先ノードＮ１０に一つのパケットを送信してい
る場合を考えてみる。経路指定スイッチ２を介してのＮ
１からＮ１０への最も直接的な経路は経路指定スイッチ
ＲＳ4 ，ＲＳ5 ，ＲＳ6 およびＲＳ7 を通るものであ
る。ソースおよび宛先ノードＮ１は後述するように図２
のパケットの構造に合うパケットを発生する。Ｈ０はノ
ードＮ１０に接続するターミナルリンク６を示す。
【００２６】図１の例ではソースおよび宛先ノードＮ１
は１個の経路指定スイッチすなわちＲＳ4 にのみ接続す
る。ソースおよび宛先ノードＮ１が数個の経路指定スイ
ッチに接続した場合には、そのソースおよび宛先ノード
内のマイクロコンピュータは最も直接的な経路のみなら
ず最も混雑の少い経路にもとづきどの経路指定スイッチ
にパケットをまず送るべきかについての決定を行う。
は１個の経路指定スイッチすなわちＲＳ4 にのみ接続す
る。ソースおよび宛先ノードＮ１が数個の経路指定スイ
ッチに接続した場合には、そのソースおよび宛先ノード
内のマイクロコンピュータは最も直接的な経路のみなら
ず最も混雑の少い経路にもとづきどの経路指定スイッチ
にパケットをまず送るべきかについての決定を行う。
【００２７】パケットはターミナルリンク６上のソース
および宛先ノードＮ１から経路指定スイッチＲＳ4 への
ネットワーク１０に送られる。このパケットはこの例で
は経路指定スイッチＲＳ7 に達するまでこのネットワー
クを通る。スイッチＲＳ7 は見出し部分Ｈ０を認識しそ
してソースおよび宛先ノードＮ１０に接続したその出力
ターミナルリンク６のアドレスを含む見出し部バイトＨ
０をそのパケットから分離するように動作する。経路指
定スイッチＲＳ7 は次にそのパケットをターミナルリン
ク６からソースおよび宛先ノードＮ１０に送り、そこで
見出し部バイトＨ１が読取られてそのパケットの意図す
る論理チャンネルを識別する。
および宛先ノードＮ１から経路指定スイッチＲＳ4 への
ネットワーク１０に送られる。このパケットはこの例で
は経路指定スイッチＲＳ7 に達するまでこのネットワー
クを通る。スイッチＲＳ7 は見出し部分Ｈ０を認識しそ
してソースおよび宛先ノードＮ１０に接続したその出力
ターミナルリンク６のアドレスを含む見出し部バイトＨ
０をそのパケットから分離するように動作する。経路指
定スイッチＲＳ7 は次にそのパケットをターミナルリン
ク６からソースおよび宛先ノードＮ１０に送り、そこで
見出し部バイトＨ１が読取られてそのパケットの意図す
る論理チャンネルを識別する。
【００２８】この実施例では２個の見出し部が用いられ
ているが、その数は３個以上となることもしばしばあ
る。
ているが、その数は３個以上となることもしばしばあ
る。
【００２９】他の例では経路指定ネットワークは一群の
サブネットワークを含む。そのような例では夫々のサブ
ネットワークの出力ターミナルリンクを限定するために
見出し部分に付加的な見出しバイトを用いる。図３はそ
のようなネットワークを介してソースノードから宛先ノ
ードＮ１０に送られるそのようなパケットの構成を示
す。バイトＨ０は第１の経路指定サブネットワークの出
力ターミナルリンクのアドレスを含む。同様にバイトＨ
１，Ｈ２，Ｈ３はそれに続く夫々の論理指定サブネット
ワークの出力ターミナルリンクのアドレスを含む。バイ
トＨ４はそのときそのパケットが送られるべきノード内
の論理チャンネルを限定する。見出し部バイトＨ０，Ｈ
１，Ｈ２，Ｈ３は夫々、そのパケットが適正なサブネッ
トワークの出力リンクを通り適正な宛先ノードに送られ
る前に４個のサブネットワークの夫々により次々と除去
される。
サブネットワークを含む。そのような例では夫々のサブ
ネットワークの出力ターミナルリンクを限定するために
見出し部分に付加的な見出しバイトを用いる。図３はそ
のようなネットワークを介してソースノードから宛先ノ
ードＮ１０に送られるそのようなパケットの構成を示
す。バイトＨ０は第１の経路指定サブネットワークの出
力ターミナルリンクのアドレスを含む。同様にバイトＨ
１，Ｈ２，Ｈ３はそれに続く夫々の論理指定サブネット
ワークの出力ターミナルリンクのアドレスを含む。バイ
トＨ４はそのときそのパケットが送られるべきノード内
の論理チャンネルを限定する。見出し部バイトＨ０，Ｈ
１，Ｈ２，Ｈ３は夫々、そのパケットが適正なサブネッ
トワークの出力リンクを通り適正な宛先ノードに送られ
る前に４個のサブネットワークの夫々により次々と除去
される。
【００３０】他の構成においては、各経路指定スイッチ
２は受信したパケットにランダムに発生した見出し部を
付加するように動作し、この見出し部はそのパケットの
次の経路指定に用いられる。そのパケットがこのランダ
ム見出し部により識別される経路指定スイッチに入る
と、その見出し部は除去されて次の経路指定用の次の見
出し部を表に出す。これは前記の米国特許第５１３０９
７７号及び５１４０５８３号に示されている。
２は受信したパケットにランダムに発生した見出し部を
付加するように動作し、この見出し部はそのパケットの
次の経路指定に用いられる。そのパケットがこのランダ
ム見出し部により識別される経路指定スイッチに入る
と、その見出し部は除去されて次の経路指定用の次の見
出し部を表に出す。これは前記の米国特許第５１３０９
７７号及び５１４０５８３号に示されている。
【００３１】水平パリティ検査合計ニブルの説明におい
て述べたように、検査合計ニブルはデータバイトおよび
見出し部バイトから計算される。それ故、パケットが経
路指定スイッチネットワークを通るとき、検査合計ニブ
ルを、見出し部が付加または削除される毎に再計算しな
ければならない。本発明の他の実施例ではパケットの見
出し部分はその見出し部が付加または削除されるのでは
なく、それらが経路指定スイッチを通るときに変換され
るようになっている。一つの見出し部が変換されるとき
には、それは一つの見出し部を削除しそして直ちに一つ
の見出し部を加えたことと同じである。しかしながら見
出し部の変換には検査合計ニブルの変更が必要である。
て述べたように、検査合計ニブルはデータバイトおよび
見出し部バイトから計算される。それ故、パケットが経
路指定スイッチネットワークを通るとき、検査合計ニブ
ルを、見出し部が付加または削除される毎に再計算しな
ければならない。本発明の他の実施例ではパケットの見
出し部分はその見出し部が付加または削除されるのでは
なく、それらが経路指定スイッチを通るときに変換され
るようになっている。一つの見出し部が変換されるとき
には、それは一つの見出し部を削除しそして直ちに一つ
の見出し部を加えたことと同じである。しかしながら見
出し部の変換には検査合計ニブルの変更が必要である。
【００３２】前述した水平パリティチェックはここでは
見出し部の付加、削除および変換に用いられる。パケッ
トに付加されるバイトはそのパケットの水平検査合計ニ
ブルとの排他的論理和であるその２個のニブルの夫々の
ビットを有する。パケットから除去されるバイトはその
パケットの水平検査合計ニブルとの排他的論理和である
その２個のニブルの夫々のビットを有する。バイトの変
換は一つのバイトの削除と一つのバイトの付加により行
うことが出来るのであり、従って、削除されたバイトお
よび付加されたバイトの両方のニブルがそのパケットの
水平検査合計ニブルと排他的論理和がとられる。
見出し部の付加、削除および変換に用いられる。パケッ
トに付加されるバイトはそのパケットの水平検査合計ニ
ブルとの排他的論理和であるその２個のニブルの夫々の
ビットを有する。パケットから除去されるバイトはその
パケットの水平検査合計ニブルとの排他的論理和である
その２個のニブルの夫々のビットを有する。バイトの変
換は一つのバイトの削除と一つのバイトの付加により行
うことが出来るのであり、従って、削除されたバイトお
よび付加されたバイトの両方のニブルがそのパケットの
水平検査合計ニブルと排他的論理和がとられる。
【００３３】従って、検査合計ニブルは簡単な操作で再
計算することが出来そしてパケット内のデータおよび見
出し部バイトのすべてから検査合計全体を再計算する必
要がない。更に、パケットを直列に送信するとき、経路
決定は見出し部分にもとづき行うことが出来、そして経
路指定はパケット全体が経路指定スイッチに入る前に開
始出来る。検査合計ニブルは変更されそして、見出し部
への変更が記憶されていれば、パケットのエンドに付加
されうる。
計算することが出来そしてパケット内のデータおよび見
出し部バイトのすべてから検査合計全体を再計算する必
要がない。更に、パケットを直列に送信するとき、経路
決定は見出し部分にもとづき行うことが出来、そして経
路指定はパケット全体が経路指定スイッチに入る前に開
始出来る。検査合計ニブルは変更されそして、見出し部
への変更が記憶されていれば、パケットのエンドに付加
されうる。
【００３４】図４は図１に示すソースおよび宛先ノード
８の内の一つを実施するための回路のブロック図であ
る。マイクロコンピュータ回路１２は水平パリティ発生
器１４と水平パリティ検出器１６の間で信号を出力しそ
して入力する。マイクロコンピュータ１２はライン１８
に送信されるべきパケットＴＸ ＤＡＴＡを、ライン２
０に送信ビットクロックＴＸ ＣＬＯＣＫを、ライン２
２に現在のパケットの終止部分ＴＰが送信されているこ
とを示す信号ＴＸ ＴＥＲＭを、そして水平パリティ発
生器１４へのライン２４にデータ伝送が禁止されている
ことを示す信号ＴＸ ＩＮＨＩＢを出力する。マイクロ
コンピュータ１２は更にライン２８に受信ビットクロッ
クＲＸ ＣＬＯＣＫをそして水平パリティ検出器１６へ
のラインに現在のパケットのエンドが受信されたことを
示す信号ＲＸ ＴＥＲＭを出力する。マイクロコンピュ
ータ１２は更に水平パリティ検出器１６からライン３０
を介して受信パケットＲＸ ＤＡＴＡをそしてライン３
２を介してエラー信号ＲＸＥＲＲＯＲを入力として受け
る。水平パリティ発生器１４はターミナルリンク６ａの
検査合計ＴＸ ＣＨＥＣＫ ＤＡＴＡを含む送信される
べきパケットを出力する。水平パリティ検出器１６はタ
ーミナルリンク６ｂ上の検査合計ＲＸ ＣＨＥＣＫ Ｄ
ＡＴＡを含む受信したパケットを入力として受ける。水
平パリティ発生器１４の動作を図５，６により説明す
る。
８の内の一つを実施するための回路のブロック図であ
る。マイクロコンピュータ回路１２は水平パリティ発生
器１４と水平パリティ検出器１６の間で信号を出力しそ
して入力する。マイクロコンピュータ１２はライン１８
に送信されるべきパケットＴＸ ＤＡＴＡを、ライン２
０に送信ビットクロックＴＸ ＣＬＯＣＫを、ライン２
２に現在のパケットの終止部分ＴＰが送信されているこ
とを示す信号ＴＸ ＴＥＲＭを、そして水平パリティ発
生器１４へのライン２４にデータ伝送が禁止されている
ことを示す信号ＴＸ ＩＮＨＩＢを出力する。マイクロ
コンピュータ１２は更にライン２８に受信ビットクロッ
クＲＸ ＣＬＯＣＫをそして水平パリティ検出器１６へ
のラインに現在のパケットのエンドが受信されたことを
示す信号ＲＸ ＴＥＲＭを出力する。マイクロコンピュ
ータ１２は更に水平パリティ検出器１６からライン３０
を介して受信パケットＲＸ ＤＡＴＡをそしてライン３
２を介してエラー信号ＲＸＥＲＲＯＲを入力として受け
る。水平パリティ発生器１４はターミナルリンク６ａの
検査合計ＴＸ ＣＨＥＣＫ ＤＡＴＡを含む送信される
べきパケットを出力する。水平パリティ検出器１６はタ
ーミナルリンク６ｂ上の検査合計ＲＸ ＣＨＥＣＫ Ｄ
ＡＴＡを含む受信したパケットを入力として受ける。水
平パリティ発生器１４の動作を図５，６により説明す
る。
【００３５】図５，６はマイクロコンピュータ１２と、
シフトレジスタ３４，３６、排他的論理和ゲート４２−
４５、ラッチ５０−５３、デバイダ４０、遅延回路３５
およびマルチプレクサ３８を含む水平パリティ発生器１
４とを示している。
シフトレジスタ３４，３６、排他的論理和ゲート４２−
４５、ラッチ５０−５３、デバイダ４０、遅延回路３５
およびマルチプレクサ３８を含む水平パリティ発生器１
４とを示している。
【００３６】ライン２０の送信ビットクロックＴＸ Ｃ
ＬＯＣＫはデバイダ４０に送られてライン４８に送信バ
イトクロックＴＸ ＢＹＴＥ ＣＬＯＣＫを発生する。
送信ビットクロックＴＸ ＣＬＯＣＫと送信バイトクロ
ックＴＸ ＢＹＴＥ ＣＬＯＣＫはライン１８の送信さ
れるべきパケットＴＸ ＤＡＴＡと共にシフトレジスタ
３４に与えられる。送信ビットクロックＴＸ ＣＬＯＣ
Ｋは送信されるべきパケットＴＸ ＤＡＴＡのビットを
シフトレジスタ３４に直列にクロックし、そして送信バ
イトクロックＴＸ ＢＹＴＥ ＣＬＯＣＫは送信される
べきデータパケットＴＸ ＤＡＴＡを一時に１バイトづ
つ並列にシフトレジスタ３４から出すようにクロックす
る。排他的論理和ゲート４２−４５とラッチ５０−５３
は後述するようにして水平パリティ検査合計ニブルを発
生する。
ＬＯＣＫはデバイダ４０に送られてライン４８に送信バ
イトクロックＴＸ ＢＹＴＥ ＣＬＯＣＫを発生する。
送信ビットクロックＴＸ ＣＬＯＣＫと送信バイトクロ
ックＴＸ ＢＹＴＥ ＣＬＯＣＫはライン１８の送信さ
れるべきパケットＴＸ ＤＡＴＡと共にシフトレジスタ
３４に与えられる。送信ビットクロックＴＸ ＣＬＯＣ
Ｋは送信されるべきパケットＴＸ ＤＡＴＡのビットを
シフトレジスタ３４に直列にクロックし、そして送信バ
イトクロックＴＸ ＢＹＴＥ ＣＬＯＣＫは送信される
べきデータパケットＴＸ ＤＡＴＡを一時に１バイトづ
つ並列にシフトレジスタ３４から出すようにクロックす
る。排他的論理和ゲート４２−４５とラッチ５０−５３
は後述するようにして水平パリティ検査合計ニブルを発
生する。
【００３７】ゲート４２はデータビットＴＤ０とＴＤ４
を受け、ゲート４３はデータビットＴＤ１とＴＤ５を、
ゲート４４はデータビットＴＤ２とＴＤ６を、そしてゲ
ート４５はデータビットＴＤ３とＴＤ７を受ける。ゲー
ト４２−４５の夫々はそれに関連したラッチ５０−５３
の出力である第３の入力を受ける。従って、これらゲー
トの夫々の第３入力はラッチを介してクロックされた夫
々の出力である。ライン４８の送信バイトクロックＴＸ
ＢＹＴＥ ＣＬＯＣＫの立上りエッジは新しいバイト
がライン２０の送信ビットクロック信号ＴＸ ＣＬＯＣ
Ｋの８個の立上りエッジによりシフトレジスタ３４に読
込まれる度に生じる。従ってライン５６−６２のラッチ
５０−５３の出力は前述のようにマイクロコンピュータ
１２から出力されるパケット内の連続するニブルの夫々
のビットの累積である。検査合計は各ライン５６−６２
の累積和を表わすビット群ＣＨ０−３である。ライン５
６−６２の検査合計ビットは並列にシフトレジスタ３６
に出力される。
を受け、ゲート４３はデータビットＴＤ１とＴＤ５を、
ゲート４４はデータビットＴＤ２とＴＤ６を、そしてゲ
ート４５はデータビットＴＤ３とＴＤ７を受ける。ゲー
ト４２−４５の夫々はそれに関連したラッチ５０−５３
の出力である第３の入力を受ける。従って、これらゲー
トの夫々の第３入力はラッチを介してクロックされた夫
々の出力である。ライン４８の送信バイトクロックＴＸ
ＢＹＴＥ ＣＬＯＣＫの立上りエッジは新しいバイト
がライン２０の送信ビットクロック信号ＴＸ ＣＬＯＣ
Ｋの８個の立上りエッジによりシフトレジスタ３４に読
込まれる度に生じる。従ってライン５６−６２のラッチ
５０−５３の出力は前述のようにマイクロコンピュータ
１２から出力されるパケット内の連続するニブルの夫々
のビットの累積である。検査合計は各ライン５６−６２
の累積和を表わすビット群ＣＨ０−３である。ライン５
６−６２の検査合計ビットは並列にシフトレジスタ３６
に出力される。
【００３８】シフトレジスタ３６の出力は、パケットの
エンドで終止バイトが送られるべきことを示すライン２
２上の信号ＴＸ ＴＥＲＭによりライン５６−６２を介
して入る。図２によれば、終止バイト（ＥＯＰ）は制御
ニブルとそれに続く検査合計ニブルから成る。
エンドで終止バイトが送られるべきことを示すライン２
２上の信号ＴＸ ＴＥＲＭによりライン５６−６２を介
して入る。図２によれば、終止バイト（ＥＯＰ）は制御
ニブルとそれに続く検査合計ニブルから成る。
【００３９】ライン１８の送信されるべきパケットＴＸ
ＤＡＴＡは見出し部とデータバイトから成る。見出し
部とデータバイトが送信されている間に、マルチプレク
サ３８を制御する信号ＴＸ ＩＮＨＩＢは、送信される
べきデータＴＸ ＤＡＴＡがマルチプレクサを通りター
ミナルリンク６ａに入るようにマルチプレクサを選択
し、そして排他的論理和ゲート４２−４５とラッチ５０
−５３は前述のように検査合計ニブルを累積する。マイ
クロコンピュータ回路は現在送信中のパケット内の最後
のデータバイトに達するとき、終止制御ニブルを送りそ
して終止符が送信中であることを示す信号ＴＸ ＴＥＲ
Ｍをライン２２にセットし、かくしてシフトレジスタ３
６に検査合計ニブルをラッチする。ライン２２の信号Ｔ
Ｘ ＴＥＲＭがハイとなって終止符が送信中であること
を示すとき、ライン５７の遅延回路３５のＲＥＳＥＴ
ＬＡＴＣＨ出力がハイとなり、ラッチ５０−５３をリセ
ットさせる。遅延回路３５はライン２２のハイとなるＴ
Ｘ ＴＥＲＭとそれに続くライン５７のＲＥＳＥＴ Ｌ
ＡＴＣＨとの間に遅れを導入する。この遅れはラッチ５
０−５３がリセットされる前にライン５６−６２の検査
合計値ＣＨ０−３をシフトレジスタ３６にシフトしうる
ようにする。続いて、ライン２２の信号ＴＸＴＥＲＭは
再びローとなって終止トークンの送信が終了したことを
示すとき、遅延回路５７の出力に接続するライン５７の
信号ＲＥＳＥＴ ＬＡＴＣＨがローとなり、ラッチ５０
−５３が新しい検査合計の累積をスタートしうるように
する。このように、これらラッチは常にパケットのエン
ドでリセットされそして新しいパケットの送信がスター
トするまでその状態とされる。
ＤＡＴＡは見出し部とデータバイトから成る。見出し
部とデータバイトが送信されている間に、マルチプレク
サ３８を制御する信号ＴＸ ＩＮＨＩＢは、送信される
べきデータＴＸ ＤＡＴＡがマルチプレクサを通りター
ミナルリンク６ａに入るようにマルチプレクサを選択
し、そして排他的論理和ゲート４２−４５とラッチ５０
−５３は前述のように検査合計ニブルを累積する。マイ
クロコンピュータ回路は現在送信中のパケット内の最後
のデータバイトに達するとき、終止制御ニブルを送りそ
して終止符が送信中であることを示す信号ＴＸ ＴＥＲ
Ｍをライン２２にセットし、かくしてシフトレジスタ３
６に検査合計ニブルをラッチする。ライン２２の信号Ｔ
Ｘ ＴＥＲＭがハイとなって終止符が送信中であること
を示すとき、ライン５７の遅延回路３５のＲＥＳＥＴ
ＬＡＴＣＨ出力がハイとなり、ラッチ５０−５３をリセ
ットさせる。遅延回路３５はライン２２のハイとなるＴ
Ｘ ＴＥＲＭとそれに続くライン５７のＲＥＳＥＴ Ｌ
ＡＴＣＨとの間に遅れを導入する。この遅れはラッチ５
０−５３がリセットされる前にライン５６−６２の検査
合計値ＣＨ０−３をシフトレジスタ３６にシフトしうる
ようにする。続いて、ライン２２の信号ＴＸＴＥＲＭは
再びローとなって終止トークンの送信が終了したことを
示すとき、遅延回路５７の出力に接続するライン５７の
信号ＲＥＳＥＴ ＬＡＴＣＨがローとなり、ラッチ５０
−５３が新しい検査合計の累積をスタートしうるように
する。このように、これらラッチは常にパケットのエン
ドでリセットされそして新しいパケットの送信がスター
トするまでその状態とされる。
【００４０】次にマイクロコンピュータ１２はマルチプ
レクサ３８を制御するライン２４のＴＸ ＩＮＨＩＢ信
号を、ライン４６のシフトレジスタ３６の直列出力がタ
ーミナルリンク６ａに通されるように変更する。マルチ
プレクサは、検査合計ニブルの４個のビットがメッセー
ジリンク６ａに出されるように４サイクルの送信ビット
クロックＴＸ ＣＬＯＣＫ中この状態に保持される。こ
れが生じている間にマイクロコンピュータ回路はライン
１８の送信されるべきデータＴＸ ＤＡＴＡを禁止す
る。４サイクルの送信ビットクロックが完了した後に、
ライン２４のマルチプレクサ３８を制御する信号がその
元の状態にもどりそしてマルチプレクサは再びライン１
８の送信されるべきデータＴＸ ＤＡＴＡをメッセージ
リンク６ａに通す。マイクロコンピュータはこのとき次
のデータパケットの第１見出しバイトの送信をスタート
する。このように、マイクロコンピュータ回路１２と水
平パリティ発生器１４は図２のフォーマットに従って検
査合計を含むデータパケットを発生する。
レクサ３８を制御するライン２４のＴＸ ＩＮＨＩＢ信
号を、ライン４６のシフトレジスタ３６の直列出力がタ
ーミナルリンク６ａに通されるように変更する。マルチ
プレクサは、検査合計ニブルの４個のビットがメッセー
ジリンク６ａに出されるように４サイクルの送信ビット
クロックＴＸ ＣＬＯＣＫ中この状態に保持される。こ
れが生じている間にマイクロコンピュータ回路はライン
１８の送信されるべきデータＴＸ ＤＡＴＡを禁止す
る。４サイクルの送信ビットクロックが完了した後に、
ライン２４のマルチプレクサ３８を制御する信号がその
元の状態にもどりそしてマルチプレクサは再びライン１
８の送信されるべきデータＴＸ ＤＡＴＡをメッセージ
リンク６ａに通す。マイクロコンピュータはこのとき次
のデータパケットの第１見出しバイトの送信をスタート
する。このように、マイクロコンピュータ回路１２と水
平パリティ発生器１４は図２のフォーマットに従って検
査合計を含むデータパケットを発生する。
【００４１】水平パリティ検出器１６の動作を図７，８
について詳述する。図７，８はマイクロコンピュータ１
２と、シフトレジスタ６４、排他的論理和ゲート７４−
７７、ラッチ６８，７０−７３、デバイダ７８および比
較器６６を含む水平パリティ検出器１６を示す。
について詳述する。図７，８はマイクロコンピュータ１
２と、シフトレジスタ６４、排他的論理和ゲート７４−
７７、ラッチ６８，７０−７３、デバイダ７８および比
較器６６を含む水平パリティ検出器１６を示す。
【００４２】ライン２８の受信ビットクロックＲＸ Ｃ
ＬＯＣＫはデバイダ９８に与えられてライン８０に受信
バイトクロックＲＸ ＢＹＴＥ ＣＬＯＣＫを発生す
る。受信ビットクロックＲＸ ＣＬＯＣＫと受信バイト
クロックＲＸ ＢＹＴＥ ＣＬＯＣＫはターミナルリン
ク６ｂ上の検査合計を含む受信パケットＲＸ ＣＨＥＣ
Ｋ ＤＡＴＡと共にシフトレジスタ６４の入力に与えら
れる。受信ビットクロックＲＸ ＣＬＯＣＫは受信直列
パケットＲＸ ＣＨＥＣＫ ＤＡＴＡを直列にシフトレ
ジスタ６４に入れ、そして受信バイトクロックＲＸ Ｂ
ＹＴＥ ＣＬＯＣＫは受信パケットＲＸ ＣＨＥＣＫ
ＤＡＴＡを一時に１バイトづつ並列にシフトレジスタ６
４から出す。排他的論理和ゲート７４−７７、ラッチ７
０−７３および比較器６６は後述するようにして水平パ
リティ検査を行う。
ＬＯＣＫはデバイダ９８に与えられてライン８０に受信
バイトクロックＲＸ ＢＹＴＥ ＣＬＯＣＫを発生す
る。受信ビットクロックＲＸ ＣＬＯＣＫと受信バイト
クロックＲＸ ＢＹＴＥ ＣＬＯＣＫはターミナルリン
ク６ｂ上の検査合計を含む受信パケットＲＸ ＣＨＥＣ
Ｋ ＤＡＴＡと共にシフトレジスタ６４の入力に与えら
れる。受信ビットクロックＲＸ ＣＬＯＣＫは受信直列
パケットＲＸ ＣＨＥＣＫ ＤＡＴＡを直列にシフトレ
ジスタ６４に入れ、そして受信バイトクロックＲＸ Ｂ
ＹＴＥ ＣＬＯＣＫは受信パケットＲＸ ＣＨＥＣＫ
ＤＡＴＡを一時に１バイトづつ並列にシフトレジスタ６
４から出す。排他的論理和ゲート７４−７７、ラッチ７
０−７３および比較器６６は後述するようにして水平パ
リティ検査を行う。
【００４３】排他的論理和ゲート７４−７７とラッチ７
０−７３はそれらの出力８２−８８においてそれらの入
力に入ったビットの走行和をつくるように組合わされて
おり、新しい和は受信バイトクロックＲＸ ＢＹＴＥ
ＣＬＯＣＫサイクル毎に計算される。ライン２６の終止
バイトＲＸ ＴＥＲＭの受信を示す信号はラッチ６８を
ラッチさせるために用いられる。従って、終止バイトが
受信されれば、ライン９０の比較器６６の出力はライン
３２へラッチされて水平パリティエラーを示すＲＸ Ｅ
ＲＲＯＲとなる。比較器６６の入力はラッチ７０−７３
の出力およびシフトレジスタ６４からの最下位ニブル出
力である。終止符の受信によりラッチにラッチされる最
後の値はこの実施例ではシフトレジスタ６４の出力ライ
ンＲＤ４−７の検査合計ニブルと、シフトレジスタ６４
の出力ラインＲＤ０−３の終止符ニブルである。前述し
たように、伝送中にエラーが生ぜず検査合計がデータの
累積和に加算されていれば、ラッチ７０−７３の夫々の
出力は０である。しかしながらこの実施例ではラッチ７
０−７３の出力は見出しおよびデータニブルと検査合計
ニブルと制御ニブルの和である。従って、エラーが生じ
ないならばこれらラッチの夫々の出力は制御ニブルの値
となる。従って、ライン８２，８４，８６，８８上のこ
れらラッチの出力は比較器６６へ１個の入力ニブルとし
て送られ、そしてシフトレジスタ６４からの制御ニブル
ＲＤ０−３は比較器６６に第２の入力ニブルとして送ら
れる。ラッチ６８によりラッチされる比較器の出力は０
となり、パリティエラーが生じていなければニブル整合
を示す。
０−７３はそれらの出力８２−８８においてそれらの入
力に入ったビットの走行和をつくるように組合わされて
おり、新しい和は受信バイトクロックＲＸ ＢＹＴＥ
ＣＬＯＣＫサイクル毎に計算される。ライン２６の終止
バイトＲＸ ＴＥＲＭの受信を示す信号はラッチ６８を
ラッチさせるために用いられる。従って、終止バイトが
受信されれば、ライン９０の比較器６６の出力はライン
３２へラッチされて水平パリティエラーを示すＲＸ Ｅ
ＲＲＯＲとなる。比較器６６の入力はラッチ７０−７３
の出力およびシフトレジスタ６４からの最下位ニブル出
力である。終止符の受信によりラッチにラッチされる最
後の値はこの実施例ではシフトレジスタ６４の出力ライ
ンＲＤ４−７の検査合計ニブルと、シフトレジスタ６４
の出力ラインＲＤ０−３の終止符ニブルである。前述し
たように、伝送中にエラーが生ぜず検査合計がデータの
累積和に加算されていれば、ラッチ７０−７３の夫々の
出力は０である。しかしながらこの実施例ではラッチ７
０−７３の出力は見出しおよびデータニブルと検査合計
ニブルと制御ニブルの和である。従って、エラーが生じ
ないならばこれらラッチの夫々の出力は制御ニブルの値
となる。従って、ライン８２，８４，８６，８８上のこ
れらラッチの出力は比較器６６へ１個の入力ニブルとし
て送られ、そしてシフトレジスタ６４からの制御ニブル
ＲＤ０−３は比較器６６に第２の入力ニブルとして送ら
れる。ラッチ６８によりラッチされる比較器の出力は０
となり、パリティエラーが生じていなければニブル整合
を示す。
【００４４】排他的論理和ゲート７４−７７とラッチ７
０−７３が水平パリティチェックを行っている間に、検
査合計ニブルを含む受信パケットはこの実施例ではマイ
クロコンピュータ回路１２に直接入力される。
０−７３が水平パリティチェックを行っている間に、検
査合計ニブルを含む受信パケットはこの実施例ではマイ
クロコンピュータ回路１２に直接入力される。
【００４５】ソースおよび宛先ノード８の上記の説明に
おいては検査合計ビットを用いての水平パリティの発生
と検出が行われている。前述したように各経路指定スイ
ッチ２は見出し部を付加、削除または変換することが出
来そして検査合計を維持することが出来る。パケットか
ら見出し部を削除しそして検査合計ニブルの値を調整す
るための回路を、図１の経路指定スイッチの内の１個の
概略を示す図９により説明する。
おいては検査合計ビットを用いての水平パリティの発生
と検出が行われている。前述したように各経路指定スイ
ッチ２は見出し部を付加、削除または変換することが出
来そして検査合計を維持することが出来る。パケットか
ら見出し部を削除しそして検査合計ニブルの値を調整す
るための回路を、図１の経路指定スイッチの内の１個の
概略を示す図９により説明する。
【００４６】図９は経路指定スイッチ制御回路９０と検
査合計調整回路９４を含む経路指定スイッチ２を示す。
図１について本発明のこの実施例における各経路指定ス
イッチは４個の他の経路指定スイッチまたはソースおよ
び宛先ノードに接続しうることを述べた。各経路指定ス
イッチ２は、ターミナルリンク４を介してソースおよび
宛先ノード８に接続するための出力に検査合計調整回路
を有する。各経路指定スイッチのメッセージリンク６は
他の経路指定スイッチ２のメッセージリンク６に直接に
接続する。
査合計調整回路９４を含む経路指定スイッチ２を示す。
図１について本発明のこの実施例における各経路指定ス
イッチは４個の他の経路指定スイッチまたはソースおよ
び宛先ノードに接続しうることを述べた。各経路指定ス
イッチ２は、ターミナルリンク４を介してソースおよび
宛先ノード８に接続するための出力に検査合計調整回路
を有する。各経路指定スイッチのメッセージリンク６は
他の経路指定スイッチ２のメッセージリンク６に直接に
接続する。
【００４７】経路指定スイッチ制御回路９０は当業者に
は明らかであるようにそのスイッチの経路指定機能を行
い、そしてまた検査合計調整回路９４を制御する。制御
回路９０は出力メッセージリンク４ａに直接に送信され
るべきパケットＴＸ ＣＨＥＣＫ ＤＡＴＡを出力す
る。またこの制御回路９０はライン９８に調整ビットク
ロックＡＤＪ ＢＩＴ ＣＬＯＣＫを、ライン１１０に
見出し部が除去されたことを示す信号ＳＵＢ ＨＥＡＤ
を、ライン１０２に検査合計ニブルが受信されたことを
示す信号ＡＤＪ ＣＳＵＭを、そして検査合計調整回路
９４に接続するライン１０４に調整回路禁止信号ＡＤＪ
ＩＮＨＩＢを出力する。この検査合計調整回路は経路
指定スイッチ制御回路９０に接続するライン１１４に受
信パケットＲＸ ＤＡＴＡを出力する。またこの調整回
路９４はメッセージリンク４ｂの検査合計を含むパケッ
トＲＸ ＣＨＥＣＫ ＤＡＴＡを入力する。
は明らかであるようにそのスイッチの経路指定機能を行
い、そしてまた検査合計調整回路９４を制御する。制御
回路９０は出力メッセージリンク４ａに直接に送信され
るべきパケットＴＸ ＣＨＥＣＫ ＤＡＴＡを出力す
る。またこの制御回路９０はライン９８に調整ビットク
ロックＡＤＪ ＢＩＴ ＣＬＯＣＫを、ライン１１０に
見出し部が除去されたことを示す信号ＳＵＢ ＨＥＡＤ
を、ライン１０２に検査合計ニブルが受信されたことを
示す信号ＡＤＪ ＣＳＵＭを、そして検査合計調整回路
９４に接続するライン１０４に調整回路禁止信号ＡＤＪ
ＩＮＨＩＢを出力する。この検査合計調整回路は経路
指定スイッチ制御回路９０に接続するライン１１４に受
信パケットＲＸ ＤＡＴＡを出力する。またこの調整回
路９４はメッセージリンク４ｂの検査合計を含むパケッ
トＲＸ ＣＨＥＣＫ ＤＡＴＡを入力する。
【００４８】検査合計調整回路９４は、パケットが経路
指定スイッチ２に入るとき制御回路９０によりパケット
から削除された見出し部のビットを考慮した変更検査合
計を与える。検査合計調整回路９４の動作を図１０によ
り説明する。
指定スイッチ２に入るとき制御回路９０によりパケット
から削除された見出し部のビットを考慮した変更検査合
計を与える。検査合計調整回路９４の動作を図１０によ
り説明する。
【００４９】図１０は、経路指定スイッチ２が見出しバ
イトの削除を行う回路を示す。検査合計調整回路９４は
削除された見出しバイトを考慮するために検査合計ニブ
ルを調整する。図１０の検査合計調整回路はシフトレジ
スタ１１６，１１８，１２０、バッファ１３６、マルチ
プレクサ１２２および遅延回路１３２を含む。この回路
は更に一群の排他的論理和ゲート１２４，１２６，１２
８，１３０を含む。
イトの削除を行う回路を示す。検査合計調整回路９４は
削除された見出しバイトを考慮するために検査合計ニブ
ルを調整する。図１０の検査合計調整回路はシフトレジ
スタ１１６，１１８，１２０、バッファ１３６、マルチ
プレクサ１２２および遅延回路１３２を含む。この回路
は更に一群の排他的論理和ゲート１２４，１２６，１２
８，１３０を含む。
【００５０】パケットの受信中、調整回路禁止信号ＡＤ
Ｊ ＩＮＨＩＢは通常、マルチプレクサ１２２が４ビッ
トバッファ１３６を通して遅延されたメッセージリンク
４ｂ上のパケットＲＸ ＣＨＥＣＫ ＤＡＴＡを、ライ
ン１３８を介して経路指定スイッチ制御回路９０に送る
べくライン１１４に通すように保持される。調整回路送
信ビットクロックＡＤＪ ＢＩＴ ＣＬＯＣＫはシフト
レジスタ１１６，１２０の入力とシフトレジスタ１１８
の出力をクロックする。送信中のパケットの第１バイト
はそのパケットから経路指定スイッチ制御回路９０によ
り削除される見出しバイトである。従って、この見出し
バイトの最後のビットがシフトレジスタ１１６に入れら
れると、制御回路９０は、削除されるべき見出しバイト
が受信されたことを示す信号ＳＵＢ ＨＥＡＤをライン
１１０に送り、そして冗長見出しバイトＲＨ０−７を表
わすビットがシフトレジスタ１１６の出力に並列に生
じ、そこでそれらは排他的論理和ゲート１２４，１２
６，１２８，１３０へ入力として送られる。見出しバイ
トＲＨ０−３の最下位ニブルと見出しバイトＲＨ４−７
の最上位ニブルは夫々のゲート１２４，１２６，１２
８，１３０に入力として送られる。従って、ゲート１２
４はビットＲＨ０，ＲＨ４を入力として受け、ゲート１
２６はビットＲＨ１，ＲＨ５を入力として受け、ゲート
１２８はビットＲＨ２，ＲＨ６を入力として受け、そし
てゲート１３０はビットＲＨ３，ＲＨ７を入力として受
ける。受信中のデータパケットの終りで経路指定スイッ
チ制御回路９０は、検査合計ニブルの最終ビットがシフ
トレジスタ１２０に入れられた後に検査合計を受信した
ことを示す信号ＡＤＪ ＣＳＵＭをライン１０２に送
る。検査合計ニブルビットＣ０−３はシフトレジスタ１
２０の出力に並列に生じ、そこから冗長見出しバイトの
２個のニブルと共に夫々のゲート１２４，１２６，１２
８，３０に入力として加えられる。新しい検査合計値を
表わすゲート１２４，１２６，１２８，１３０の出力は
ライン１０２上の検査合計を受信したことを示す信号Ａ
ＤＪ ＣＳＵＭにより、それが遅延回路１３２を通った
後にシフトレジスタ１１８に入れられる。このとき、受
信された古い検査合計ビットは４ビットバッファ１３６
に記憶される。遅延回路１３２はゲート１２４，１２
６，１２８，１３０としてこの新しい検査合計結果を伝
播しうるようにする。この新しい検査合計がシフトレジ
スタ１１８に書込まれそしてその検査合計のパケットの
部分としての伝送の用意が出来たとき、ライン１０４上
の禁止信号ＡＤＪ ＩＮＨＩＢがマルチプレクサを、ラ
イン１３４上の新しい検査合計値がライン１１４に入る
パケットの検査合計スロットに生じるように変更させ
る。新しい検査合計の４ビットがシフトレジスタ１１８
から受信データＲＸ ＤＡＴＡライン１１４に送られる
間に、バッファ１３６内の古い検査合計の４ビットが次
の受信パケットの見出し部の第１の４ビットにより重ね
書きされる。
Ｊ ＩＮＨＩＢは通常、マルチプレクサ１２２が４ビッ
トバッファ１３６を通して遅延されたメッセージリンク
４ｂ上のパケットＲＸ ＣＨＥＣＫ ＤＡＴＡを、ライ
ン１３８を介して経路指定スイッチ制御回路９０に送る
べくライン１１４に通すように保持される。調整回路送
信ビットクロックＡＤＪ ＢＩＴ ＣＬＯＣＫはシフト
レジスタ１１６，１２０の入力とシフトレジスタ１１８
の出力をクロックする。送信中のパケットの第１バイト
はそのパケットから経路指定スイッチ制御回路９０によ
り削除される見出しバイトである。従って、この見出し
バイトの最後のビットがシフトレジスタ１１６に入れら
れると、制御回路９０は、削除されるべき見出しバイト
が受信されたことを示す信号ＳＵＢ ＨＥＡＤをライン
１１０に送り、そして冗長見出しバイトＲＨ０−７を表
わすビットがシフトレジスタ１１６の出力に並列に生
じ、そこでそれらは排他的論理和ゲート１２４，１２
６，１２８，１３０へ入力として送られる。見出しバイ
トＲＨ０−３の最下位ニブルと見出しバイトＲＨ４−７
の最上位ニブルは夫々のゲート１２４，１２６，１２
８，１３０に入力として送られる。従って、ゲート１２
４はビットＲＨ０，ＲＨ４を入力として受け、ゲート１
２６はビットＲＨ１，ＲＨ５を入力として受け、ゲート
１２８はビットＲＨ２，ＲＨ６を入力として受け、そし
てゲート１３０はビットＲＨ３，ＲＨ７を入力として受
ける。受信中のデータパケットの終りで経路指定スイッ
チ制御回路９０は、検査合計ニブルの最終ビットがシフ
トレジスタ１２０に入れられた後に検査合計を受信した
ことを示す信号ＡＤＪ ＣＳＵＭをライン１０２に送
る。検査合計ニブルビットＣ０−３はシフトレジスタ１
２０の出力に並列に生じ、そこから冗長見出しバイトの
２個のニブルと共に夫々のゲート１２４，１２６，１２
８，３０に入力として加えられる。新しい検査合計値を
表わすゲート１２４，１２６，１２８，１３０の出力は
ライン１０２上の検査合計を受信したことを示す信号Ａ
ＤＪ ＣＳＵＭにより、それが遅延回路１３２を通った
後にシフトレジスタ１１８に入れられる。このとき、受
信された古い検査合計ビットは４ビットバッファ１３６
に記憶される。遅延回路１３２はゲート１２４，１２
６，１２８，１３０としてこの新しい検査合計結果を伝
播しうるようにする。この新しい検査合計がシフトレジ
スタ１１８に書込まれそしてその検査合計のパケットの
部分としての伝送の用意が出来たとき、ライン１０４上
の禁止信号ＡＤＪ ＩＮＨＩＢがマルチプレクサを、ラ
イン１３４上の新しい検査合計値がライン１１４に入る
パケットの検査合計スロットに生じるように変更させ
る。新しい検査合計の４ビットがシフトレジスタ１１８
から受信データＲＸ ＤＡＴＡライン１１４に送られる
間に、バッファ１３６内の古い検査合計の４ビットが次
の受信パケットの見出し部の第１の４ビットにより重ね
書きされる。
【００５１】一実施例においては、一つの経路指定スイ
ッチに入るパケットは図７，８について述べたように水
平パリティチェックを受ける。これは、そのパケット内
のデータが経路指定スイッチネットワークを通る間に破
壊されていれば、その破壊は、水平パリティ検査合計ニ
ブルに組込まれてそのパケットがエラーを含まないもの
として誤って解釈されるのではなく、検査合計の調整前
に水平パリティチェックにより検出されることを意味す
る。
ッチに入るパケットは図７，８について述べたように水
平パリティチェックを受ける。これは、そのパケット内
のデータが経路指定スイッチネットワークを通る間に破
壊されていれば、その破壊は、水平パリティ検査合計ニ
ブルに組込まれてそのパケットがエラーを含まないもの
として誤って解釈されるのではなく、検査合計の調整前
に水平パリティチェックにより検出されることを意味す
る。
【００５２】本発明は特定の実施例について、すなわち
見出しバイトが伝送中パケットから除去されるようにな
った例について説明した。しかしながら、図９，１０の
回路が他の実施例に適用しうることは明らかである。例
えば図１０の回路は、見出しバイトがパケットから削除
されるのではなくそのパケットに加えられるときに検査
合計を調整しうるように構成することが出来る。また、
図１０の回路は見出し部が変換されるとき（すなわち、
見出し部の削除に続く見出し部の付加）に検査合計の調
整を行いうるように構成してもよい。また、そのような
付加、削除または変換回路はパケットがそのソースから
その宛先へと移るとき通るネットワークの任意の段階に
おいて設けることが出来る。この実施例では見出し部は
パケットが経路指定ネットワークを出るときソースおよ
び宛先ノードに接続する経路指定スイッチにより削除さ
れる。それ故ソースおよび宛先ノードに接続する経路指
定スイッチの側が見出し部の削除用の検査合計調整手段
を有する。
見出しバイトが伝送中パケットから除去されるようにな
った例について説明した。しかしながら、図９，１０の
回路が他の実施例に適用しうることは明らかである。例
えば図１０の回路は、見出しバイトがパケットから削除
されるのではなくそのパケットに加えられるときに検査
合計を調整しうるように構成することが出来る。また、
図１０の回路は見出し部が変換されるとき（すなわち、
見出し部の削除に続く見出し部の付加）に検査合計の調
整を行いうるように構成してもよい。また、そのような
付加、削除または変換回路はパケットがそのソースから
その宛先へと移るとき通るネットワークの任意の段階に
おいて設けることが出来る。この実施例では見出し部は
パケットが経路指定ネットワークを出るときソースおよ
び宛先ノードに接続する経路指定スイッチにより削除さ
れる。それ故ソースおよび宛先ノードに接続する経路指
定スイッチの側が見出し部の削除用の検査合計調整手段
を有する。
【００５３】ここでは見出しバイトを参照したが、夫々
の変更可能な見出し部分は例えば２バイトのように異っ
た長さのものとしうる。本発明の原理はそのままであ
る。
の変更可能な見出し部分は例えば２バイトのように異っ
た長さのものとしうる。本発明の原理はそのままであ
る。
【図１】経路指定ネットワークの一例を示す図である。
【図２】経路指定用の第１の見出し部構成を有するパケ
ットを示す図である。
ットを示す図である。
【図３】経路指定用の他の異った見出し部構成を有する
パケットを示す図である。
パケットを示す図である。
【図４】ソースおよび宛先ノードのブロック図である。
【図５】水平パリティ発生器の回路図である。
【図６】水平パリティ発生器の回路図である。
【図７】水平パリティ検出器の回路図である。
【図８】水平パリティ検出器の回路図である。
【図９】経路指定スイッチのブロック図である。
【図１０】見出し部を削除する検査合計調整回路の回路
図である。
図である。
２ 経路指定スイッチ ４，６ 双方向性メッセージリンク ８ ソースおよび宛先ノード １０ ネットワーク １２ マイクロコンピュータ回路 １４ 水平パリティ発生器 １６ 水平パリティ検出器 ３４，３６ シフトレジスタ ４２−４５ 排他的論理和ゲート ５０−５３ ラッチ ４０ デバイダ ３５ 遅延回路 ３８ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー、ポール、ヒューム、ウ ォーカー イギリス国エイボン、ポーティスヘッ ド、ドレークス、ウェイ、35 (72)発明者 ピーター、ウイリアム、トンプソン イギリス国ブリストル、ホーフィール ド、ウェセックス、アベニュ、47 (56)参考文献 特開 平５−54698（ＪＰ，Ａ) 特開 平１−149631（ＪＰ，Ａ) 特開 平２−126743（ＪＰ，Ａ)
Claims (16)
- 【請求項１】情報部分を構成する複数の情報ビット群と
一群のチェックビットとを含むメッセージパケットであ
って、前記情報ビット群とチェックビット群はすべて同
一数のビットを含み、各チェックビットは同一桁を有す
るすべての情報ビット群内のビットの論理和をとること
により発生されるメッセージパケットを変更するための
方法において、 前記情報部分内の少なくとも１つの情報ビット群を変更
する段階と、 前記変更されないメッセージパケット内のチェックビッ
ト群および前記情報部分内で変更された少なくとも１つ
の情報ビット群のみを使用して論理和を取ることにより
前記チェックビットを変更する段階と、 を備えていることを特徴とする方法。 - 【請求項２】前記情報ビット群を変更する段階は一群の
ビット内の或る桁位置にある少くとも１個の情報ビット
が反転する段階を含み、前記チェックビットを変更する
段階は前記チェックビット群内の同一桁位置にあるビッ
トを反転する段階を含むことを特徴とする請求項１記載
の方法。 - 【請求項３】前記情報ビット群を変更する段階は一群の
ビットを付加または削除する段階を含み、前記チェック
ビットを変更する段階は前記付加または削除された群内
の各ビットと前記チェックビット群内の対応する桁位置
にあるビットとの排他的論理和をとる段階を含むことを
特徴とする請求項１記載の方法。 - 【請求項４】前記メッセージパケットは前記情報部分を
前記チェックビット群の前に直列に伝送するように構成
されたことを特徴とする請求項１、２または３のいずれ
かに記載の方法。 - 【請求項５】前記メッセージパケットは前記情報部分に
続く終止部分を含み、この終止部分はパケットエンドを
限定する制御情報と前記チェックビット群を含むことを
特徴とする請求項４記載の方法。 - 【請求項６】前記メッセージパケットの情報部分は少く
とも一群のアドレスビットを含む見出し部分を有してい
ることを特徴とする請求項１乃至５のいずれかに記載の
方法。 - 【請求項７】前記見出し部分は第１および第２見出し部
を与える複数群のアドレスビットを含み、前記情報ビッ
ト群を変更する段階は上記見出し部分の１個を除去する
段階を含むことを特徴とする請求項６記載の方法。 - 【請求項８】前記情報ビット群を変更する段階は前記パ
ケットに少くとも１群のアドレスビットを加える段階を
含んでいることを特徴とする請求項１乃至７のいずれか
に記載の方法。 - 【請求項９】各ビット群は４ビットであることを特徴と
する請求項１乃至８のいずれかに記載の方法。 - 【請求項１０】付加された場合、各見出し部分は１バイ
トであることを特徴とする請求項７、８または９のいず
れかに記載の方法。 - 【請求項１１】ソースノードと宛先ノード間で複数の経
路指定ノードを有するネットワークを介しメッセージパ
ケットを伝送する方法であって、請求項１乃至１０のい
ずれかに記載のメッセージパケットを変更する方法が少
くとも前記ネットワーク内の１個のノードで行われるこ
とを特徴とする方法。 - 【請求項１２】情報部分を構成する複数の情報ビット群
と一群のチェックビットを含むメッセージパケットであ
って情報ビット群とチェックビット群は同一数のビット
を含み、各チェックビットは同一桁を有するすべての情
報ビット群のビットの論理和をとることにより発生され
るメッセージパケットを変更するための回路において、
前記メッセージパケットを受ける入力回路と、 前記メッセージパケットの情報部分内の少なくとも１つ
のビット群を変更する手段と、 前記メッセージパケット内の受信されたチェックビット
と前記情報部分内で変更された少なくとも１つの情報ビ
ット群のみ使用して論理和を取ることによって前記チェ
ックビットを変更するように動作可能なチェックビット
発生器と、 を備えていることを特徴とする回路。 - 【請求項１３】前記チェックビット発生器は前記チェッ
クビットと夫々の群内で同一の桁位置を有する変更され
た情報ビットとの排他的論理和をとるための論理回路を
含むことを特徴とする請求項１２記載の回路。 - 【請求項１４】請求項１２または１３の回路を含む、メ
ッセージパケットを受信し方向を指定するための経路指
定スイッチ。 - 【請求項１５】前記メッセージパケットの経路を指定す
る前に前記情報部分から一群のビットを削除するための
見出し部削除回路を含むことを特徴とする請求項１４記
載のスイッチ。 - 【請求項１６】前記メッセージパケットの方向指定前に
前記情報部分に一群のアドレスビットを加えるための見
出し部付加回路を含むことを特徴とする請求項１４また
は１５記載のスイッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9312135.8 | 1993-06-11 | ||
| GB939312135A GB9312135D0 (en) | 1993-06-11 | 1993-06-11 | Generation of checking data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177132A JPH07177132A (ja) | 1995-07-14 |
| JP2954486B2 true JP2954486B2 (ja) | 1999-09-27 |
Family
ID=10737054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15413694A Expired - Lifetime JP2954486B2 (ja) | 1993-06-11 | 1994-06-13 | チェックデータ発生方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5553067A (ja) |
| EP (1) | EP0629060B1 (ja) |
| JP (1) | JP2954486B2 (ja) |
| DE (1) | DE69430085D1 (ja) |
| GB (1) | GB9312135D0 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2357935B (en) * | 1996-08-21 | 2001-08-22 | 4Links Ltd | Improved data checking |
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| US6094435A (en) * | 1997-06-30 | 2000-07-25 | Sun Microsystems, Inc. | System and method for a quality of service in a multi-layer network element |
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| US6115378A (en) * | 1997-06-30 | 2000-09-05 | Sun Microsystems, Inc. | Multi-layer distributed network element |
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- 1994-06-08 DE DE69430085T patent/DE69430085D1/de not_active Expired - Lifetime
- 1994-06-08 EP EP94304134A patent/EP0629060B1/en not_active Expired - Lifetime
- 1994-06-13 JP JP15413694A patent/JP2954486B2/ja not_active Expired - Lifetime
- 1994-10-07 US US08/319,951 patent/US5553067A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69430085D1 (de) | 2002-04-18 |
| EP0629060B1 (en) | 2002-03-13 |
| US5553067A (en) | 1996-09-03 |
| EP0629060A1 (en) | 1994-12-14 |
| GB9312135D0 (en) | 1993-07-28 |
| JPH07177132A (ja) | 1995-07-14 |
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