JP2954441B2 - Ｄｃ／ｄｃコンバータ - Google Patents
Ｄｃ／ｄｃコンバータInfo
- Publication number
- JP2954441B2 JP2954441B2 JP4808893A JP4808893A JP2954441B2 JP 2954441 B2 JP2954441 B2 JP 2954441B2 JP 4808893 A JP4808893 A JP 4808893A JP 4808893 A JP4808893 A JP 4808893A JP 2954441 B2 JP2954441 B2 JP 2954441B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output terminal
- current
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dc-Dc Converters (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、トランスを介在させて
複数の出力端子を備え、その出力端子の電圧に基づいて
直流電源電圧をチョッピング制御しトランスによって変
換して、これら各出力端子から複数の負荷に電流を供給
するようにしているＤＣ／ＤＣコンバータに関するもの
である。
複数の出力端子を備え、その出力端子の電圧に基づいて
直流電源電圧をチョッピング制御しトランスによって変
換して、これら各出力端子から複数の負荷に電流を供給
するようにしているＤＣ／ＤＣコンバータに関するもの
である。
【０００２】
【従来の技術】この種のＤＣ／ＤＣコンバータとして図
２に示す回路がある。
２に示す回路がある。
【０００３】同図において、Ｔｒはトランスで、その一
次巻線ｎ１が、Ｐチャネルの電界効果トランジスタ（以
下、ＦＥＴと称する）Ｑ１を介して直流電源ＶINに接続
されている。該トランスＴｒは、二次巻線ｎ２が、一次
巻線ｎ１と互いに直列に接続されて互いに電圧を加算す
る巻き方向をなし、且つその接続点が０電位点Ｇに接続
（接地）されていて、一次巻線ｎ１の電圧を変換する。
そして二次巻線ｎ２の出力端が第１のダイオードＤ１を
介して第１の出力端子ＶO+に接続され、一次巻線ｎ１の
入力端が第２のダイオードＤ２を介して第２の出力端子
ＶO-に接続されている。第１のダイオードＤ１は、二次
巻線ｎ２の正電圧を第１の出力端子ＶO+に供給すべく接
続され、第２のダイオードＤ２は、一次巻線ｎ１を介し
て負電圧を第２の出力端子ＶO-に供給すべく０電位点Ｇ
に対して第１のダイオードＤ１と互いに逆方向に接続さ
れている。Ｌ１，Ｌ２は各出力端子ＶO+，ＶO-に接続さ
れた負荷である。Ｒ１，Ｒ２は第１の分圧抵抗で、第１
の出力端子ＶO+の電圧（これを出力電圧ＶO+で表し、本
実施例においては例えば＋８Ｖ）を各抵抗Ｒ１，Ｒ２に
よって分圧して分電圧ＶD1を取り出す。Ｃ１，Ｃ２は平
滑用のコンデンサである。ＯＰは誤差増幅器で、比較基
準電圧Ｖref と分電圧ＶD1との差に基づく誤差信号を出
力する。ＣＯＮＴはＰＷＭ（パルス幅変調）制御回路
で、誤差増幅器ＯＰの出力信号をパルス幅変調して、そ
の変調信号によって、分電圧ＶD1が比較基準電圧Ｖref
と一致すべくＦＥＴＱ１をオン・オフ制御する。第２の
出力端子ＶO-の電圧（これを出力電圧ＶO-で表し、本実
施例においては例えば−８Ｖ）は、負荷Ｌ１の電流ＩO+
又は負荷Ｌ２の電流ＩO-によって増減する。上記のＦＥ
ＴＱ１とＰＷＭ制御回路ＣＯＮＴは直流電源電圧ＶINを
チョッピング制御するチョッピング回路をなす。Ｒ３，
Ｒ４は各負荷電流値が比較的に小さいときの出力電圧Ｖ
O-の変動を補償するための抵抗である。
次巻線ｎ１が、Ｐチャネルの電界効果トランジスタ（以
下、ＦＥＴと称する）Ｑ１を介して直流電源ＶINに接続
されている。該トランスＴｒは、二次巻線ｎ２が、一次
巻線ｎ１と互いに直列に接続されて互いに電圧を加算す
る巻き方向をなし、且つその接続点が０電位点Ｇに接続
（接地）されていて、一次巻線ｎ１の電圧を変換する。
そして二次巻線ｎ２の出力端が第１のダイオードＤ１を
介して第１の出力端子ＶO+に接続され、一次巻線ｎ１の
入力端が第２のダイオードＤ２を介して第２の出力端子
ＶO-に接続されている。第１のダイオードＤ１は、二次
巻線ｎ２の正電圧を第１の出力端子ＶO+に供給すべく接
続され、第２のダイオードＤ２は、一次巻線ｎ１を介し
て負電圧を第２の出力端子ＶO-に供給すべく０電位点Ｇ
に対して第１のダイオードＤ１と互いに逆方向に接続さ
れている。Ｌ１，Ｌ２は各出力端子ＶO+，ＶO-に接続さ
れた負荷である。Ｒ１，Ｒ２は第１の分圧抵抗で、第１
の出力端子ＶO+の電圧（これを出力電圧ＶO+で表し、本
実施例においては例えば＋８Ｖ）を各抵抗Ｒ１，Ｒ２に
よって分圧して分電圧ＶD1を取り出す。Ｃ１，Ｃ２は平
滑用のコンデンサである。ＯＰは誤差増幅器で、比較基
準電圧Ｖref と分電圧ＶD1との差に基づく誤差信号を出
力する。ＣＯＮＴはＰＷＭ（パルス幅変調）制御回路
で、誤差増幅器ＯＰの出力信号をパルス幅変調して、そ
の変調信号によって、分電圧ＶD1が比較基準電圧Ｖref
と一致すべくＦＥＴＱ１をオン・オフ制御する。第２の
出力端子ＶO-の電圧（これを出力電圧ＶO-で表し、本実
施例においては例えば−８Ｖ）は、負荷Ｌ１の電流ＩO+
又は負荷Ｌ２の電流ＩO-によって増減する。上記のＦＥ
ＴＱ１とＰＷＭ制御回路ＣＯＮＴは直流電源電圧ＶINを
チョッピング制御するチョッピング回路をなす。Ｒ３，
Ｒ４は各負荷電流値が比較的に小さいときの出力電圧Ｖ
O-の変動を補償するための抵抗である。
【０００４】図３は図２の回路における出力電圧特性図
で、特性（ＩO-，ＶO-）は負荷電流ＩO+を定格電流にし
て負荷電流ＩO-を変化させた場合の出力電圧ＶO-の特性
を表し、そして特性（ＩO+，ＶO-）は負荷電流ＩO-を定
格電流にして負荷電流ＩO+を変化させた場合の出力電圧
ＶO-の特性を表している。図示していないが出力電圧Ｖ
O+は常に一定に制御される。負荷電流ＩO+を増大させる
と二次巻線ｎ２のインピーダンス降下が増大し、これを
補償するために一次巻線ｎ１の端子間電圧が増大するの
で、特性（ＩO+，ＶO-）に示すように、出力電圧ＶO-が
低下する。また、負荷電流ＩO-を増大させると一次巻線
ｎ１の励磁電圧が低下し、一次巻線ｎ１の端子間電圧が
減少するので、特性（ＩO-，ＶO-）に示すように、出力
電圧ＶO-が上昇する（絶対値が小になる）。変化させる
側の負荷電流値ＩO+又はＩO-が比較的に小さいときは、
トランスＴｒの漏れインダクタンスの影響等により出力
電圧ＶO-の変動が大になるが、抵抗Ｒ３，Ｒ４によって
実用上支障がない程度にこれを補償している。
で、特性（ＩO-，ＶO-）は負荷電流ＩO+を定格電流にし
て負荷電流ＩO-を変化させた場合の出力電圧ＶO-の特性
を表し、そして特性（ＩO+，ＶO-）は負荷電流ＩO-を定
格電流にして負荷電流ＩO+を変化させた場合の出力電圧
ＶO-の特性を表している。図示していないが出力電圧Ｖ
O+は常に一定に制御される。負荷電流ＩO+を増大させる
と二次巻線ｎ２のインピーダンス降下が増大し、これを
補償するために一次巻線ｎ１の端子間電圧が増大するの
で、特性（ＩO+，ＶO-）に示すように、出力電圧ＶO-が
低下する。また、負荷電流ＩO-を増大させると一次巻線
ｎ１の励磁電圧が低下し、一次巻線ｎ１の端子間電圧が
減少するので、特性（ＩO-，ＶO-）に示すように、出力
電圧ＶO-が上昇する（絶対値が小になる）。変化させる
側の負荷電流値ＩO+又はＩO-が比較的に小さいときは、
トランスＴｒの漏れインダクタンスの影響等により出力
電圧ＶO-の変動が大になるが、抵抗Ｒ３，Ｒ４によって
実用上支障がない程度にこれを補償している。
【０００５】
【発明が解決しようとする課題】上記のＤＣ／ＤＣコン
バータにおいては、一方の出力電圧ＶO+のみを帰還して
各出力電圧ＶO+，ＶO-を制御しているので、各負荷電流
の変化に対する他方の出力電圧ＶO-の変動率が大きいと
いう問題点があった。
バータにおいては、一方の出力電圧ＶO+のみを帰還して
各出力電圧ＶO+，ＶO-を制御しているので、各負荷電流
の変化に対する他方の出力電圧ＶO-の変動率が大きいと
いう問題点があった。
【０００６】本発明の目的は、各負荷電流の変化に対し
て、各出力端子相互に大きい方の電圧変動率を低減させ
たＤＣ／ＤＣコンバータを提供することにある。
て、各出力端子相互に大きい方の電圧変動率を低減させ
たＤＣ／ＤＣコンバータを提供することにある。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、負荷に対する複数の出力端子のうちの一
出力端子の電圧に基づいて直流電源電圧をチョッピング
制御するチョッピング回路と、チョッピング回路から電
源供給される一次巻線と該一次巻線と互いに直列に接続
されて互いに電圧を加算する巻き方向をなし且つその接
続点が０電位点に接続され一次巻線の電圧を変換する二
次巻線とを有してなるトランスと、二次巻線の出力端と
負荷に対する一出力端子との間に接続された第１のダイ
オードと、一次巻線の入力端と負荷に対する他の出力端
子との間にあって前記０電位点に対して第１のダイオー
ドと互いに逆方向に接続されてなる第２のダイオード
と、前記一出力端子と０電位点との間に接続されこれら
相互の電圧を分圧してその分電圧をチョッピング回路に
帰還させる第１の分圧抵抗とを備えたＤＣ／ＤＣコンバ
ータにおいて、前記第１の分圧抵抗の相互の接続点と前
記一出力端子との間に接続されその制御端子の電位が前
記一出力端子の電位から他の出力端子の電位に向かうに
つれて電流が増大制御される電流制御素子と、前記電流
制御素子と直列に接続された電流制限抵抗と、前記一出
力端子と他の出力端子との間に接続されこれら相互の電
圧を分圧してその分電圧を前記電流制御素子の制御端子
に与える第２の分圧抵抗とを備えた。
成するために、負荷に対する複数の出力端子のうちの一
出力端子の電圧に基づいて直流電源電圧をチョッピング
制御するチョッピング回路と、チョッピング回路から電
源供給される一次巻線と該一次巻線と互いに直列に接続
されて互いに電圧を加算する巻き方向をなし且つその接
続点が０電位点に接続され一次巻線の電圧を変換する二
次巻線とを有してなるトランスと、二次巻線の出力端と
負荷に対する一出力端子との間に接続された第１のダイ
オードと、一次巻線の入力端と負荷に対する他の出力端
子との間にあって前記０電位点に対して第１のダイオー
ドと互いに逆方向に接続されてなる第２のダイオード
と、前記一出力端子と０電位点との間に接続されこれら
相互の電圧を分圧してその分電圧をチョッピング回路に
帰還させる第１の分圧抵抗とを備えたＤＣ／ＤＣコンバ
ータにおいて、前記第１の分圧抵抗の相互の接続点と前
記一出力端子との間に接続されその制御端子の電位が前
記一出力端子の電位から他の出力端子の電位に向かうに
つれて電流が増大制御される電流制御素子と、前記電流
制御素子と直列に接続された電流制限抵抗と、前記一出
力端子と他の出力端子との間に接続されこれら相互の電
圧を分圧してその分電圧を前記電流制御素子の制御端子
に与える第２の分圧抵抗とを備えた。
【０００８】
【作用】本発明によれば、第１の分圧抵抗による分電圧
がチョッピング回路に帰還されて定電圧に制御されてお
り、この状態で他の出力端子の負荷電流が増大してその
出力電圧が上昇傾向になろうとすると、第２の分圧抵抗
による分電圧が上昇して電流制御素子の制御端子の電位
が上昇し、電流制限抵抗を経由する電流は電流制御素子
によって減少すべく制御されて、一出力端子の電圧が上
昇する。よってトランスの二次電圧が上昇するので一次
電圧も上昇して他の出力端子の電圧が降下し、他の出力
端子の電圧の上昇傾向が補償される。また、一出力端子
の負荷電流が増大して他の出力端子の電圧が降下傾向に
なろうとすると、第２の分圧抵抗による分電圧が降下し
て一出力端子の電圧が降下する。よってトランスの二次
電圧が降下するので一次電圧も降下して他の出力端子の
電圧が上昇して他の出力端子の電圧の降下傾向が補償さ
れる。
がチョッピング回路に帰還されて定電圧に制御されてお
り、この状態で他の出力端子の負荷電流が増大してその
出力電圧が上昇傾向になろうとすると、第２の分圧抵抗
による分電圧が上昇して電流制御素子の制御端子の電位
が上昇し、電流制限抵抗を経由する電流は電流制御素子
によって減少すべく制御されて、一出力端子の電圧が上
昇する。よってトランスの二次電圧が上昇するので一次
電圧も上昇して他の出力端子の電圧が降下し、他の出力
端子の電圧の上昇傾向が補償される。また、一出力端子
の負荷電流が増大して他の出力端子の電圧が降下傾向に
なろうとすると、第２の分圧抵抗による分電圧が降下し
て一出力端子の電圧が降下する。よってトランスの二次
電圧が降下するので一次電圧も降下して他の出力端子の
電圧が上昇して他の出力端子の電圧の降下傾向が補償さ
れる。
【０００９】
【実施例】図１は本発明の一実施例を示すＤＣ／ＤＣコ
ンバータの回路図、図４はその出力電圧特性図である。
図１において、図２と同等の部分には同一の符号を付し
て示し、以下に異なる部分について説明する。
ンバータの回路図、図４はその出力電圧特性図である。
図１において、図２と同等の部分には同一の符号を付し
て示し、以下に異なる部分について説明する。
【００１０】Ｑ２は電流制御素子としてのＰＮＰトラン
ジスタ、Ｒ５は電流制限抵抗で、トランジスタＱ２は、
エミッタが電流制限抵抗Ｒ５を介して第１の出力端子Ｖ
O+に接続され、コレクタが第１の分圧抵抗Ｒ１，Ｒ２の
分圧点に接続されていて、トランジスタＱ２と電流制限
抵抗Ｒ５との直列回路が抵抗Ｒ１との並列回路を形成し
ている。Ｒ６，Ｒ７は第２の分圧抵抗で、一端側が第１
の出力端子ＶO+に接続され、他端側がツェナーダイオー
ドＺＤを介して第２の出力端子ＶO-に接続され、分圧点
がトランジスタＱ２のベースに接続されていている。ツ
ェナーダイオードＺＤはトランジスタＱ２のベース・エ
ミッタ電圧の温度補償をするためのものである。
ジスタ、Ｒ５は電流制限抵抗で、トランジスタＱ２は、
エミッタが電流制限抵抗Ｒ５を介して第１の出力端子Ｖ
O+に接続され、コレクタが第１の分圧抵抗Ｒ１，Ｒ２の
分圧点に接続されていて、トランジスタＱ２と電流制限
抵抗Ｒ５との直列回路が抵抗Ｒ１との並列回路を形成し
ている。Ｒ６，Ｒ７は第２の分圧抵抗で、一端側が第１
の出力端子ＶO+に接続され、他端側がツェナーダイオー
ドＺＤを介して第２の出力端子ＶO-に接続され、分圧点
がトランジスタＱ２のベースに接続されていている。ツ
ェナーダイオードＺＤはトランジスタＱ２のベース・エ
ミッタ電圧の温度補償をするためのものである。
【００１１】以上の図１の構成において、第１の分圧抵
抗Ｒ１，Ｒ２による分電圧ＶD1が比較基準電圧Ｖref と
一致すべくＦＥＴＱ１がオン・オフ制御されている。よ
って分電圧ＶD1は一定であり、抵抗Ｒ２を流れる電流ｉ
は一定である。図４において、（ＩO-，ＶO-）は負荷Ｌ
１の電流ＩO+を定格電流にして負荷Ｌ２の電流ＩO-を変
化させた場合の第２の出力端子ＶO-の出力電圧ＶO-の特
性を表し、（ＩO-，ＶO+）はこの場合の第１の出力端子
ＶO+の出力電圧ＶO+の特性を表し、そして（ＩO+，ＶO
+）は負荷電流ＩO-を定格電流にして電流ＩO+を変化さ
せた場合の出力電圧ＶO+の特性を表し、（ＩO+，ＶO-）
はこの場合の出力電圧ＶO-の特性を表している。そして
破線によって従来の各特性を併記している。
抗Ｒ１，Ｒ２による分電圧ＶD1が比較基準電圧Ｖref と
一致すべくＦＥＴＱ１がオン・オフ制御されている。よ
って分電圧ＶD1は一定であり、抵抗Ｒ２を流れる電流ｉ
は一定である。図４において、（ＩO-，ＶO-）は負荷Ｌ
１の電流ＩO+を定格電流にして負荷Ｌ２の電流ＩO-を変
化させた場合の第２の出力端子ＶO-の出力電圧ＶO-の特
性を表し、（ＩO-，ＶO+）はこの場合の第１の出力端子
ＶO+の出力電圧ＶO+の特性を表し、そして（ＩO+，ＶO
+）は負荷電流ＩO-を定格電流にして電流ＩO+を変化さ
せた場合の出力電圧ＶO+の特性を表し、（ＩO+，ＶO-）
はこの場合の出力電圧ＶO-の特性を表している。そして
破線によって従来の各特性を併記している。
【００１２】例えば負荷電流ＩO-が増大して出力電圧Ｖ
O-が破線で示す特性（ＩO-，ＶO-）のような上昇傾向に
なろうとすると、第２の分圧抵抗Ｒ６，Ｒ７による分電
圧ＶD2即ちトランジスタＱ２のベースの電位ＶD2が上昇
し、電流制限抵抗Ｒ５を経由する電流ｉ２は減少すべく
制御されて、抵抗Ｒ１を流れる電流ｉ１はその分、増加
傾向となって端子電圧ＶO+が上昇する。よってトランス
Ｔｒの二次電圧が上昇するので一次電圧も上昇して出力
電圧ＶO-が降下し、最終的には該降下による出力電圧Ｖ
O-に基づいてベースの電位ＶD2が平衡して出力電圧ＶO-
の上昇傾向が補償され、その結果、実線で示す各特性
（ＩO-，ＶO-），（ＩO-，ＶO+）となる。
O-が破線で示す特性（ＩO-，ＶO-）のような上昇傾向に
なろうとすると、第２の分圧抵抗Ｒ６，Ｒ７による分電
圧ＶD2即ちトランジスタＱ２のベースの電位ＶD2が上昇
し、電流制限抵抗Ｒ５を経由する電流ｉ２は減少すべく
制御されて、抵抗Ｒ１を流れる電流ｉ１はその分、増加
傾向となって端子電圧ＶO+が上昇する。よってトランス
Ｔｒの二次電圧が上昇するので一次電圧も上昇して出力
電圧ＶO-が降下し、最終的には該降下による出力電圧Ｖ
O-に基づいてベースの電位ＶD2が平衡して出力電圧ＶO-
の上昇傾向が補償され、その結果、実線で示す各特性
（ＩO-，ＶO-），（ＩO-，ＶO+）となる。
【００１３】また、負荷電流ＩO+が増大して出力電圧Ｖ
O-が破線で示す特性（ＩO+，ＶO-）のような降下傾向に
なろうとすると、分電圧ＶD2が降下し、電流ｉ２は増加
すべく制御されて、電流ｉ１はその分、減少傾向となっ
て端子電圧ＶO+が降下する。よってトランスＴｒの二次
電圧が降下するので一次電圧も降下して出力電圧ＶO-が
上昇し、最終的には該上昇による出力電圧ＶO-に基づい
てベースの電位ＶD2が平衡して出力電圧ＶO-の降下傾向
が補償され、その結果、実線で示す各特性（ＩO+，ＶO
-），（ＩO+，ＶO+）となる。
O-が破線で示す特性（ＩO+，ＶO-）のような降下傾向に
なろうとすると、分電圧ＶD2が降下し、電流ｉ２は増加
すべく制御されて、電流ｉ１はその分、減少傾向となっ
て端子電圧ＶO+が降下する。よってトランスＴｒの二次
電圧が降下するので一次電圧も降下して出力電圧ＶO-が
上昇し、最終的には該上昇による出力電圧ＶO-に基づい
てベースの電位ＶD2が平衡して出力電圧ＶO-の降下傾向
が補償され、その結果、実線で示す各特性（ＩO+，ＶO
-），（ＩO+，ＶO+）となる。
【００１４】
【発明の効果】以上説明したように本発明によれば、第
１の分圧抵抗によって一出力端子の電圧を分圧してなる
分電圧をチョッピング回路に帰還させて該分電圧を定電
圧に制御し、他の出力端子の負荷電流が増大してその出
力電圧が上昇傾向になると、第２の分圧抵抗による分電
圧が上昇して電流制御素子の制御端子の電位が上昇し、
電流制限抵抗を経由する電流は電流制御素子によって減
少すべく制御されて、一出力端子の電圧が上昇し、その
結果、トランスの一次電圧が上昇して他の出力端子の電
圧が降下し、他の出力端子の電圧の上昇傾向が補償され
るようにしたので、他の出力端子の電圧変動の一部分が
一出力端子の電圧変動に移行した状態になって、他の出
力端子の電圧変動率が改善され、各出力端子相互に大き
い方の電圧変動率が低減される。
１の分圧抵抗によって一出力端子の電圧を分圧してなる
分電圧をチョッピング回路に帰還させて該分電圧を定電
圧に制御し、他の出力端子の負荷電流が増大してその出
力電圧が上昇傾向になると、第２の分圧抵抗による分電
圧が上昇して電流制御素子の制御端子の電位が上昇し、
電流制限抵抗を経由する電流は電流制御素子によって減
少すべく制御されて、一出力端子の電圧が上昇し、その
結果、トランスの一次電圧が上昇して他の出力端子の電
圧が降下し、他の出力端子の電圧の上昇傾向が補償され
るようにしたので、他の出力端子の電圧変動の一部分が
一出力端子の電圧変動に移行した状態になって、他の出
力端子の電圧変動率が改善され、各出力端子相互に大き
い方の電圧変動率が低減される。
【図１】本発明の一実施例を示すＤＣ／ＤＣコンバータ
の回路図
の回路図
【図２】従来のＤＣ／ＤＣコンバータの回路図
【図３】図２のＤＣ／ＤＣコンバータの出力電圧特性図
【図４】図１のＤＣ／ＤＣコンバータの出力電圧特性図
Ｔr …トランス、Ｇ…０電位点、Ｑ１…電界効果トラン
ジスタ、ＶIN…直流電源、Ｄ１，Ｄ２…ダイオード、Ｖ
O+…第１の出力端子（出力電圧）、ＶO-…第２の出力端
子（出力電圧）、Ｌ１，Ｌ２…負荷、Ｒ１，Ｒ２…第１
の分圧抵抗、ＯＰ…誤差増幅器、ＣＯＮＴ…ＰＷＭ制御
回路、Ｑ２…トランジスタ、Ｒ５…電流制限抵抗、Ｒ
６，Ｒ７…第２の分圧抵抗、ＺＤ…ツェナーダイオー
ド。
ジスタ、ＶIN…直流電源、Ｄ１，Ｄ２…ダイオード、Ｖ
O+…第１の出力端子（出力電圧）、ＶO-…第２の出力端
子（出力電圧）、Ｌ１，Ｌ２…負荷、Ｒ１，Ｒ２…第１
の分圧抵抗、ＯＰ…誤差増幅器、ＣＯＮＴ…ＰＷＭ制御
回路、Ｑ２…トランジスタ、Ｒ５…電流制限抵抗、Ｒ
６，Ｒ７…第２の分圧抵抗、ＺＤ…ツェナーダイオー
ド。
Claims (1)
- 【請求項１】 負荷に対する複数の出力端子のうちの一
出力端子の電圧に基づいて直流電源電圧をチョッピング
制御するチョッピング回路と、チョッピング回路から電
源供給される一次巻線と該一次巻線と互いに直列に接続
されて互いに電圧を加算する巻き方向をなし且つその接
続点が０電位点に接続され一次巻線の電圧を変換する二
次巻線とを有してなるトランスと、二次巻線の出力端と
負荷に対する一出力端子との間に接続された第１のダイ
オードと、一次巻線の入力端と負荷に対する他の出力端
子との間にあって前記０電位点に対して第１のダイオー
ドと互いに逆方向に接続されてなる第２のダイオード
と、前記一出力端子と０電位点との間に接続されこれら
相互の電圧を分圧してその分電圧をチョッピング回路に
帰還させる第１の分圧抵抗とを備えたＤＣ／ＤＣコンバ
ータにおいて、 前記第１の分圧抵抗の相互の接続点と前記一出力端子と
の間に接続されその制御端子の電位が前記一出力端子の
電位から他の出力端子の電位に向かうにつれて電流が増
大制御される電流制御素子と、 前記電流制御素子と直列に接続された電流制限抵抗と、 前記一出力端子と他の出力端子との間に接続されこれら
相互の電圧を分圧してその分電圧を前記電流制御素子の
制御端子に与える第２の分圧抵抗とを備えた、 ことを特徴とするＤＣ／ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4808893A JP2954441B2 (ja) | 1993-03-09 | 1993-03-09 | Ｄｃ／ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4808893A JP2954441B2 (ja) | 1993-03-09 | 1993-03-09 | Ｄｃ／ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06261545A JPH06261545A (ja) | 1994-09-16 |
| JP2954441B2 true JP2954441B2 (ja) | 1999-09-27 |
Family
ID=12793574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4808893A Expired - Lifetime JP2954441B2 (ja) | 1993-03-09 | 1993-03-09 | Ｄｃ／ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954441B2 (ja) |
-
1993
- 1993-03-09 JP JP4808893A patent/JP2954441B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06261545A (ja) | 1994-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4263068B2 (ja) | 定電圧回路 | |
| US7057381B2 (en) | Power supply controller and method | |
| US4858094A (en) | Switched mode power supply with improved load regulation | |
| US7619479B2 (en) | Semiconductor integrated circuit | |
| US7304525B2 (en) | Level converter | |
| US4561047A (en) | Switching regulator current limit circuit | |
| US4460955A (en) | Stabilizing power supply apparatus | |
| JP2954441B2 (ja) | Ｄｃ／ｄｃコンバータ | |
| US5973936A (en) | Current-voltage regulator | |
| US5982644A (en) | Voltage boost circuit for a high voltage converter | |
| US4987384A (en) | High frequency amplifier | |
| JP2991330B2 (ja) | 絶縁型スイッチング電源 | |
| JPH049616Y2 (ja) | ||
| JPH067747B2 (ja) | 正負出力スイッチング電源の制御回路 | |
| JP2578118Y2 (ja) | スイッチングレギュレ−タ直流電源装置 | |
| JP3579254B2 (ja) | 増幅回路 | |
| JPH0648976Y2 (ja) | 温度補償型ｆｅｔ増幅器 | |
| JP2568816Y2 (ja) | スイッチング電源 | |
| JPS638716B2 (ja) | ||
| JP4140341B2 (ja) | 電圧誤差増幅回路及び安定化電源装置 | |
| JPS6122478Y2 (ja) | ||
| JPH067375Y2 (ja) | 出力電圧温度補償型安定化直流電源 | |
| JPH0119590Y2 (ja) | ||
| JPH0534904B2 (ja) | ||
| JPS607548Y2 (ja) | 電力増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990622 |