JP2951669B2 - Video signal processing device - Google Patents
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Description
【発明の詳細な説明】 [産業上の利用分野] この発明は、インターレースしたテレビジョン信号を
ノンインターレース信号に変換する走査線数変換装置、
および、それを応用したダウンコンバータ装置、ダウン
コンバータ装置内蔵の2画面テレビ受像機に係わる。Description: FIELD OF THE INVENTION The present invention relates to a scanning line number conversion device for converting an interlaced television signal into a non-interlaced signal,
Also, the present invention relates to a down-converter device to which the same is applied and a two-screen television receiver incorporating the down-converter device.
[従来の技術] インターレースした入力テレビジョン信号を適宜処理
して、入力とは異なる走査線数の出力テレビジョン信号
を得る走査線数変換装置は、一般に目的を具体化した各
種装置に包含された形で取り扱われている。このような
目的を具体化した装置としては、例えば、2画面テレビ
受像機(例えば、日経エレクトロニクス1980年4月14日
号、特公昭59−37913号公報、特開昭62−269482号公報
などを参照)、ハイビジョン/NTSCダウンコンバータ装
置、(例えば、特願平1−120128号参照)などが上げら
れる。2. Description of the Related Art A scanning line number conversion device for appropriately processing an interlaced input television signal to obtain an output television signal having a different number of scanning lines from an input signal is generally included in various devices embodying the purpose. It is handled in form. Examples of the device embodying such a purpose include a two-screen television receiver (for example, see Nikkei Electronics, April 14, 1980, JP-B-59-37913, JP-A-62-269482, and the like). ), A high-definition / NTSC down-converter device (see, for example, Japanese Patent Application No. 1-120128).
これらの装置は、皆、走査線数変換装置を包含してい
る。このような走査線数変換装置は、包含される装置の
使用目的に応じて構成されるが、入力信号の走査線数よ
り出力信号の走査線数が少なくなるように構成されるの
が一般的である。These devices all include a scanning line number conversion device. Such a scanning line number conversion device is configured according to the intended use of the included device, but is generally configured so that the number of scanning lines of the output signal is smaller than the number of scanning lines of the input signal. It is.
はじめに、このような走査線数変換装置について、従
来技術を説明する。First, a related art of such a scanning line number conversion device will be described.
走査線は、一般に、テレビジョン画面を2次元標本化
したときの垂直方向標本と解釈することができる。した
がって走査線数を減ずる操作は、テレビジョン画面の垂
直方向標本化周波数を低減する操作に等しい。このよう
な操作は、次の2つの構成要素の作用により実現するこ
とができる。A scan line can generally be interpreted as a vertical sample of a two-dimensional sample of a television screen. Therefore, the operation of reducing the number of scanning lines is equivalent to the operation of reducing the vertical sampling frequency of the television screen. Such an operation can be realized by the operation of the following two components.
すなわち、テレビジョン画面の垂直空間周波数成分
を、低減した垂直方向標本化周波数の1/2以下に制限す
る帯域制限フィルタと、走査線を間引いてテレビジョン
画面の垂直方向標本化周波数を低減する走査線間引き回
路である。この作用は、まったく標本化定理に従うもの
であり、動作原理は自明である。That is, a band-limiting filter that limits the vertical spatial frequency component of the television screen to half or less of the reduced vertical sampling frequency, and a scan that reduces the vertical sampling frequency of the television screen by thinning out the scanning lines. This is a line thinning circuit. This operation completely obeys the sampling theorem, and the principle of operation is self-evident.
ところで、第2図Aはインターレース信号の各フィー
ルドf1,f2,・・・ごとの走査線位置を示している。同図
において、「○」印は走査線を表しており、フィールド
ごとにその位置が垂直方向に1ライン分ずれている。ま
た、第2図Bはノンインターレース信号の各フィールド
ごとの走査線位置を示している。同図において、「○」
印、「×」印は走査線を表しており、「○」印はインタ
ーレース信号に対応した走査線であり、「×」印はイン
ターレース信号から内挿して適宜作成された走査線であ
り、すべてのフィールドで同じ位置に走査線が存在す
る。FIG. 2A shows the scanning line position for each field f1, f2,... Of the interlace signal. In the figure, a mark “○” represents a scanning line, and the position is shifted by one line in the vertical direction for each field. FIG. 2B shows the scanning line position for each field of the non-interlace signal. In the figure, "○"
Marks, “X” marks indicate scanning lines, “O” marks are scanning lines corresponding to interlaced signals, and “X” marks are scanning lines appropriately created by interpolating from interlaced signals. Scan lines are present at the same position in the field.
なお、第2図において、横軸はフィールド周期を単位
とした時間方向を、縦軸は走査線間隔を単位とした垂直
方向を示している。In FIG. 2, the horizontal axis indicates the time direction in units of the field period, and the vertical axis indicates the vertical direction in units of the scanning line interval.
第3図Aは、このようなインターレースした信号を入
力し、走査線数を変換する装置の基本的構成を示してい
る。FIG. 3A shows a basic configuration of an apparatus for inputting such interlaced signals and converting the number of scanning lines.
入力端子500に加えられた信号は、垂直空間周波数制
限用ローパスフィルタ501で帯域制限され、その後間引
き回路502に導かれる。間引き回路502では、同図Bに示
すように走査線の間引きが行なわれて、「×」印に対応
する走査線信号が出力端子503から出力される。The signal applied to the input terminal 500 is band-limited by the vertical spatial frequency limiting low-pass filter 501, and then guided to the thinning circuit 502. In the thinning circuit 502, the scanning lines are thinned as shown in FIG. B, and a scanning line signal corresponding to the mark “x” is output from the output terminal 503.
同図Bにおいて、「○」印は入力信号に対応した走査
線であり、「×」印は出力信号に対応する走査線であ
る。また、 は垂直空間周波数制限用ローパスフィルタのタップ範囲
を表わしている。In FIG. 3B, “○” indicates a scanning line corresponding to an input signal, and “×” indicates a scanning line corresponding to an output signal. Also, Represents the tap range of the vertical spatial frequency limiting low-pass filter.
さて、このような走査線数変換装置に入力されるテレ
ビジョン信号は、インターレースした信号である。した
がって、第3図Bに示した、走査線数の減じられた出力
信号もインターレースしている。The television signal input to such a scanning line number conversion device is an interlaced signal. Therefore, the output signal with the reduced number of scanning lines shown in FIG. 3B is also interlaced.
ところで、このような信号を出力する走査線数変換装
置を包含する装置では、使用目的に応じて信号をさらに
加工する。By the way, in a device including such a scanning line number conversion device that outputs such a signal, the signal is further processed according to the purpose of use.
この場合、扱う信号がインターレースしているため
に、フィールド判定手段を用いたインターレース順位判
定が必要になることが多い。すなわち、従来技術では、
このようにインターレースした信号に対してフィールド
判定を行ない、その結果にもとづいて以後の信号処理を
行なうよう構成されている。In this case, since the signals to be handled are interlaced, it is often necessary to determine the interlace rank using a field determination unit. That is, in the prior art,
Field determination is performed on the interlaced signal in this manner, and subsequent signal processing is performed based on the result of the field determination.
以下では、先に掲げた2例について取り上げ、信号の
加工にフィールド判定が必要である理由を説明する。In the following, the reason why field determination is necessary for signal processing will be described with reference to the above two examples.
まず、2画面テレビを例にとって説明する。 First, a two-screen TV will be described as an example.
2画面テレビの基本的構成は、日経エレクトロニクス
1980年4月14日号に記載されている。すなわち、親画面
用の映像信号と子画面用の映像信号の時間差を吸収する
ための画像メモリを備え、子画面用の映像信号をその同
期にしたがって画像メモリに書き込み、親画面用の映像
信号の同期にしたがって読み出すことで、親画面の所定
位置に子画面を表示するように構成される。The basic structure of a two-screen TV is Nikkei Electronics
It is described in the April 14, 1980 issue. That is, an image memory is provided for absorbing the time difference between the video signal for the main screen and the video signal for the sub-screen, the video signal for the sub-screen is written into the image memory in synchronization with the synchronization, and the video signal for the main screen is By reading out according to the synchronization, the child screen is displayed at a predetermined position on the main screen.
このような構成の2画面テレビには、技術的に2つの
問題がある。従来技術では、これらの問題を解決するた
めに、フィールド判定手段を用いている。The two-screen television having such a configuration has two technical problems. In the related art, a field determination unit is used to solve these problems.
これらの問題は、いずれも親画面用の映像信号と子画
面用の映像信号の信号位相が、一般的に一致していない
ことにより発生する。All of these problems occur because the signal phases of the video signal for the main screen and the video signal for the sub-screen generally do not match.
第1に、親画面用の映像信号と子画面用の映像信号の
インターレース関係が一致していない場合、上述した画
像メモリはフィールド単位で制御されるのが一般的であ
るから、表示される子画面のインターレース関係が反転
してしまうという問題(インターレースの不備の問題)
がある。First, when the interlace relationship between the video signal for the main screen and the video signal for the sub-screen does not match, the above-described image memory is generally controlled on a field-by-field basis. The problem that the interlacing relation of the screen is reversed (the problem of inadequate interlacing)
There is.
このようにインターレース関係が反転すると、子画面
には激しいラインフリッカや2重像妨害等を発生する。When the interlace relationship is reversed in this way, severe line flicker, double image disturbance, and the like occur on the child screen.
第2に、親画面用の映像信号および子画面用の映像信
号の垂直同期位相がある関係を満足していない場合、上
述した画像メモリより子画面用の映像信号の読み出し途
中で、その内容が次のフィールド情報に書き換えられて
しまい、子画面の上下に異なるフィールドの画像が表示
されてしまうという問題(境界問題)がある。Second, when the vertical synchronization phase of the video signal for the parent screen and the video signal for the child screen does not satisfy a certain relationship, the content of the video signal for the child screen is read during the reading of the video signal for the child screen from the image memory described above. There is a problem (border problem) that the next field information is rewritten and images of different fields are displayed above and below the child screen.
このように子画面の上下に異なるフィールドの画像が
表示されると、特に動画像のとき境界線上の走査線がは
っきり観察され、見苦しい妨害となる。また、境界線の
上下でインターレース関係が反転するから、単に境界線
上の走査線が観察されるのみではなく、上述した第1の
問題も同時に発生する。つまり、境界線の上下のどちら
か一方でのみ正常な画像が得られ、他方ではラインフリ
ッカや2重像妨害等を発生する。When images of different fields are displayed on the upper and lower sides of the sub-screen in this way, especially in the case of a moving image, a scanning line on a boundary line is clearly observed, which causes unsightly disturbance. Further, since the interlace relationship is inverted above and below the boundary line, not only the scanning line on the boundary line is observed, but also the first problem described above occurs at the same time. That is, a normal image can be obtained only on one of the upper and lower sides of the boundary line, and on the other hand, line flicker, double image disturbance, and the like occur.
これら2つの問題は、2画面テレビの画質を向上する
ために解決しなければならない基本的な問題であり、フ
ィールド判定手段を用いた解決方法が従来から提案され
ている。These two problems are basic problems that need to be solved in order to improve the image quality of a two-screen television, and a solution using a field determination unit has been conventionally proposed.
まず、第1の問題に関しては、親画面用の映像信号お
よび子画面用の映像信号の両方のフィールドを判定し、
子画面用の映像信号のフィールド判定結果にもとづい
て、子画面用の映像信号を画像メモリの定められた領域
に書き込み、一方、親画面用の映像信号のフィールド判
定結果に基づいて、適当な開始位相から子画面用の映像
信号を読み出し、これによって、親画面用の映像信号と
子画面用の映像信号のインターレース関係を一致させる
ことが提案されている(特公昭59−37913号公報参
照)。First, regarding the first problem, the fields of both the video signal for the main screen and the video signal for the child screen are determined,
Based on the field determination result of the video signal for the child screen, the video signal for the child screen is written to a predetermined area of the image memory, while an appropriate start is performed based on the field determination result of the video signal for the parent screen. It has been proposed that a video signal for a small screen is read out from the phase, thereby making the interlace relationship between the video signal for the main screen and the video signal for the small screen coincide (see Japanese Patent Publication No. 59-37913).
次に、第2の問題に関しては、画像メモリを4つの領
域に分け、第1、第2フィールド用にそれぞれ2領域づ
つ割り当て、同一領域内で読み書きを同時にしないよう
に制御する追い越し防止回路を設け、これによって、画
像メモリより子画面用の映像信号を読み出している途中
で、その内容が次のフィールド情報に書き換えられてし
まう、いわゆる追い越しを防止することが提案されてい
る(特開昭62−269482号公報参照)。Next, with respect to the second problem, an overtaking prevention circuit is provided which divides the image memory into four areas, allocates two areas each for the first and second fields, and controls so that reading and writing are not performed simultaneously in the same area. Thus, it has been proposed to prevent so-called overtaking in which the contents are rewritten to the next field information while the video signal for the small screen is being read out from the image memory (Japanese Patent Application Laid-Open No. Sho 62-62). 269482).
つまり、子画面用の映像信号のフィールド判定結果に
基づいて、この子画面用の映像信号を画像メモリの定め
られた領域に書き込む。一方、追い越し防止回路は、親
画面用の映像信号のフィールドを判定し、その判定結果
と一致したフィールド情報が書き込まれている2領域の
うち、先に書き込まれた方から子画面用の映像信号を読
み出す。これにより、画像メモリの各領域にはファース
トイン・ファーストアウトで読み書きされ、フィールド
情報の読み書きは読み出しが常に先行するので、上述し
たように追い越しを防止できる。That is, based on the field determination result of the video signal for the child screen, the video signal for the child screen is written to a predetermined area of the image memory. On the other hand, the overtaking prevention circuit determines the field of the video signal for the main screen, and determines the video signal for the child screen from the first of the two areas in which the field information that matches the determination result is written. Is read. As a result, reading and writing are performed in each area of the image memory on a first-in first-out basis, and reading and writing of field information always precedes reading, so that overtaking can be prevented as described above.
以上のように、第1および第2の問題はフィールド判
定手段を用いて、個々には解決されている。また、第2
の問題の解決手法における追い越し防止回路に、第1の
問題の解決手段で示した親画面用の映像信号と子画面用
の映像信号のインターレース関係を一致させる制御機能
を付加すれば、2つの問題を同時に解決することができ
る。As described above, the first and second problems have been individually solved by using the field determination means. Also, the second
If the control function for matching the interlace relationship between the video signal for the main screen and the video signal for the child screen shown in the first means for solving the problem is added to the overtaking prevention circuit in the method for solving the problem of Can be solved at the same time.
このように2画面テレビ技術にとっては、フィールド
判定手段は必要欠くべかざるものである。As described above, the field determination means is indispensable for the two-screen television technology.
次に、ハイビジョン/NTSCダウンコンバータ装置を例
にとって説明する。Next, a high definition / NTSC down converter device will be described as an example.
同装置は、フィールドレート60.00Hzで、走査線数が
1フレーム当り1125本のインターレースしたハイビジョ
ン信号を、フィールドレート59.94Hzで、走査線数が1
フレーム当り525本のインターレースしたテレビジョン
信号に変換する装置である。This device uses an interlaced HDTV signal of 1125 scanning lines per frame at a field rate of 60.00 Hz and converts it to a field rate of 59.94 Hz and one scanning line.
This is a device for converting into 525 interlaced television signals per frame.
したがって同装置には、2つのポイントがある。フレ
ームレート変換と走査線数変換である。Therefore, the device has two points. Frame rate conversion and scanning line number conversion.
このうちフレームレート変換にともなう問題は、先の
2画面テレビの項で説明した親子の位相合わせにともな
う問題と同一であると考えられる。すなわち、追越しに
よる境界問題の発生が予想される。Among them, the problem associated with the frame rate conversion is considered to be the same as the problem associated with the phase adjustment between the parent and the child described in the section of the two-screen television. That is, the occurrence of a boundary problem due to overtaking is expected.
しかし同問題は、特開昭62−269482号公報に述べられ
ている手法を用いて、フィールド判定手段を応用して解
決することができる。However, this problem can be solved by using a method described in Japanese Patent Application Laid-Open No. Sho 62-269482 and applying a field determination means.
ただし、現在提供されているダウンコンバータ装置の
多くは、フレームレート変換は行なわれていない。した
がって、将来フレームレート変換を行なった場合に境界
問題が発生することは指摘されてはいるものの、解決す
べき問題が発生していないというのが現在の実状であ
る。However, most of the currently provided down converters do not perform frame rate conversion. Therefore, although it is pointed out that a boundary problem will occur when frame rate conversion is performed in the future, the current situation is that no problem to be solved has occurred.
一方、走査線数変換については、先の特願平1−1201
28号などで具体化されている。On the other hand, the conversion of the number of scanning lines is described in Japanese Patent Application No.
It is embodied in No. 28 etc.
同装置について説明する。同装置は、入力信号に対
し、現在のフィールドが、偶数フィールドか、奇数フィ
ールドかを判定するフィールド判定手段と、上記インタ
ーレースした映像信号の奇数フィールドおよび偶数フィ
ールドの走査線数をそれおれ525本とする走査線数変換
手段と、この変換手段より出力される奇数フィールドお
よび偶数フィールドの走査線信号の一方の位置を、他方
の位置に合わせる位置あわせ手段を備え、入力信号を1
フレーム当り525本のノンインターレースのテレビジョ
ン信号に変換するよう作用する。The device will be described. The apparatus includes a field determination unit that determines whether a current field is an even field or an odd field with respect to an input signal, and the number of scanning lines of the odd field and the even field of the interlaced video signal is 525. Scanning line number conversion means, and position adjustment means for adjusting one position of the odd field and even field scanning line signals output from the conversion means to the other position.
It acts to convert to 525 non-interlaced television signals per frame.
走査線数変換手段から出力される信号はインターレー
スした信号であるので、各フィールド毎に走査線位置が
異なる。このため同装置では、フィールド判定した結果
にもとづいて、いずれかのフィールドの走査線位置を他
方に合わせるように作用して、ラインフリッカの発生を
防止するよう構成している。Since the signal output from the scanning line number conversion means is an interlaced signal, the scanning line position differs for each field. For this reason, the apparatus is configured to prevent the occurrence of line flicker by acting to match the scanning line position of one field to the other based on the result of field determination.
ここにおいてフィールド判定手段は、同装置にとっ
て、ラインフリッカの発生を防止するために必要欠くべ
からざる要素のひとつとなっている。Here, the field determination means is one of the indispensable elements for preventing line flicker from occurring in the apparatus.
以上、2例について説明してきたように、走査線数変
換装置を包含した装置にあっては、従来技術では、フィ
ールド判定手段は目的達成のための必須の手段として用
いられている。As described above with respect to the two examples, in an apparatus including a scanning line number conversion apparatus, in the related art, the field determination unit is used as an essential unit for achieving the purpose.
[発明が解決しようとする課題] ところで、上述したように構成して、フィールド判定
手段が正しく動作した場合には、走査線数変換装置、お
よびそれらを包含した装置とも問題なく動作し、考えら
れる問題も未然に防止することができる。[Problems to be Solved by the Invention] By the way, if the field determination unit is configured as described above and operates properly, the scanning line number conversion device and the device including them can be operated without any problem. Problems can be prevented beforehand.
しかし、例えば家庭用VTRからの再生映像信号を用い
た場合など、装置がうまく動作しないことがある。However, the device may not operate well, for example, when a reproduced video signal from a home VTR is used.
この原因は、家庭用VTRの再生映像信号に対し、問題
の解決手法に使用されるフィールド判定手段が誤動作す
ることがあるためである。The reason for this is that the field determination means used for solving the problem may malfunction with respect to the reproduced video signal of the home VTR.
このように家庭用VTRの再生映像信号に対してフィー
ルド判定手段が誤動作するのは、垂直同期信号付近にヘ
ッド切換えに起因するノイズが混入しているためであ
る。フィールド判定手段は、一般に水平同期信号と垂直
同期信号の位相を比較してフィールド順位を判定するも
のであるから、上述したように垂直同期信号付近にノイ
ズが混入すると、フィールド判定動作を誤ることがあ
る。このような誤動作は、ピクチャーサーチやスロー再
生などの特殊再生時に、高い確率で生じる。The reason why the field determination unit malfunctions with respect to the reproduced video signal of the home VTR is that noise due to head switching is mixed in the vicinity of the vertical synchronization signal. The field determination means generally determines the field order by comparing the phases of the horizontal synchronization signal and the vertical synchronization signal. Therefore, if noise is mixed near the vertical synchronization signal as described above, the field determination operation may be erroneously performed. is there. Such malfunctions occur with high probability during special playback such as picture search or slow playback.
また、このような誤動作は、家庭用VTRの再生映像信
号に対してだけでなく、静止画フォトプレーヤやテレビ
ゲーム機からの映像信号に対しても生じる。これらから
の映像信号に対して誤動作をするのは、上述したような
ノイズではなく、出力される映像信号自体がもともとイ
ンターレースしていないためである。Such malfunctions occur not only with respect to a reproduced video signal of a home VTR, but also with respect to a video signal from a still image photo player or a video game machine. The reason why a malfunction occurs with respect to the video signal from these is that the output video signal itself is not originally interlaced, not the noise as described above.
インターレースしていない映像信号に対するフィール
ド判定手段の動作は、一般には全く定義できない。例え
ば、第1、第2フィールドのいずれか一方の判定出力を
出し続けるか、あるいは、第1、第2フィールドの判定
出力を不規則に出力するか、全く不定である。このよう
な出力に対して、上述したような第1および第2の問題
の解決手法を用いるときには、問題解決が有効になされ
る場合と、そうでない場合が等しい確率で生じる。つま
り、問題解決が有効になされない場合がある。Generally, the operation of the field determination means for a non-interlaced video signal cannot be defined at all. For example, it is completely indeterminate whether to continuously output the judgment output of one of the first and second fields, or to output the judgment output of the first and second fields irregularly. When the above-described first and second problem solving methods are used for such an output, there is an equal probability that the problem is solved effectively and that the problem is not solved. That is, the problem may not be effectively solved.
このようにフィールド判定手段の誤動作を考慮にいれ
ると、上述したようなフィールド判定手段に頼った信号
処理には限界がある。Considering the malfunction of the field determination means, there is a limit to signal processing relying on the field determination means as described above.
以上に述べたことをまとめると、次のようになる。す
なわち、フィールド判定手段は従来の走査線数変換装
置、および、それを包含する装置では、その使用目的の
達成のための必要欠くことができない必須の手段として
用いられている。しかし、フィールド判定手段は誤動作
することがあり、その誤判定は、走査線数変換装置を包
含する装置の使用目的全体に支障を与えることとなる。
それらは、例えばラインフリッカの発生などという形で
あらわれる。The above is summarized as follows. That is, the field determination means is used as an indispensable means for achieving the purpose of use in the conventional scanning line number conversion apparatus and the apparatus including the same. However, the field determination unit may malfunction, and the erroneous determination hinders the entire use purpose of the device including the scanning line number conversion device.
They appear, for example, in the form of line flicker.
このような問題は、走査線数変換装置の出力信号をノ
ンインターレース信号とすることができれば回避でき
る。ノンインターレース信号ではもともとフィールドの
概念がなく、したがって走査線数変換装置を包含した装
置にあってもフィールド判定手段を導入する必要がない
からである。Such a problem can be avoided if the output signal of the scanning line number conversion device can be a non-interlace signal. This is because a non-interlaced signal originally has no concept of a field, and therefore it is not necessary to introduce a field determination unit even in a device including a scanning line number conversion device.
そこで、本発明では、第1に、フィールド判定手段を
用いることなく、ノンインターレース出力信号を得るこ
とのできる走査線数変換装置を構成するようにする。Therefore, in the present invention, first, a scanning line number conversion device capable of obtaining a non-interlaced output signal without using a field determination unit is configured.
そして第2に、同走査線数変換装置を包含した装置と
して、フィールド判定手段を用いる必要のないダウンコ
ンバータ装置を構成する。Secondly, as a device including the scanning line number conversion device, a down converter device that does not need to use a field determination unit is configured.
[課題を解決するための手段] 上記の課題を解決するための、請求項1記載の発明に
かかる映像信号処理装置は、インターレースされた入力
映像信号の1フレームの走査線本数を計数するライン数
計数手段と、各々、入力映像信号の1本以上の走査線に
わたって加重平均する複数の加重平均手段とを有して、
入力映像信号の1フレームの走査線本数を減じてノンイ
ンターレース信号として出力する映像信号処理装置であ
る。加重平均手段は、入力映像信号のフィールドの各々
を構成する走査線位置と、ノンインターレース信号の各
走査線との間の位置の相違を補償するために、入力映像
信号のフィールドの各々を構成する走査線からノンイン
ターレース信号の各走査線の映像信号を生成するのに必
要な個数だけ設けられている。この映像信号処理装置
は、ライン数計数手段により計数された走査線本数に応
じて、入力映像信号の走査線ごとに複数の加重平均手段
の1つを択一的に選択して出力する間引き回路を有し、
間引き回路は、ライン数計数手段により計数された1フ
レームの走査線本数に応じて当該フレーム内について決
定された、複数の加重平均手段の出力を選択する順序に
基づいて、当該フレームにおいて入力映像信号の走査線
ごとに択一的に複数の加重平均手段の出力を選択して出
力することを特徴とする。[Means for Solving the Problems] To solve the above problems, a video signal processing apparatus according to the invention according to claim 1, wherein a number of lines for counting the number of scanning lines of one frame of an interlaced input video signal is provided. Counting means, each having a plurality of weighted averaging means for weighted averaging over one or more scanning lines of the input video signal,
This is a video signal processing device that reduces the number of scanning lines in one frame of an input video signal and outputs it as a non-interlaced signal. The weighted averaging means configures each of the fields of the input video signal in order to compensate for a difference in position between the scanning line that forms each of the fields of the input video signal and each of the scanning lines of the non-interlaced signal. As many as the number required to generate the video signal of each scanning line of the non-interlace signal from the scanning lines are provided. The video signal processing apparatus includes a thinning circuit for selectively selecting and outputting one of a plurality of weighted averaging means for each scanning line of an input video signal in accordance with the number of scanning lines counted by the line number counting means. Has,
The thinning-out circuit determines an input video signal in the frame based on the order of selecting outputs of the plurality of weighted averaging means, which is determined for the frame according to the number of scanning lines of one frame counted by the line number counting means. And selecting and outputting the outputs of a plurality of weighted averaging means alternatively for each scanning line.
請求項2記載の発明にかかる映像信号処理装置は、イ
ンターレースされた入力映像信号の1フレームの走査線
本数を計数するライン数計数手段と、入力映像信号の1
本以上の走査線にわたって加重平均する複数の加重平均
手段とを有して、入力映像信号の1フレームの走査線本
数を減じてノンインターレース信号として出力する映像
信号処理装置であって、ライン数計数手段により計数さ
れた走査線本数に応じて、入力映像信号の走査線ごとに
複数の加重平均手段の1つを択一的に選択して出力する
間引き回路を有する。加重平均手段は、入力映像信号を
2本の走査線にわたって加重平均する第1の加重平均手
段と、入力映像信号を3本の走査線にわたって加重平均
する第2の加重平均手段とを含む。間引き回路は、ライ
ン数計数手段により計数された入力映像信号の1フレー
ムのライン数が偶数本であるときには、入力映像信号の
各フィールドごとに3n、3n+1、3n+2番目(nは正の
整数)の走査線信号から2本分の走査線信号を形成し、
これらの信号をノンインターレース信号の各フィールド
の走査線信号に割当て、第3n番目のラインでは、現在の
走査線信号および1ライン前の走査線信号が、それぞれ
1/2の割合で加算されたノンインターレース信号の走査
線信号とされ、第3n+1番目のラインでは、インターレ
ース信号の走査線信号は形成されず、第3n+2番目のラ
インでは、現在の走査線信号、1ライン前の走査線信号
および2ライン前の走査線信号が、それぞれ1/4、1/2お
よび1/4の割合で加算されてノンインターレース信号の
走査線信号とされ、入力映像信号の1フレームのライン
数が6k+3(kは正の整数)である場合には、垂直同期
信号1/2分周して得られるフレームパルスを基準にし
て、各フレーム期間で3ラインごとに制御が繰返されて
ノンインターレース信号の走査線信号が形成され、フレ
ームパルスから3n番目のラインでは、現在の走査線信号
および1ライン前の走査線信号が、それぞれ1/2の割合
で加算されてノンインターレース信号の走査線信号とさ
れ、第3n+1番目のラインでは、ノンインターレース信
号の走査線信号が形成されず、第3n+2番目のラインで
は、現在の走査線信号、1ライン前の走査線信号および
2ライン前の走査線信号が、それぞれ1/4、1/2および1/
4の割合で加算されてノンインターレース信号の走査線
信号とされ、入力映像信号の1フレームのライン数が6k
+1(kは正の整数)である場合には、垂直同期信号を
1/2分周して得られるフレームパルスが存在するフィー
ルドと存在しないフィールドとでは、その制御が異なる
ようにされ、3ラインごとに制御が繰返されてノンイン
ターレース信号の走査線信号が形成され、フレームパル
スが存在するフィールドでは、フレームパルスから3n番
目のラインでは、現在の走査線信号、1ライン前の走査
線信号および2ライン前の走査信号が、それぞれ1/4、1
/2および1/4の割合で加算され、ノンインターレース信
号の走査線信号が形成され、3n+1番目のラインでは、
ノンインターレース信号の走査線信号が形成されず、3n
+2番目のラインでは、1ライン前の走査線信号および
2ライン前の走査線信号が、それぞれ1/2の割合で加算
されてノンインターレース信号の走査線信号が形成さ
れ、フレームパルスが存在しないフィールドでは、フレ
ームパルスから3n番目のラインでは、現在の走査線信号
および1ライン前の走査線信号が、それぞれ1/2の割合
で加算されてノンインターレース信号の走査線信号が形
成され、3n+1番目のラインでは、ノンインターレース
信号の走査線信号が形成されず、3n+2番目のラインで
は、現在の走査線信号、1ライン前の走査線信号および
2ライン前の走査線信号が、それぞれ1/4、1/2および1/
4の割合で加算されてノンインターレース信号の走査線
信号が形成され、フレームパルスの存在するフィールド
の3n+1番目のラインでは、現在の走査線信号および1
ライン前の走査線信号よりノンインターレース信号の走
査線信号が形成され、第3n+2番目のラインでは、ノン
インターレース信号の走査線信号は形成されず、入力映
像信号の1フレームのライン数が6k+5本である場合に
は、垂直同期信号を1/2分周して得られるフレームパル
スが存在するフィールドと存在しないフィールドとで
は、その制御が異なるようにされ、3ラインごとに制御
が繰返されてノンインターレース信号の走査線信号が形
成され、フレームパルスが存在するフィールドでは、フ
レームパルスから3n番のラインでは、現在の走査線信号
および1ライン前の走査線信号が、それぞれ1/2の割合
で加算されてノンインターレース信号の走査線信号が形
成され、第3n+1番目のラインでは、ノンインターレー
ス信号の走査線信号が形成されず、第3n+2番目のライ
ンでは、現在の走査線信号、1ライン前の走査線信号お
よび2ライン前の走査線信号が、それぞれ1/4、1/2およ
び1/4の割合で加算されてノンインターレース信号の走
査線信号が形成され、フレームパルスが存在しないフィ
ールドでは、フレームパルスから第3n番目のラインで
は、現在の走査線信号、1ライン前の走査線信号および
2ライン前の走査線信号が、それぞれ1/4、1/2および1/
4の割合で加算されてノンインターレース信号の走査線
信号が形成され、第3n+1番目のラインでは、ノンイン
ターレース信号の走査線信号が形成されず、第3n+2番
目のラインでは、1ライン前の走査線信号および2ライ
ン前の走査線信号が、それぞれ1/2の割合で加算されて
ノンインターレース信号の走査線信号が形成され、フレ
ームパルスが存在しないフィールドの第3n+1番目のラ
インでは、現在の走査線信号および1ライン前の走査線
信号よりノンインターレース信号の走査線信号を形成
し、第3n+2番目のラインでは、ノンインターレース信
号の走査線信号を形成しないことを特徴とする。According to a second aspect of the present invention, there is provided a video signal processing apparatus, comprising: a line number counting means for counting the number of scanning lines in one frame of an interlaced input video signal;
A plurality of weighted averaging means for performing weighted averaging over more than one scanning line, wherein the number of scanning lines in one frame of the input video signal is reduced and output as a non-interlaced signal; A thinning circuit for selectively selecting and outputting one of a plurality of weighted averaging means for each scanning line of the input video signal in accordance with the number of scanning lines counted by the means. The weighted averaging means includes first weighted averaging means for weighing the input video signal over two scanning lines, and second weighted averaging means for weighing the input video signal over three scanning lines. When the number of lines in one frame of the input video signal counted by the line number counting means is an even number, the thinning circuit performs 3n, 3n + 1, 3n + 2nd (n is a positive integer) for each field of the input video signal. Forming two scanning line signals from the scanning line signals,
These signals are assigned to the scanning line signals of each field of the non-interlaced signal. In the 3nth line, the current scanning line signal and the previous scanning line signal are respectively
The scanning line signal of the non-interlaced signal added at a ratio of 1/2 is used. In the 3n + 1st line, the scanning line signal of the interlaced signal is not formed. In the 3n + 2nd line, the current scanning line signal, The one-line preceding scanning line signal and the two-line preceding scanning line signal are added at a ratio of 1/4, 1/2, and 1/4, respectively, to obtain a scanning line signal of a non-interlaced signal. If the number of lines in the frame is 6k + 3 (k is a positive integer), control is repeated every three lines in each frame period with reference to a frame pulse obtained by dividing the vertical synchronization signal by 1/2. The scanning line signal of the non-interlaced signal is formed, and in the 3nth line from the frame pulse, the current scanning line signal and the previous scanning line signal are added at a rate of 1/2, respectively, and the non-interlaced signal is added. No scanning line signal of the non-interlace signal is formed on the (3n + 1) th line, and the current scanning line signal, the previous scanning line signal, and the two lines on the (3n + 2) th line. The previous scan line signals are 1/4, 1/2 and 1 /
The signal is added at a ratio of 4 to be a scanning line signal of a non-interlaced signal, and the number of lines of one frame of the input video signal is 6k.
If +1 (k is a positive integer), the vertical synchronization signal is
The control is made different between the field where the frame pulse obtained by dividing by 1/2 exists and the field where the frame pulse does not exist, and the control is repeated every three lines to form the scanning line signal of the non-interlace signal, In the field where the frame pulse exists, the current scan line signal, the scan line signal one line before and the scan line two lines before in the 3nth line from the frame pulse are 1/4 and 1 respectively.
Are added at a ratio of / 2 and 1/4 to form a scanning line signal of a non-interlaced signal.
No scanning line signal of non-interlace signal is formed and 3n
In the + 2nd line, the scanning line signal of the preceding line and the scanning line signal of the preceding line are added at a ratio of 1/2, respectively, to form a scanning line signal of a non-interlace signal, and a field in which no frame pulse exists is provided. In the 3n-th line from the frame pulse, the current scanning line signal and the previous scanning line signal are each added at a rate of 1/2 to form a scanning line signal of a non-interlaced signal, and the 3n + 1th scanning line signal is formed. In the line, the scanning line signal of the non-interlace signal is not formed, and in the 3n + 2nd line, the current scanning line signal, the previous scanning line signal, and the previous scanning line signal are 1/4, 1 respectively. / 2 and 1 /
4 to form a scanning line signal of a non-interlaced signal. In the 3n + 1-th line of the field where the frame pulse exists, the current scanning line signal and 1
The scanning line signal of the non-interlace signal is formed from the scanning line signal before the line, the scanning line signal of the non-interlace signal is not formed in the 3n + 2nd line, and the number of lines of one frame of the input video signal is 6k + 5. In some cases, the control is made different between the field where the frame pulse obtained by dividing the vertical synchronization signal by 1/2 and the field where the frame pulse does not exist, and the control is repeated every three lines, and the non-interlaced In the field where the scanning line signal of the signal is formed and the frame pulse is present, in the 3nth line from the frame pulse, the current scanning line signal and the previous scanning line signal are added at a rate of 1/2 each. A scanning line signal of a non-interlaced signal is formed, and a scanning line signal of a non-interlaced signal is formed on the (3n + 1) th line. On the 3n + 2th line, the current scanning line signal, the previous scanning line signal and the previous scanning line signal are added at the ratios of 1/4, 1/2 and 1/4, respectively. In a field in which a scanning line signal of a non-interlace signal is formed and a frame pulse does not exist, the current scanning line signal, the previous scanning line signal, and the scanning line signal two lines before in the 3nth line from the frame pulse. But 1/4, 1/2 and 1 /
The scanning line signal of the non-interlaced signal is formed by adding at a ratio of 4. The scanning line signal of the non-interlaced signal is not formed in the (3n + 1) th line, and the scanning line signal of the preceding line is formed in the (3n + 2) th line. The signal and the scanning line signal two lines before are added at a ratio of 1/2, respectively, to form a scanning line signal of a non-interlaced signal. In the 3n + 1st line of the field where no frame pulse exists, the current scanning line is A scanning line signal of a non-interlace signal is formed from a signal and a scanning line signal of one line before, and a scanning line signal of a non-interlace signal is not formed in the (3n + 2) th line.
請求項3記載の発明にかかる映像信号処理装置は、イ
ンターレースされた入力映像信号の1フレームの走査線
本数を計数するライン数計数手段と、入力映像信号の1
本以上の走査線にわたって加重平均する複数の加重平均
手段とを有して、入力映像信号の1フレームの走査線本
数を減じてノンインターレース信号として出力する映像
信号処理装置であって、ライン数計数手段により計数さ
れた走査線本数に応じて、入力映像信号の走査線ごとに
複数の加重平均手段の1つを択一的に選択して出力する
間引き回路を有する。間引き回路は、ライン数計数手段
により計数された1フレームの走査線本数が偶数本であ
るときには、映像信号のいずれのフィールドの走査線信
号も、そのままノンインターレース信号の各フィールド
の走査線信号に割当て、入力映像信号の1フレームのラ
イン数が2n+1本であるときには、垂直同期信号を1/2
分周して得られるフレームパルスを基準に、各フレーム
期間で(a)入力映像信号の最初のn本の走査線信号が
ノンインターレース信号の一方のフィールドの走査線信
号にそのまま割当てられ、(b)続いて、入力映像信号
の残りのn+1本の走査線信号が利用されて、n本の走
査線と同じ位置に走査線が存在するように補間走査線信
号が形成され、補間走査線信号がノンインターレース信
号の他方のフィールドの走査線信号に割当てられる、処
理が各フレーム期間で行なわれることを特徴とする。According to a third aspect of the present invention, there is provided a video signal processing apparatus, comprising: a line number counting means for counting the number of scanning lines in one frame of an interlaced input video signal;
A plurality of weighted averaging means for performing weighted averaging over more than one scanning line, wherein the number of scanning lines in one frame of the input video signal is reduced and output as a non-interlaced signal; A thinning circuit for selectively selecting and outputting one of a plurality of weighted averaging means for each scanning line of the input video signal in accordance with the number of scanning lines counted by the means. When the number of scanning lines of one frame counted by the line number counting means is an even number, the thinning circuit assigns the scanning line signals of any field of the video signal to the scanning line signals of each field of the non-interlace signal as they are. When the number of lines in one frame of the input video signal is 2n + 1, the vertical synchronizing signal is
(A) In each frame period, the first n scanning line signals of the input video signal are directly assigned to the scanning line signals of one field of the non-interlace signal with reference to the frame pulse obtained by frequency division. Next, an interpolated scanning line signal is formed by using the remaining (n + 1) scanning line signals of the input video signal so that the scanning lines exist at the same positions as the n scanning lines. A process, which is assigned to the scanning line signal of the other field of the non-interlace signal, is performed in each frame period.
請求項4記載の発明にかかる映像信号処理装置は、イ
ンターレースされた入力映像信号の1フレームの走査線
本数を計数するライン数計数手段と、入力映像信号の1
本以上の走査線にわたって加重平均する複数の加重平均
手段とを有して、入力映像信号の1フレームの走査線本
数を減じてノンインターレース信号として出力する映像
信号処理装置であってライン数計数手段により計数され
た走査線本数に応じて、入力映像信号の走査線ごとに複
数の加重平均手段の1つを択一的に選択して出力する間
引き回路を有する。間引き回路は、ライン数計数手段に
より計数された1フレームの走査線本数が偶数本である
ときには、入力映像信号のいずれのフィールドの走査線
信号も、そのままノンインターレース信号の各フィール
ドの走査線信号に割当て、記入力映像信号の1フレーム
のライン数が2n+1本(nは正の整数)であるときに
は、垂直同期信号を1/2分周して得られるフレームパル
スを基準に、(a)入力映像信号の最初のn本の走査線
信号がノンインターレース信号の一方のフィールドの走
査線信号にそのまま割当てられ、(b)続いて、入力映
像信号の残りのn+1本の走査線信号が利用されて、n
本の走査線と同じ位置に走査線が存在するように補間走
査線信号が形成され、補間走査線信号がノンインターレ
ース信号の他方のフィールドの走査線信号に割当てら
れ、(c)こうして形成された映像信号を2ラインごと
に相加平均処理して走査線数を1/2とする、処理が各フ
レーム期間で行なわれることを特徴とする。According to a fourth aspect of the present invention, there is provided a video signal processing apparatus, comprising: a line number counting means for counting the number of scanning lines in one frame of an interlaced input video signal;
A plurality of weighted averaging means for performing weighted averaging over more than one scanning line, wherein the number of scanning lines of one frame of the input video signal is reduced and output as a non-interlaced signal; And a thinning circuit for selecting and outputting one of a plurality of weighted averaging means for each scanning line of the input video signal in accordance with the number of scanning lines counted by (1). When the number of scanning lines of one frame counted by the line number counting means is an even number, the thinning circuit converts the scanning line signal of any field of the input video signal into the scanning line signal of each field of the non-interlace signal as it is. When the number of lines in one frame of the input video signal is 2n + 1 (n is a positive integer), (a) the input video signal is determined based on the frame pulse obtained by dividing the vertical synchronization signal by 1/2. The first n scanning line signals of the signal are directly assigned to the scanning line signals of one field of the non-interlace signal, and (b) subsequently, the remaining n + 1 scanning line signals of the input video signal are used, n
The interpolated scanning line signal is formed so that the scanning line is present at the same position as the main scanning line, and the interpolated scanning line signal is assigned to the scanning line signal of the other field of the non-interlaced signal. The video signal is arithmetically averaged every two lines to reduce the number of scanning lines to half, and the processing is performed in each frame period.
請求項5記載の発明にかかる映像信号処理装置は、請
求項1記載の発明の構成に加えて、信号の書込、読出が
行なわれるとともに、書込および読出を非同期で制御で
きるフレームメモリと、フレームメモリより1フィール
ド分の信号の読出が完了した後に、当該フィールド部分
への書込を開始するようにする書込制御手段とをさらに
含み、間引き回路の出力する映像信号を上記フレームメ
モリに書込むことを特徴とする。A video signal processing apparatus according to a fifth aspect of the present invention, in addition to the configuration of the first aspect, further includes a frame memory capable of performing writing and reading of signals and controlling writing and reading asynchronously, Write control means for starting writing to the field portion after reading of the signal for one field from the frame memory is completed, and writing the video signal output from the thinning circuit to the frame memory. It is characterized by
請求項6記載の発明にかかる映像信号処理装置は、請
求項5記載の記載の発明の構成に加えて、入力映像信号
とは異なる第2の映像信号に同期して上記フレームメモ
リから信号を読出すことを特徴とする。According to a sixth aspect of the present invention, in addition to the configuration of the fifth aspect, the video signal processing apparatus reads a signal from the frame memory in synchronization with a second video signal different from the input video signal. It is characterized by putting out.
請求項7記載の発明にかかる映像信号処理装置は、請
求項6記載の発明の構成に加えて、クロック周波数、上
記フレームメモリの書込範囲、および読出範囲を複数組
記憶して切換えるための機能切換手段をさらに含み、複
数組のクロック周波数、書込範囲、および読出範囲から
1組を選択することにより、クロック周波数、書込範囲
および読出範囲を変化させることができることを特徴と
する。According to a seventh aspect of the present invention, in addition to the structure of the sixth aspect, a function for storing and switching a plurality of sets of a clock frequency, a write range, and a read range of the frame memory. Switching means is further provided, and the clock frequency, the writing range, and the reading range can be changed by selecting one set from a plurality of sets of the clock frequency, the writing range, and the reading range.
[作用] 請求項1記載の発明によれば、計数された1フレーム
の走査線本数に応じて当該フレーム内において決定され
た複数の加重平均手段の出力を選択する順序に基づい
て、当該フレームにおいて入力映像信号の走査線ごとに
択一的に複数の加重平均手段の出力を選択してノンイン
ターレース信号として出力することができる。つまり、
入力されるインターレースされた映像信号をフィールド
判定することなく、映像信号を間引きながら、ノンイン
ターレース信号を生成するものであり、そのためフィー
ルド判定回路やその誤動作防止回路を不要にすることが
できるという効果を奏する。[Operation] According to the invention described in claim 1, the output of the plurality of weighted averaging means determined in the frame according to the counted number of scanning lines in one frame is selected in the frame. The outputs of a plurality of weighted averaging means can be alternatively selected for each scanning line of the input video signal and output as a non-interlaced signal. That is,
A non-interlaced signal is generated by thinning out a video signal without performing field determination on an input interlaced video signal, thereby eliminating the need for a field determination circuit and its malfunction prevention circuit. Play.
請求項2記載の発明によれば、計数された1フレーム
の走査線本数が3nであるか、6n+1であるか、6n+3で
あるか、6n+5であるかに応じて当該フレーム内につい
てどのような順序で複数の加重平均手段の出力を選択す
るかが容易に判定でき、それによってノンインターレー
ス信号を出力することができる。つまり、入力されるイ
ンターレースされた映像信号をフィールド判定すること
なく、映像信号を間引きながら、ノンインターレース信
号を生成するものであり、そのためあらゆる走査線本数
の入力映像信号に対して、フィールド判定の誤判定のお
それがなく、走査線本数を減ずることができる。またさ
らに回路構成が簡単になるという効果も奏する。According to the second aspect of the present invention, the order of the counted number of scanning lines in one frame is 3n, 6n + 1, 6n + 3, or 6n + 5 according to the counted number of scanning lines in one frame. Can easily determine whether to select the outputs of a plurality of weighted averaging means, and thereby output a non-interlaced signal. In other words, a non-interlaced signal is generated while thinning out the video signal without performing field determination on the input interlaced video signal. Therefore, erroneous field determination is performed for input video signals of any number of scanning lines. There is no risk of determination, and the number of scanning lines can be reduced. Further, there is an effect that the circuit configuration is further simplified.
請求項3記載の発明によれば、計数された1フレーム
の走査線本数が偶数であるか、奇数であるかに応じて当
該フレーム内についてどのような処理を行なってノンイ
ンターレース信号を形成するかを容易に判定することが
できる。つまり、入力されるインターレースされた映像
信号をフィールド判定することなく、映像信号を間引き
ながら、ノンインターレース信号を生成するものであ
り、そのためあらゆる走査線本数の入力映像信号に対し
て、フィールド判定を誤る恐れがなく走査線本数を減ず
ることができる。またそのための回路構成を簡単にする
ことができる。According to the third aspect of the present invention, what kind of processing is performed on a frame in accordance with whether the counted number of scanning lines in one frame is an even number or an odd number to form a non-interlace signal Can be easily determined. That is, a non-interlaced signal is generated while thinning out the video signal without performing field determination on the input interlaced video signal. Therefore, the field determination is incorrect for input video signals of any number of scanning lines. The number of scanning lines can be reduced without fear. Further, the circuit configuration for that purpose can be simplified.
請求項4記載の発明によれば、計数された1フレーム
の走査線本数が偶数であるか、奇数であるかに応じて当
該フレーム内についてどのような処理を行なってノンイ
ンターレース信号を形成するかが容易に判定できる。つ
まり、入力されるインターレースされた映像信号をフィ
ールド判定することなく、映像信号を間引きながら、ノ
ンインターレース信号を生成するものであり、そのため
あらゆる走査線本数の入力映像信号に対して、フィール
ド判定の誤判定がなく、走査線本数を減ずることができ
る。また回路構成が簡単になるという効果も奏する。さ
らに映像信号がいかなる信号であっても、必要とされる
走査線数が1/2、1/3、1/4であれば、間引き回路でノン
インターレース信号を形成し走査線数を減じることがで
きる。また、この構成と同様の構成により、走査線数が
1/2n、1/3n(nは自然数)の関係を満たす他の場合にも
完全なノンインターレース信号を形成することができ、
走査線数を減じることができるという効果を奏する。According to the fourth aspect of the present invention, what kind of processing is performed on a frame in accordance with whether the counted number of scanning lines in one frame is an even number or an odd number to form a non-interlace signal Can be easily determined. In other words, a non-interlaced signal is generated while thinning out the video signal without performing field determination on the input interlaced video signal. Therefore, erroneous field determination is performed for input video signals of any number of scanning lines. There is no determination, and the number of scanning lines can be reduced. Also, there is an effect that the circuit configuration is simplified. Furthermore, no matter what the video signal is, if the required number of scanning lines is 1/2, 1/3, 1/4, it is possible to reduce the number of scanning lines by forming a non-interlaced signal with a thinning circuit. it can. In addition, with the same configuration as this configuration, the number of scanning lines is reduced.
In other cases that satisfy the relationship of 1 / 2n, 1 / 3n (n is a natural number), a complete non-interlace signal can be formed.
There is an effect that the number of scanning lines can be reduced.
請求項5記載の発明によれば、1フィールド分の読出
が完了した後に当該フィールド部分への書込を開始する
ようにしたので、フィールド判定回路やその誤動作防止
回路の動作不安定に起因する問題を生ずることなく、メ
モリ上に追越しの発生しない常に最新のノンインターレ
ースの信号を安定に書込むことができる。また、フレー
ムパルスの位相にかかわらず、良好にノンインターレー
ス信号を形成することができる。これにより、制御が偶
奇いずれのフィールドから始まってもかまわないという
効果を奏することができる。この結果、書込側での映像
信号のフィールド判定を行なわなくても、インターレー
ス信号からインターレース信号への変換をすることが可
能になるという効果を奏する。According to the fifth aspect of the present invention, the writing to the field portion is started after the reading of one field is completed. Therefore, the problem caused by the unstable operation of the field determination circuit and its malfunction prevention circuit. , The latest non-interlaced signal can be stably written on the memory at all times without overtaking. In addition, a non-interlaced signal can be favorably formed regardless of the phase of the frame pulse. As a result, there is an effect that the control may start from any of the odd and even fields. As a result, it is possible to convert an interlaced signal into an interlaced signal without performing the field determination of the video signal on the writing side.
請求項6記載の発明によれば、第2の映像信号に同期
してフレームメモリから信号を読出すようにしたので、
上記した請求項5記載の発明の効果に加えてさらに、安
定な2画面処理を実現できるという効果を奏する。According to the invention of claim 6, the signal is read from the frame memory in synchronization with the second video signal.
In addition to the effect of the invention described in claim 5, there is an effect that stable two-screen processing can be realized.
請求項7記載の発明によれば、機能切換手段を有する
ために、1つの回路を複数の目的に応じて切換えて使用
することができる。特に、1つのメモリを多くの機能に
共用することができる。そのため上記した請求項6記載
の発明の効果に加えてさらに装置のコストダウンを図る
ことができるという効果を奏する。According to the seventh aspect of the present invention, since the function switching means is provided, one circuit can be switched and used for a plurality of purposes. In particular, one memory can be shared for many functions. Therefore, in addition to the effect of the invention described in claim 6, there is an effect that the cost of the apparatus can be further reduced.
[実施例] 以下、第1図を参照しながら、走査線数変換装置およ
びダウンコンバータ装置の一実施例について説明する。[Embodiment] Hereinafter, an embodiment of a scanning line number conversion device and a down converter device will be described with reference to FIG.
また、ダウンコンバータ装置内蔵の2画面テレビ受像
機については、最後に説明する。A two-screen television receiver with a built-in downconverter will be described last.
第1図において、入力端子1には基準となる映像信号
SVm、例えばNTSC信号が供給される。この映像信号SVmは
切換スイッチ2の固定端子mに接続される。In FIG. 1, an input terminal 1 has a reference video signal.
An SVm, for example, an NTSC signal is supplied. This video signal SVm is connected to the fixed terminal m of the changeover switch 2.
映像信号SVmは、後述するように、同期分離してダウ
ンコンバータ装置からの信号の出力のタイミング基準に
用いるので、どの様な映像をあらわす信号であってもか
まわない。As described later, the video signal SVm is separated from synchronization and used as a timing reference for output of a signal from the down-converter device, so that it may be a signal representing any video.
また、入力端子3には映像信号SVs、例えばハイビジ
ョン信号が供給される。この映像信号SVsはA/D変換器4
でディジタル信号に変換されたのち間引き回路5に供給
される。この間引き回路5の動作は間引き制御回路6に
よって制御される。The input terminal 3 is supplied with a video signal SVs, for example, a high definition signal. This video signal SVs is output to the A / D converter 4
After being converted into a digital signal, the signal is supplied to the thinning circuit 5. The operation of the thinning circuit 5 is controlled by a thinning control circuit 6.
そして、間引き回路5の出力信号は、例えばRAMで構
成されるフレームメモリ7に書き込み信号として供給さ
れる。このフレームメモリ7における書き込み動作は、
書き込み制御回路8によって制御される。The output signal of the thinning circuit 5 is supplied as a write signal to a frame memory 7 composed of, for example, a RAM. The write operation in the frame memory 7 is as follows.
It is controlled by the write control circuit 8.
また、入力端子3に供給される映像信号SVsは同期分
離回路9に供給され、この分離回路9で分離される垂直
同期信号WVDおよび水平同期信号WHDは間引き制御回路
6、書き込み制御回路8に供給される。The video signal SVs supplied to the input terminal 3 is supplied to a synchronization separation circuit 9, and the vertical synchronization signal WVD and the horizontal synchronization signal WHD separated by the separation circuit 9 are supplied to a thinning control circuit 6 and a write control circuit 8. Is done.
また、10は、例えばPLL回路をもって構成される書き
込みクロック発生回路であり、この発生回路10より出力
されるクロックWCKはA/D変換器4、間引き回路5、間引
き制御回路6に供給される。Reference numeral 10 denotes a write clock generation circuit including, for example, a PLL circuit. The clock WCK output from the generation circuit 10 is supplied to the A / D converter 4, the thinning circuit 5, and the thinning control circuit 6.
上述した間引き回路5では、垂直方向標本化周波数の
低減が行なわれる。この場合、垂直方向に走査線が間引
かれる。なお、標本化周波数を低減する際には、予め低
減した周波数に応じたローパスフィルタが挿入され、ナ
イキスト周波数以上の信号成分が存在しないようにされ
る。In the thinning circuit 5 described above, the sampling frequency in the vertical direction is reduced. In this case, the scanning lines are thinned in the vertical direction. When the sampling frequency is reduced, a low-pass filter corresponding to the reduced frequency is inserted in advance so that no signal component having a frequency higher than the Nyquist frequency is present.
間引き回路5では、上述した標本化周波数の低減処理
の他に、走査線信号を補間してノンインターレース信号
の形成処理が行なわれる。The thinning circuit 5 performs a process of forming a non-interlace signal by interpolating a scanning line signal, in addition to the above-described process of reducing the sampling frequency.
ここで、標本化周波数の低減処理およびノンインター
レース信号の形成処理について詳細に説明する。Here, the sampling frequency reduction process and the non-interlace signal forming process will be described in detail.
ここでは、出力信号の1フィールドの走査線数を入力
信号の1フレームの走査線数の1/2、1/3、1/4にする場
合を例にとって説明する。これらを組み合わせて用いれ
ば、ほとんど任意数の走査線数を実現できる。Here, an example will be described in which the number of scanning lines in one field of the output signal is set to 、, 3, and 1 of the number of scanning lines in one frame of the input signal. If these are used in combination, almost any number of scanning lines can be realized.
また、ここでは、垂直方向の標本化周波数の低減処理
と、ノンインターレースの信号をフィールド判定手段を
使わずに形成する処理にポイントがある。したがって、
この2点を中心に説明する。Here, the point lies in the process of reducing the sampling frequency in the vertical direction and the process of forming a non-interlaced signal without using the field determination means. Therefore,
The description will focus on these two points.
まず出力信号の1フィールドの走査線数を入力映像信
号の1フレームの走査線数の1/2にする場合について説
明する。First, a case where the number of scanning lines in one field of the output signal is reduced to half the number of scanning lines in one frame of the input video signal will be described.
映像信号SVsの1フィールドのライン数を、便宜上ln
本とすると、出力すべきノンインターレース信号の1フ
ィールドのライン数は、 ln÷2×2=ln[本] となる。ここで、「÷2」は走査線数が1/2となること
を、「×2」はノンインターレース化によってライン数
が2倍となること表している。The number of lines in one field of the video signal SVs is represented by ln for convenience.
If the number of lines is one, the number of lines of one field of the non-interlace signal to be output is ln ÷ 2 × 2 = ln [lines]. Here, "$ 2" indicates that the number of scanning lines is halved, and "x2" indicates that the number of lines is doubled due to non-interlacing.
このように、出力されるべき1フィールドのライン数
は、映像信号SVsの1フィールドのライン数と等しくな
るので、次のようにノンインターレース化される。As described above, the number of lines in one field to be output is equal to the number of lines in one field of the video signal SVs, so that non-interlacing is performed as follows.
映像信号SVsの1フレームのライン数が偶数本である
ときには、映像信号SVs自体がノンインターレース信号
であると考えられるから、映像信号SVsのいずれのフィ
ールドの走査線信号も、そのままノンインターレース信
号の各フィールドの走査線信号に割り当てられる。When the number of lines in one frame of the video signal SVs is an even number, the video signal SVs itself is considered to be a non-interlaced signal. Therefore, the scanning line signal of any field of the video signal SVs is directly used for each of the non-interlaced signals. Assigned to field scan line signals.
また、映像信号SVsの1フレームライン数が2n+1本
(nは正の整数)で奇数本であるときには、垂直同期信
号WVDを1/2分周して得られるフレームパルスを基準に、
各フレーム期間で、以下の処理が行なわれる。When the number of one frame line of the video signal SVs is 2n + 1 (n is a positive integer) and an odd number, a frame pulse obtained by dividing the vertical synchronizing signal WVD by 1/2 is used as a reference.
The following processing is performed in each frame period.
つまり、映像信号SVsの最初のn本の走査線信号がノ
ンインターレース信号の一方のフィールドの走査線信号
にそのまま割り当てられる。続いて、映像信号SVsの残
りn+1本の走査線信号が利用されて、上述したn本の
走査線と同じ位置に走査線が存在するように補間走査線
信号が形成され、この補間走査線信号がノンインターレ
ース信号の他方のフィールドの走査線信号に割り当てら
れる。That is, the first n scanning line signals of the video signal SVs are directly assigned to the scanning line signals of one field of the non-interlace signal. Subsequently, by using the remaining (n + 1) scanning line signals of the video signal SVs, an interpolation scanning line signal is formed such that the scanning lines exist at the same positions as the above-mentioned n scanning lines. Is assigned to the scanning line signal of the other field of the non-interlace signal.
第4図Aは映像信号SVsを示しており、「○」印は走
査線である。また、同図Bはフレームメモリ7に書き込
まれるノンインターレース信号であり、「×」印は補間
走査線信号による走査線である。FIG. 4A shows the video signal SVs, and “○” indicates a scanning line. FIG. 6B shows a non-interlace signal written in the frame memory 7, and the “x” mark indicates a scanning line based on an interpolation scanning line signal.
補間走査線信号は、例えば上下のラインの相加平均処
理によって形成される。つまり、フレームパルスを基準
に残りのn+1本のラインでは、第5図Aに実線で囲ん
で示したように2走査線が組み合わせられてそれぞれ1/
2の割合で加算され、これにより補間走査線信号が形成
される。The interpolation scanning line signal is formed by, for example, arithmetic averaging of the upper and lower lines. In other words, as for the remaining n + 1 lines based on the frame pulse, two scanning lines are combined as shown by the solid line in FIG.
They are added at a rate of two, thereby forming an interpolated scan line signal.
第5図Bは、以上のようにして形成されるノンインタ
ーレース信号を示している。この場合、各走査線の垂直
方向の位置を同図Aに揃えて書くことで、各走査線の位
置が、映像信号SVsではどの位置に対応するかを分かり
易くしている。FIG. 5B shows a non-interlaced signal formed as described above. In this case, by writing the vertical position of each scanning line in the same manner as in FIG. 7A, it is easy to understand which position of each scanning line corresponds to the video signal SVs.
つまり、ノンインターレース信号の1の走査線は映
像信号SVsの1の位置に、ノンインターレース信号のl
2の走査線は映像信号SVsのl3の位置に、以下同様の位置
に対応するように演算処理がされてノンインターレース
信号が形成される。That is, one scanning line of the non-interlace signal is placed at the position of one of the video signals SVs,
The scanning line 2 is subjected to arithmetic processing at the position 13 of the video signal SVs so as to correspond to the same position, and a non-interlace signal is formed.
ところで、上述したようにフレームパルスを基準とし
ているが、フレームパルスの位相が反転する場合には、
第6図Aに示すように、補間走査線信号の形成処理が行
なわれ、同図Bに示すように、ノンインターレース信号
が形成される。この場合、ノンインターレース信号の
1の走査線は映像信号SVsのl2の位置に、ノンインター
レース信号のl2の走査線は映像信号SVsのl4の位置に、
以下同様の位置に対応するようになり、第5図例の場合
に比べて1ライン分ずつずれるが、各フィールドごとの
走査線位置は一定しており、同様にノンインターレース
信号が形成される。By the way, although the frame pulse is referred to as described above, when the phase of the frame pulse is inverted,
As shown in FIG. 6A, a process of forming an interpolation scanning line signal is performed, and as shown in FIG. 6B, a non-interlace signal is formed. In this case, one scan line of the non-interlace signal is located at the position of l2 of the video signal SVs, the scan line of l2 of the non-interlace signal is located at the position of l4 of the video signal SVs,
Hereinafter, the positions correspond to the same positions, and are shifted by one line as compared with the case of the example in FIG. 5, but the scanning line position for each field is constant, and a non-interlace signal is formed similarly.
なお、第4図〜第6図では、映像信号SVsの1フレー
ムのライン数を11本として説明したが、一般に奇数本の
場合には同様にしてノンインターレース信号が形成され
る。4 to 6, the description has been made assuming that the number of lines in one frame of the video signal SVs is eleven. However, in the case of an odd number, non-interlaced signals are generally formed in the same manner.
第7図は、上述した処理をするための間引き回路5お
よび間引き制御回路6の具体構成例を示すものである。FIG. 7 shows a specific configuration example of the thinning circuit 5 and the thinning control circuit 6 for performing the above-described processing.
同図において、A/D変換器4からの映像信号SVsは切換
スイッチ51vのa側の固定端子に供給される。また、こ
の映像信号SVsは直接加算器52vに供給されると共に、1
水平期間の遅延時間を有する遅延素子を構成するライン
メモリ53vを介して加算器52vに供給される。加算器52v
では2つの信号がそれぞれ1/2の割合で加算され、その
出力信号は補間走査線信号として切換スイッチ51vのb
側の固定端子に供給される。In the figure, the video signal SVs from the A / D converter 4 is supplied to the fixed terminal on the a side of the changeover switch 51v. The video signal SVs is directly supplied to the adder 52v and
The signal is supplied to an adder 52v via a line memory 53v constituting a delay element having a delay time of a horizontal period. Adder 52v
In this example, the two signals are added at a ratio of 1/2, and the output signal is used as an interpolated scanning line signal.
Supplied to the fixed terminal on the side.
また、同期分離回路9からの垂直同期信号WVDは、例
えばTフリップフロップ、ゲート回路等で構成されるフ
レーム順位回路61に供給される。このフレーム順位回路
61では、垂直同期信号WVDを1/2に分周してフレームパル
スWFPが形成されると共に、このフレームパルスWFPが存
在するフィールドであるかどうかを示す信号SFPが形成
される。The vertical synchronizing signal WVD from the synchronizing separation circuit 9 is supplied to a frame order circuit 61 composed of, for example, a T flip-flop, a gate circuit, and the like. This frame order circuit
At 61, the vertical synchronizing signal WVD is frequency-divided by 1/2 to form a frame pulse WFP, and a signal SFP indicating whether or not the field is where the frame pulse WFP exists is formed.
フレーム順位回路61からのフレームパルスWFPは、例
えばカウンタを用いて構成されるライン数計数回路62に
供給されると共に、この計数回路62には同期分離回路9
からの水平同期信号WHDが供給されて、1フレームのラ
イン数が計数される。そして、この計数回路62からの1
フレームのライン数データはステータス判定回路63に供
給され、1フレームのライン数が偶数か奇数かが判定さ
れる。The frame pulse WFP from the frame order circuit 61 is supplied to a line number counting circuit 62 constituted by using, for example, a counter.
Is supplied, and the number of lines in one frame is counted. The 1 from the counting circuit 62
The line number data of the frame is supplied to the status determination circuit 63, and it is determined whether the number of lines in one frame is even or odd.
またフレーム順位回路61からのフレームパルスWFP
は、例えばカウンタで構成されるラインタイミング表示
回路64に供給されると共に、このタイミング表示回路64
には同期分離回路9からの水平同期信号WHDが供給され
る。そして、このタイミング表示回路64では、現在のラ
インがフレームパルスWFPから教えて何本目であるかが
計数される。Also, the frame pulse WFP from the frame order circuit 61
Is supplied to a line timing display circuit 64 composed of, for example, a counter, and the timing display circuit 64
Is supplied with a horizontal synchronization signal WHD from the synchronization separation circuit 9. The timing display circuit 64 counts the number of the current line from the frame pulse WFP.
上述したフレーム順位回路61からの信号SFP、ステー
タス判定回路63からの判定信号およびタイミング表示回
路64からの計数データは、間引き回路5の切換スイッチ
51vに切り換え制御信号として供給される。The signal SFP from the frame order circuit 61, the determination signal from the status determination circuit 63, and the count data from the timing display circuit 64 are provided by the changeover switch of the thinning circuit 5.
It is supplied as a switching control signal to 51v.
すなわち、切換スイッチ51vは、1フレームのライン
数が偶数であるときには、a側に接続されたままとされ
る。一方、1フレームのライン数が奇数であるときに
は、フレームパルスからnラインまでの期間はa側に接
続され、残りのn+1ラインの期間はb側に接続され
る。That is, when the number of lines in one frame is an even number, the changeover switch 51v remains connected to the a side. On the other hand, when the number of lines in one frame is an odd number, the period from the frame pulse to the n-th line is connected to the a-side, and the remaining n + 1-line period is connected to the b-side.
これにより、切換スイッチ51vからは、走査線数が1/2
にされたノンインターレース信号が出力される。As a result, the number of scanning lines is reduced by half from the changeover switch 51v.
The non-interlaced signal is output.
また、間引き制御回路6において、フレーム順位回路
61からの信号SFP、ステータス判定回路63からの判定信
号およびタイミング表示回路64からの計数データは、ラ
インアドレス制御回路65に供給される。そして、このラ
インアドレス制御回路65より書き込み制御回路8には、
ラインアドレスのインクリメント信号INCが供給され
る。なお、このインクリメント信号INCは、後述するよ
うに出力のイネーブル信号WEとしても供給される。In the thinning control circuit 6, a frame order circuit
The signal SFP from 61, the determination signal from the status determination circuit 63, and the count data from the timing display circuit 64 are supplied to the line address control circuit 65. The line address control circuit 65 supplies the write control circuit 8 with:
A line address increment signal INC is supplied. The increment signal INC is also supplied as an output enable signal WE as described later.
次に、走査線数が1/3の場合について説明する。 Next, a case where the number of scanning lines is 1/3 will be described.
映像信号SVsの1フィールドのライン数を、便宜上ln
本とすると、出力されるべきノンインターレース信号の
1フィールドのライン数は、 ln÷3×2=2ln/3[本] となる。ここで、「÷3」は走査線数が1/3であること
を、「×2」はノンインターレース化によって走査線数
が2倍となることを表している。The number of lines in one field of the video signal SVs is represented by ln for convenience.
If the number of lines is one, the number of lines of one field of the non-interlace signal to be output is ln 3 × 2 = 2ln / 3 [lines]. Here, “$ 3” indicates that the number of scanning lines is 3, and “× 2” indicates that the number of scanning lines is doubled due to non-interlacing.
このように、出力されるべき1フィールドのライン数
は、映像信号SVsの1フィールドのライン数の2/3となる
ので、映像信号SVsの1フレームのライン数に応じて、
次のようにノンインターレース化される。As described above, the number of lines of one field to be output is 2/3 of the number of lines of one field of the video signal SVs. Therefore, according to the number of lines of one frame of the video signal SVs,
Non-interlaced as follows.
映像信号SVsの1フレームのライン数が偶数本(例え
ば526本、626本、1050本、1250本など)であるときに
は、映像信号SVs自体がノンインターレース信号である
と考えられる。この場合は、映像信号SVsの各フィール
ドごとに、3n+0、3n+1、3n+2番目の走査線信号か
ら2本分の走査線信号が形成され、これがノンインター
レース信号の各フィールドの走査線信号に割り当てられ
る。例えば、3ラインごとに、以下の制御が繰り返され
て形成される。When the number of lines in one frame of the video signal SVs is an even number (for example, 526, 626, 1050, 1250, etc.), the video signal SVs itself is considered to be a non-interlace signal. In this case, for each field of the video signal SVs, two scanning line signals are formed from the 3n + 0, 3n + 1, and 3n + 2nd scanning line signals, and are assigned to the scanning line signals of each field of the non-interlace signal. For example, the following control is repeated every three lines.
第3n+0番目のラインでは、現在の走査線信号および
1ライン前の走査線信号が、それぞれ1/2の割合で加算
されてノンインターレース信号の走査線信号が形成され
る。In the 3n + 0th line, the current scanning line signal and the previous scanning line signal are added at a ratio of 1/2, respectively, to form a non-interlaced scanning line signal.
第3n+1番目のラインでは、ノンインターレース信号
の走査線信号は形成されない。On the (3n + 1) th line, a scanning line signal of a non-interlace signal is not formed.
第3n+2番目のラインでは、現在の走査線信号、1ラ
イン前の走査線信号および2ライン前の走査線信号が、
それぞれ1/4、1/2および1/4の割合で加算されてノンイ
ンターレース信号の走査線信号が形成される。In the (3n + 2) th line, the current scanning line signal, the scanning line signal one line before and the scanning line signal two lines before are
A scanning line signal of a non-interlace signal is formed by adding at a ratio of 1/4, 1/2, and 1/4, respectively.
また、映像信号SVsの1フレームのライン数が6k+3
本(kは正の整数であり、例えば525本、627本、1125本
など)である場合には、垂直同期信号WVDを1/2分周して
得られるフレームパルスを基準にして、各フレーム期間
で3ラインごとに制御が繰り返されてノンインターレー
ス信号の走査線信号が形成される。Also, the number of lines in one frame of the video signal SVs is 6k + 3.
In the case where k is a positive integer (for example, 525 lines, 627 lines, 1125 lines, etc.), each frame is determined based on a frame pulse obtained by dividing the vertical synchronization signal WVD by 1/2. The control is repeated every three lines during the period to form a scanning line signal of a non-interlace signal.
第8図Aが映像信号SVsを示しており、「○」印は走
査線である。また、同図Bは出力されるノンインターレ
ース信号を示しており、「×」印は走査線である。この
場合、ノンインターレース信号の各走査線信号は、すべ
て映像信号SVsの複数の走査線信号より演算されて形成
される。FIG. 8A shows the video signal SVs, and the “○” marks are scanning lines. FIG. 6B shows a non-interlaced signal to be output, and “x” indicates a scanning line. In this case, each scanning line signal of the non-interlaced signal is formed by calculating from a plurality of scanning line signals of the video signal SVs.
例えば、各フレーム期間で3ラインごとに、以下の制
御が繰り返される。For example, the following control is repeated every three lines in each frame period.
すなわち、フレームパルスから3n+0(0,3,6,……)
番目のラインでは、第9図Aに破線で囲んで示した現在
の走査線信号および1ライン前の走査線信号が、それぞ
れ1/2の割合で加算されてノンインターレース信号の走
査線信号が形成される。That is, 3n + 0 (0, 3, 6, ...) from the frame pulse
In the third line, the current scanning line signal and the previous scanning line signal surrounded by a broken line in FIG. 9A are added at a rate of 1/2 each to form a scanning line signal of a non-interlace signal. Is done.
また、3n+1(1,4,7,……)番目のラインでは、ノン
インターレース信号の走査線信号は形成されない。Further, in the 3n + 1 (1, 4, 7,...) -Th line, a scanning line signal of a non-interlace signal is not formed.
また、3n+2(2,5,8,……)番目のラインでは、第9
図Aに実線で囲んで示した現在の走査線信号、1ライン
前の走査線信号および2ライン前の走査線信号が、それ
ぞれ1/4、1/2および1/4の割合で加算されてノンインタ
ーレース信号の走査線信号が形成される。In the 3n + 2 (2,5,8, ...) line, the ninth line
The current scanning line signal surrounded by a solid line in FIG. A, the scanning line signal one line before and the scanning line signal two lines before are added at a ratio of 1/4, 1/2 and 1/4, respectively. A scanning line signal of a non-interlace signal is formed.
なお、第9図Aにおいて、「(x=0〜14)」は走
査線である。In FIG. 9A, “(x = 0 to 14)” is a scanning line.
また、第9図Bは以上の制御が繰り返されて形成され
たノンインターレース信号を示しており、「×」印は走
査線である。この場合、各走査線の垂直方向の位置を同
図Aに揃えて書くことで、各走査線の位置が映像信号SV
sではどの位置に対応するかを分かり易くしている。FIG. 9B shows a non-interlaced signal formed by repeating the above control, and “x” indicates a scanning line. In this case, the vertical position of each scanning line is written in the same manner as in FIG.
In s, it is easy to understand which position corresponds.
つまり、ノンインターレース信号の1の走査線は映
像信号SVsのl2の位置に、ノンインターレース信号のl2
の走査線は映像信号SVsのl3′の位置に、以下同様の位
置に対応するように演算処理がされてノンインターレー
ス信号が形成される。That is, one scanning line of the non-interlace signal is placed at the position of l2 of the video signal SVs,
Are processed at the position of l3 'of the video signal SVs so as to correspond to the following similar positions to form a non-interlaced signal.
ところで、上述したようにフレームパルスを基準とし
ているが、フレームパルスの位相が反転する場合には、
第10図Aに示すように処理が行なわれ、同図Bに示すよ
うに、ノンインターレース信号が形成される。この場
合、ノンインターレース信号の1の走査線は、映像信
号SVsの1の位置に、ノンインターレース信号のl2の
走査線は、映像信号SVsのl2′の位置に、以下同様の位
置に対応するようになり、第9図例の場合に比べて2ラ
イン分ずつずれるが、各フィールドごとの走査線位置は
一定しており、同様にノンインターレース信号が形成さ
れる。By the way, although the frame pulse is referred to as described above, when the phase of the frame pulse is inverted,
The processing is performed as shown in FIG. 10A, and a non-interlace signal is formed as shown in FIG. 10B. In this case, one scan line of the non-interlace signal corresponds to the position of 1 of the video signal SVs, the scan line of l2 of the non-interlace signal corresponds to the position of l2 'of the video signal SV, and so on. The scanning line position for each field is constant, but a non-interlaced signal is formed in the same manner.
なお、第8図〜第10図では映像信号SVsの走査線数を1
5本として説明したが、例えば525本、627本、1125本な
ど、一般に走査線数が6k+3本の場合には同様にしてノ
ンインターレース信号が形成される。8 to 10, the number of scanning lines of the video signal SVs is one.
Although the description has been made with reference to five lines, for example, when the number of scanning lines is 6k + 3, such as 525 lines, 627 lines, and 1125 lines, a non-interlace signal is formed in the same manner.
また、映像信号SVsの1フレームのライン数が6k+1
本(kは正の整数であり、例えば523本、625本など)で
ある場合には、3ラインごとに制御が繰り返されてノン
インターレース信号の走査線信号が形成される。この場
合、垂直同期信号WVDを1/2分周して得られるフレームパ
ルスが存在するフィールドと存在しないフィールドで
は、その制御が異なるようにされる。Also, the number of lines in one frame of the video signal SVs is 6k + 1.
When the number is k (k is a positive integer, for example, 523 lines, 625 lines, etc.), the control is repeated every three lines to form a scanning line signal of a non-interlace signal. In this case, the control is different between a field where a frame pulse obtained by dividing the vertical synchronization signal WVD by 1/2 and a field where the frame pulse does not exist.
第11図Aは映像信号SVsを示しており、「○」印は走
査線である。また、同図Bは出力されるノンインターレ
ース信号を示しており、「×」印は走査線である。この
場合、ノンインターレース信号の各走査線信号は、すべ
て映像信号SVsの複数の走査線信号より演算されて形成
される。FIG. 11A shows a video signal SVs, and “○” indicates a scanning line. FIG. 6B shows a non-interlaced signal to be output, and “x” indicates a scanning line. In this case, each scanning line signal of the non-interlaced signal is formed by calculating from a plurality of scanning line signals of the video signal SVs.
例えば、フレームパルスが存在するフィールドと存在
しないフィールドでは、3ラインごとに、それぞれ以下
の制御が繰り返される。For example, in a field where a frame pulse exists and a field where no frame pulse exists, the following control is repeated for every three lines.
すなわち、第12図Aにおいて、フィールドf1にフレー
ムパルスが存在したとすると、このフィールドf1では、
フレームパルスから3n+0(0,3,6,……)番目のライン
では、第12図Aに実線で囲んで示した現在の走査線信
号、1ライン前の走査線信号および2ライン前の走査線
信号が、それぞれ1/4、1/2および1/4の割合で加算され
てノンインターレース信号の走査線信号が形成される。That is, in FIG. 12A, assuming that a frame pulse exists in the field f1, in this field f1,
In the 3n + 0 (0, 3, 6,...) Line from the frame pulse, the current scanning line signal surrounded by a solid line in FIG. 12A, the scanning line signal one line before, and the scanning line two lines before The signals are added at a rate of 1/4, 1/2 and 1/4, respectively, to form a scanning line signal of a non-interlaced signal.
また、3n+1(1,4,7,……)番目のラインでは、ノン
インターレース信号の走査線信号は形成されない。Further, in the 3n + 1 (1, 4, 7,...) -Th line, a scanning line signal of a non-interlace signal is not formed.
また、3n+2(2,5,8,……)番目のラインでは、第12
図Aに破線で囲んで示した1ライン前の走査線信号およ
び2ライン前の走査線信号が、それぞれ1/2の割合で加
算されてノンインターレース信号の走査線信号が形成さ
れる。In the 3n + 2 (2,5,8, ...) line, the twelfth
The one-line preceding scanning line signal and the two-line preceding scanning line signal surrounded by a broken line in FIG. A are added at a rate of 1/2, respectively, to form a non-interlaced scanning line signal.
また、フレームパルスが存在しないフィールドf2で
は、フレームパルスから3n+0(12,15,18,……)番目
のラインでは、第12図Aに破線で囲んで示した現在の走
査線信号および1ライン前の走査線信号が、それぞれ1/
2の割合で加算されてノンインターレース信号の走査線
信号が形成される。In the field f2 where no frame pulse is present, the current scanning line signal enclosed by a broken line in FIG. 12A and one line before the 3n + 0 (12, 15, 18,...) Line from the frame pulse Scan line signals are 1 /
The scanning line signal of the non-interlace signal is formed by adding at the ratio of 2.
また、3n+1(13,16,19,……)番目のラインでは、
ノンインターレース信号の走査線信号は形成されない。In the 3n + 1 (13,16,19, ...) line,
No scanning line signal of the non-interlace signal is formed.
また、3n+2(11,14,17,……)番目のラインでは、
第12図Aに実線で囲んで示した現在の走査線信号、1ラ
イン前の走査線信号および2ライン前の走査線信号が、
それぞれ1/4、1/2および1/4の割合で加算されてノンイ
ンターレース信号の走査線信号が形成される。In the 3n + 2 (11,14,17, ...) line,
The current scanning line signal surrounded by a solid line in FIG. 12A, the scanning line signal one line before and the scanning line signal two lines before are
A scanning line signal of a non-interlace signal is formed by adding at a ratio of 1/4, 1/2, and 1/4, respectively.
なお、第12図Aにおいて、「(x=0〜18)」は走
査線である。In FIG. 12A, “(x = 0 to 18)” is a scanning line.
また、第12図Bは以上の制御が繰り返されて形成され
たノンインターレース信号を示しており、「×」印は走
査線である。この場合、各走査線の垂直方向の位置を同
図Aに揃えて書くことで、各走査線の位置が映像信号SV
sではどの位置に対応するかを分かり易くしている。FIG. 12B shows a non-interlaced signal formed by repeating the above control, and “x” indicates a scanning line. In this case, the vertical position of each scanning line is written in the same manner as in FIG.
In s, it is easy to understand which position corresponds.
つまり、ノンインターレース信号の1の走査線は映
像信号のSVsの1′の位置に、ノンインターレース信
号のl2の走査線は映像信号SVsのl3の位置に、以下同様
の位置に対応するように演算処理がされてノンインター
レース信号が形成される。That is, one scan line of the non-interlace signal is calculated at the position 1 'of the SVs of the video signal, the scan line 12 of the non-interlace signal is calculated at the position 13 of the video signal SVs, and so on. The processing is performed to form a non-interlaced signal.
なお、以上の説明では、フレームパルスが存在するフ
ィールドの3n+1番目のラインでは、ノンインターレー
ス信号の走査線信号は形成されず、3n+2番目のライン
で、1ライン前の走査線信号および2ライン前の走査線
信号よりノンインターレース信号の走査線信号を形成す
るようにしているが、これは次のようにしてもよい。す
なわち、3n+1番目のラインでは、現在の走査線信号お
よび1ライン前の走査線信号よりノンインターレース信
号の走査線信号を形成し、3n+2番目のラインでは、ノ
ンインターレース信号の走査線信号を形成しないように
してもよい。In the above description, the scanning line signal of the non-interlace signal is not formed in the 3n + 1th line of the field where the frame pulse exists, and the scanning line signal of the previous line and the scanning line signal of the previous line are not formed in the 3n + 2nd line. Although the scanning line signal of the non-interlace signal is formed from the scanning line signal, this may be performed as follows. That is, in the (3n + 1) th line, a scanning line signal of a non-interlace signal is formed from the current scanning line signal and the scanning line signal one line before, and in the (3n + 2) th line, a scanning line signal of a non-interlace signal is not formed. It may be.
ところで、フレームパルスの位相が反転する場合に
は、第13図Aに示す処理が行なわれ、同図Bに示すよう
に、ノンインターレース信号が形成される。この場合、
ノンインターレース信号の1の走査線は、映像信号SV
sのl2の位置に、ノンインターレース信号のl2の走査線
は、映像信号SVsのl3′の位置に、以下同様の位置に対
応するようになり、第12図例の場合に比べて1ライン分
ずつずれるが、各フィールドごとの走査線位置は一定し
ており、同様にノンインターレース信号が形成される。By the way, when the phase of the frame pulse is inverted, the processing shown in FIG. 13A is performed, and a non-interlaced signal is formed as shown in FIG. 13B. in this case,
One scanning line of the non-interlace signal is a video signal SV
The scanning line of l2 of the non-interlace signal at the position of l2 of the s corresponds to the position of the l3 'of the video signal SVs, and the same as the following position. However, the scanning line position for each field is constant, and a non-interlace signal is similarly formed.
なお、第11図〜第13図では映像信号SVsの走査線数を1
9本として説明したが、例えば523本、625本など、一般
に走査線数が6k+1本の場合には同様にしてノンインタ
ーレース信号が形成される。Note that in FIGS. 11 to 13, the number of scanning lines of the video signal SVs is one.
Although the description has been made on the assumption that the number of scanning lines is nine, for example, when the number of scanning lines is 6k + 1, such as 523 lines or 625 lines, a non-interlace signal is formed in the same manner.
また、映像信号SVSの1フレームのライン数が6k+5
本(kは正の整数であり、例えば527本、623本など)で
ある場合には、3ラインごとに制御が繰り返されてノン
インターレース信号の走査線信号が形成される。1フレ
ームのライン数が6k+1本の場合と同様に、垂直同期信
号WVDを1/2分周して得られるフレームパルスが存在する
フィールドと存在しないフィールドでは、その制御が異
なるようにされる。Also, the number of lines in one frame of the video signal SVS is 6k + 5
When the number is k (k is a positive integer, for example, 527 or 623), the control is repeated every three lines to form a scanning line signal of a non-interlace signal. As in the case where the number of lines in one frame is 6k + 1, the control is different between a field in which a frame pulse obtained by dividing the vertical synchronizing signal WVD by 1/2 and a field in which a frame pulse does not exist.
第14図Aは映像信号SVSを示しており、「○」印は走
査線である。また、同図Bは出力されるノンインターレ
ース信号を示しており、「×」印は走査線である。この
場合、ノンインターレース信号の各走査線信号は、すべ
て映像信号SVSの複数の走査線信号より演算されて形成
される。FIG. 14A shows a video signal SVS, and “○” indicates a scanning line. FIG. 6B shows a non-interlaced signal to be output, and “x” indicates a scanning line. In this case, each scanning line signal of the non-interlace signal is formed by calculating from a plurality of scanning line signals of the video signal SVS.
例えば、フレームパルスが存在するフィールドと存在
しないフィールドでは、3ラインごとに、それぞれ以下
の制御が繰り返される。For example, in a field where a frame pulse exists and a field where no frame pulse exists, the following control is repeated for every three lines.
すなわち、第15図Aにおいて、フィールドf1にフレー
ムパルスが存在したとすると、このフィールドf1では、
フレームパルスから3n+0(0,3,6,……)番目のライン
では、第15図Aに実線で囲んで示した現在の走査線信号
および1ライン前の走査線信号が、それぞれ1/2の割合
で加算されてノンインターレース信号の走査線信号が形
成される。That is, assuming that a frame pulse exists in the field f1 in FIG. 15A,
In the 3n + 0 (0, 3, 6,...) -Th line from the frame pulse, the current scanning line signal and the previous scanning line signal enclosed by a solid line in FIG. The non-interlaced scanning line signals are formed by adding at the ratio.
また、3n+1(1,4,7,……)番目のラインでは、ノン
インターレース信号の走査線信号は形成されない。Further, in the 3n + 1 (1, 4, 7,...) -Th line, a scanning line signal of a non-interlace signal is not formed.
また、3n+2(2,5,8,……)番目のラインでは、第15
図Aに破線で囲んで示した現在の走査線信号、1ライン
前の走査線信号および2ライン前の走査線信号が、それ
ぞれ1/4,1/2および1/4の割合で加算されてノンインター
レース信号の走査線信号が形成される。In the 3n + 2 (2,5,8, ...) line, the 15th line
The current scanning line signal surrounded by a broken line in FIG. A, the scanning line signal one line before and the scanning line signal two lines before are added at the ratios of 1/4, 1/2 and 1/4, respectively. A scanning line signal of a non-interlace signal is formed.
また、フレームパルスが存在しないフィールドf2で
は、フレームパルスから3n+0(9,12,15,……)番目の
ラインでは、第15図Aに破線で囲んで示した現在の走査
線信号、1ライン前の走査線信号および2ライン前の走
査線信号が、それぞれ1/4,1/2および1/4の割合で加算さ
れてノンインターレース信号の走査線信号が形成され
る。In the field f2 in which no frame pulse exists, the current scanning line signal surrounded by a broken line in FIG. 15A and the line before the 3n + 0 (9, 12, 15,...) Line from the frame pulse And the scanning line signal two lines before are added at a rate of 1/4, 1/2 and 1/4, respectively, to form a scanning line signal of a non-interlace signal.
また、3n+1(10,13,16,……)番目のラインでは、
ノンインターレース信号の走査線信号は形成されない。In the 3n + 1 (10,13,16, ...) line,
No scanning line signal of the non-interlace signal is formed.
また、3n+2(11,14,……)番目のラインでは、第15
図Aに実線で囲んで示した1ライン前の走査線信号およ
び2ライン前の走査線信号が、それぞれ1/2の割合で加
算されてノンインターレース信号の走査線信号が形成さ
れる。In the 3n + 2 (11, 14, ...) line, the 15th line
The one-line preceding scanning line signal and the two-line preceding scanning line signal surrounded by a solid line in FIG. A are added at a rate of 1/2, respectively, to form a non-interlaced scanning line signal.
なお、第15図Aにおいて、「(x=0〜16)」は走
査線である。In FIG. 15A, “(x = 0 to 16)” is a scanning line.
また、第15図Bは以上の制御が繰り返されて形成され
たノンインターレース信号を示しており、「×」印は走
査線である。この場合、各走査線の垂直方向の位置を同
図Aに揃えて書くことで、各走査線の位置が映像信号SV
Sではどの位置に対応するかを分かり易くしている。FIG. 15B shows a non-interlaced signal formed by repeating the above control, and “x” indicates a scanning line. In this case, the vertical position of each scanning line is written in the same manner as in FIG.
In S, it is easy to understand which position corresponds.
つまり、ノンインターレース信号の1の走査線は映
像信号のSVSのl2の位置に、ノンインターレース信号のl
2の走査線は映像信号SVSのl3′の位置に、以下同様の位
置に対応するように演算処理がされてノンインターレー
ス信号が形成される。That is, one scanning line of the non-interlace signal is located at the position of l2 of the SVS of the video signal,
The scanning line 2 is subjected to arithmetic processing at the position of l3 'of the video signal SVS so as to correspond to the same position, and a non-interlace signal is formed.
なお、以上の説明では、フレームパルスが存在しない
フィールドの3n+1番目のラインでは、ノンインターレ
ース信号の走査線信号は形成されず、3n+2番目のライ
ンで、1ライン前の走査線信号および2ライン前の走査
線信号よりノンインターレース信号の走査線信号を形成
するようにしているが、これは次のようにしてもよい。
すなわち、3n+1番目のラインでは、現在の走査線信号
および1ライン前の走査線信号よりノンインターレース
信号の走査線信号を形成し、3n+2番目のラインでは、
ノンインターレース信号の走査線信号を形成しないよう
にしてもよい。In the above description, the scanning line signal of the non-interlaced signal is not formed in the 3n + 1-th line of the field where no frame pulse exists, and the scanning line signal of the previous line and the scanning line signal of the previous line are not formed in the 3n + 2nd line. Although the scanning line signal of the non-interlace signal is formed from the scanning line signal, this may be performed as follows.
That is, in the (3n + 1) th line, a scanning line signal of a non-interlace signal is formed from the current scanning line signal and the scanning line signal of the previous line, and in the (3n + 2) th line,
The scanning line signal of the non-interlace signal may not be formed.
ところで、フレームパルスの位相が反転する場合に
は、第16図Aに示す処理が行なわれ、同図Bに示すよう
に、ノンインターレース信号が形成される。この場合、
ノンインターレース信号の1の走査線は映像信号SVS
のl2′の位置に、ノンインターレース信号のl2の走査線
は映像信号SVSのl4の位置に、以下同様の位置に対応す
るようになり、第15図例の場合に比べて1ライン分ずつ
ずれるが、各フィールドごとの走査線位置は一定してお
り、同様にノンインターレース信号が形成される。By the way, when the phase of the frame pulse is inverted, the processing shown in FIG. 16A is performed, and a non-interlaced signal is formed as shown in FIG. 16B. in this case,
One scanning line of the non-interlace signal is a video signal SVS
The scan line of l2 of the non-interlace signal corresponds to the position of l4 of the video signal SVS, and thereafter, the position of l2 'of the non-interlace signal is shifted by one line compared to the case of FIG. However, the scanning line position for each field is constant, and a non-interlaced signal is similarly formed.
なお、第14図〜第16図では映像信号SVSの走査線数を1
7本として説明したが、例えば527本、623本など、一般
に走査線数が6k+5本の場合には同様にしてノンインタ
ーレース信号が形成される。14 to 16, the number of scanning lines of the video signal SVS is 1
Although the number of scanning lines has been described as seven, for example, when the number of scanning lines is 6k + 5, such as 527 lines or 623 lines, a non-interlace signal is formed in the same manner.
第17図は、上述したように走査線数を1/3にするとき
の処理を行なうための間引き回路5および間引き制御回
路6の具体構成例を示すものである。FIG. 17 shows a specific configuration example of the thinning circuit 5 and the thinning control circuit 6 for performing the processing when the number of scanning lines is reduced to 1/3 as described above.
同図において、A/D変換器4からの映像信号SVsは1水
平期間の遅延時間を有する遅延素子を構成するラインメ
モリ54vおよび55vの直列回路に供給される。そして、ラ
インメモリ54vおよび55vの出力信号は加算器56vに供給
されて、それぞれ1/2の割合で加算されたのち切換スイ
ッチ57vのc側の固定端子に供給される。また、A/D変換
器4からの映像信号SVs、ラインメモリ54vの出力信号お
よびラインメモリ55vの出力信号は加算器58vに供給され
て、それぞれ1/4、1/2および1/4の割合で加算されたの
ち切換スイッチ57vのb側の固定端子に供給される。さ
らに、A/D変換器4からの映像SVsおよびラインメモリ54
vの出力信号は加算器59vに供給されて、それぞれ1/2の
割合で加算されたのち切換スイッチ57vのa側の固定端
子に供給される。In the figure, a video signal SVs from an A / D converter 4 is supplied to a series circuit of line memories 54v and 55v which constitute a delay element having a delay time of one horizontal period. Then, the output signals of the line memories 54v and 55v are supplied to an adder 56v and added at a ratio of 1/2, respectively, and then supplied to a fixed terminal on the c side of a changeover switch 57v. The video signal SVs from the A / D converter 4, the output signal of the line memory 54v, and the output signal of the line memory 55v are supplied to the adder 58v, and the ratio is 1/4, 1/2, and 1/4, respectively. Is supplied to the fixed terminal on the b side of the changeover switch 57v. Further, the video SVs from the A / D converter 4 and the line memory 54
The output signal of v is supplied to the adder 59v, added at a ratio of 1/2, and then supplied to the fixed terminal on the a side of the changeover switch 57v.
また、間引き制御回路6のステータス判定回路63で
は、走査線数が、偶数、6k+1本、6k+3本および6k+
5本のいずれに該当するか判定される。すなわち、ライ
ン数計数回路62からの1フレームのライン数データより
ライン数が偶数であるか判断されると共に、奇数の場合
には6で割った余りが求められる。このステータス判定
回路63はハードウェアでも構成できるが、ROMを用いれ
ば簡単に構成できる。In the status determination circuit 63 of the thinning control circuit 6, the number of scanning lines is even, 6k + 1, 6k + 3, and 6k +
It is determined which of the five lines corresponds. That is, it is determined from the line number data of one frame from the line number counting circuit 62 whether the number of lines is an even number, and in the case of an odd number, the remainder divided by 6 is obtained. The status determination circuit 63 can be configured by hardware, but can be easily configured by using a ROM.
ここで用いるROMの容量は、通常の走査線本数が525本
程度とすると、次のように2Kビットとなる。すなわち、
ROMのアドレスにライン数データを供給すると10ビット
必要である。また、ステータスは全部で4通りであるか
ら2ビットで表現できる。したがって、 210×2=2Kビット である。The capacity of the ROM used here is 2K bits as follows when the normal number of scanning lines is about 525. That is,
Supplying the line number data to the ROM address requires 10 bits. Also, since there are four types of status in total, it can be represented by two bits. Therefore, 2 10 × 2 = 2K bits.
また、間引き制御回路6のラインタイミング表示回路
64では、現在のラインがフレームパルスWFPまたは垂直
同期信号WVDより何ライン目であるかが計数され、その
値を3で割った余りが出力される。その他は第7図例と
同様に構成される。A line timing display circuit of the thinning control circuit 6
At 64, the number of the current line from the frame pulse WFP or the vertical synchronization signal WVD is counted, and the remainder obtained by dividing the value by 3 is output. Other configurations are the same as in the example of FIG.
そして、フレーム順位回路61からの信号SFP、ステー
タス判定回路63からの判定信号およびタイミング表示回
路64からの出力信号は、間引き回路5の切換スイッチ57
vに供給される共にラインアドレス制御回路65に供給さ
れ、切換スイッチ57vの切り換え制御および信号の出力
の可否が制御される。The signal SFP from the frame ordering circuit 61, the determination signal from the status determination circuit 63, and the output signal from the timing display circuit 64 are supplied to the changeover switch 57 of the thinning circuit 5.
The signal is also supplied to the line address control circuit 65, and the switching control of the changeover switch 57v and the availability of signal output are controlled.
すなわち、1フレームの走査線数が偶数であるときに
は、以下のように制御される。各フィールドの3n+0番
目のラインでは切換スイッチ57vはa側に接続されると
共に、ラインアドレス制御回路65よりインクリメント信
号INCが出力されて切換スイッチ57vからの信号が出力さ
れ、3n+1番目のラインでは切換スイッチ57vは不定と
されると共に、ラインアドレス制御回路65よりインクリ
メント信号INCは出力されず信号の出力も禁止され、3n
+2番目のラインでは切換スイッチ57vはb側に接続さ
れると共に、ラインアドレス制御回路65よりインクリメ
ント信号INCが出力されて切換スイッチ57vからの信号が
出力される。That is, when the number of scanning lines in one frame is an even number, control is performed as follows. In the 3n + 0th line of each field, the changeover switch 57v is connected to the a side, the increment signal INC is output from the line address control circuit 65 and the signal from the changeover switch 57v is output, and in the 3n + 1th line, the changeover switch 57v is changed. 57v is undefined, the increment signal INC is not output from the line address control circuit 65, and the output of the signal is also prohibited.
In the + 2nd line, the changeover switch 57v is connected to the b side, and the line address control circuit 65 outputs the increment signal INC and outputs the signal from the changeover switch 57v.
また、1フレームの走査線数が6k+1本であるときに
は、以下のように制御される。フレームパルスの存在す
るフィールドであって、フレームパルスから3n+0番目
のラインでは切換スイッチ57vはb側に接続されると共
に、ラインアドレス制御回路65よりインクリメント信号
が出力されて切換スイッチ57vからの信号が出力され、
フレームパルスから3n+1番目のラインでは切換スイッ
チ57vは不定とされると共に、ラインアドレス制御回路6
5よりインクリメント信号INCは出力されず、信号の出力
も禁止され、3n+2番目のラインでは切換スイッチ57v
はc側に接続されると共に、ラインアドレス制御回路65
よりインクリメント信号INCが出力されて切換スイッチ5
7vからの信号が出力される。一方、フレームパルスが存
在しないフィールドであって、フレームパルスから3n+
0番目のラインでは切換スイッチ57vはa側に接続され
ると共に、ラインアドレス制御回路65よりインクリメン
ト信号INCが出力されて切換スイッチ57vからの信号が出
力され、フレームパルスから3n+1番目のラインでは切
換スイッチ57v不定とされると共に、ラインアドレス制
御回路65よりインクリメント信号INCは出力されず信号
の出力も禁止され、3n+2番目のラインでは切換スイッ
チ57vはb側に接続されると共に、ラインアドレス制御
回路65よりインクリメント信号INCが出力されて切換ス
イッチ57vからの信号が出力される。When the number of scanning lines in one frame is 6k + 1, control is performed as follows. In the field where the frame pulse exists, in the 3n + 0th line from the frame pulse, the switch 57v is connected to the b side, and the line address control circuit 65 outputs an increment signal to output the signal from the switch 57v. And
In the (3n + 1) th line from the frame pulse, the changeover switch 57v is undefined and the line address control circuit 6
The increment signal INC is not output from 5 and the output of the signal is also prohibited. In the 3n + 2nd line, the changeover switch 57v
Is connected to the c side, and the line address control circuit 65
The increment signal INC is output from the switch 5
The signal from 7v is output. On the other hand, in a field where no frame pulse exists, 3n +
In the 0th line, the changeover switch 57v is connected to the a side, the increment signal INC is output from the line address control circuit 65, the signal from the changeover switch 57v is output, and in the 3n + 1th line from the frame pulse, the changeover switch 57v is changed. 57v is undefined, the increment signal INC is not output from the line address control circuit 65, and the output of the signal is also inhibited. In the 3n + 2nd line, the changeover switch 57v is connected to the b side and the line address control circuit 65 The increment signal INC is output, and the signal from the changeover switch 57v is output.
なお、フレームパルスの存在するフィールドでは、つ
ぎのように制御されるようにしてもよい。すなわち、フ
レームパルスから3n+0番目のラインでは切換スイッチ
57vはb側に接続されると共に、ラインアドレス制御回
路65よりインクリメント信号が出力されて切換スイッチ
57vからの信号が出力され、フレームパルスから3n+1
番目のラインでは切換スイッチ57vはa側に接続される
と共に、ラインアドレス制御回路65よりインクリメント
信号INCが出力されて切換スイッチ57vからの信号が出力
され、フレームパルスから3n+2番目のラインでは切換
スイッチ57vは不定とされると共に、ラインアドレス制
御回路65よりインクリメント信号INCは出力されず信号
の出力も禁止される。In a field where a frame pulse exists, the following control may be performed. That is, in the 3n + 0th line from the frame pulse, the changeover switch
57v is connected to the b side, and an increment signal is output from the line address control circuit 65 to switch
The signal from 57v is output and 3n + 1 from the frame pulse
In the second line, the changeover switch 57v is connected to the a side, the increment signal INC is output from the line address control circuit 65, the signal from the changeover switch 57v is output, and in the 3n + 2nd line from the frame pulse, the changeover switch 57v is Is undefined, and the increment signal INC is not output from the line address control circuit 65, and the output of the signal is also inhibited.
また、1フレームの走査線数が6k+3本であるときに
は、以下のように制御される。フレームパルスから3n+
0番目のラインでは切換スイッチ57vはa側に接続され
ると共に、ラインアドレス制御回路65よりインクリメン
ト信号INCが出力されて切換スイッチ57vからの信号が出
力され、フレームパルスから3n+1番目のラインでは切
換スイッチ57vは不定とされると共に、ラインアドレス
制御回路65よりインクリメント信号INCは出力されず信
号の出力も禁止され、3n+2番目のラインでは切換スイ
ッチ57vはb側に接続されると共に、ラインアドレス制
御回路65よりインクリメント信号INCが出力されて切換
スイッチ57vからの信号が出力される。When the number of scanning lines in one frame is 6k + 3, control is performed as follows. 3n + from frame pulse
In the 0th line, the changeover switch 57v is connected to the a side, the increment signal INC is output from the line address control circuit 65, the signal from the changeover switch 57v is output, and in the 3n + 1th line from the frame pulse, the changeover switch 57v is changed. 57v is undefined, the increment signal INC is not output from the line address control circuit 65, and the output of the signal is also inhibited. In the 3n + 2nd line, the changeover switch 57v is connected to the b side and the line address control circuit 65 The increment signal INC is output, and the signal from the changeover switch 57v is output.
また、1フレームの走査線が6k+5本であるときに
は、以下のように制御される。フレームパルスの存在す
るフィルードであって、フレームパルスから3n+0番目
のラインでは切換スイッチ57vはa側に接続されると共
に、ラインアドレス制御回路65よりインクリメント信号
が出力されて切換スイッチ57vからの信号が出力され、
フレームパルスから3n+1番目のラインでは切換スイッ
チ57vは不定とされると共に、ラインアドレス制御回路6
5よりインクリメント信号INCは出力されず信号の出力も
禁止され、3n+2番目のラインでは切換スイッチ57vは
b側に接続されると共に、ラインアドレス制御回路65よ
りインクリメント信号INCが出力されて切換スイッチ57v
からの信号が出力される。一方、フレームパルスが存在
しないフィールドであって、フレームパルスから3n+0
番目のラインでは切換スイッチ57vはb側に接続される
と共に、ラインアドレス制御回路65よりインクリメント
信号INCが出力されて切換スイッチ57vからの信号が出力
され、フレームパルスから3n+1番目のラインでは切換
スイッチ57vは不定とされると共に、ラインアドレス制
御回路65よりインクリメント信号INCは出力されず信号
の出力も禁止され、3n+2番目のラインでは切換スイッ
チ57vはc側に接続されると共に、ラインアドレス制御
回路65よりインクリメント信号INCが出力されて切換ス
イッチ57vからの信号が出力される。When the number of scanning lines in one frame is 6k + 5, the control is performed as follows. In the field in which the frame pulse exists, in the 3n + 0th line from the frame pulse, the changeover switch 57v is connected to the a side, and the line address control circuit 65 outputs an increment signal to output the signal from the changeover switch 57v. And
In the (3n + 1) th line from the frame pulse, the changeover switch 57v is undefined and the line address control circuit 6
5, the increment signal INC is not output and the output of the signal is also inhibited. In the 3n + 2nd line, the changeover switch 57v is connected to the b side, and the line address control circuit 65 outputs the increment signal INC to change the changeover switch 57v.
Is output. On the other hand, in a field where no frame pulse exists, 3n + 0
In the second line, the changeover switch 57v is connected to the b side, the increment signal INC is output from the line address control circuit 65, the signal from the changeover switch 57v is output, and in the 3n + 1th line from the frame pulse, the changeover switch 57v is Is undefined, the increment signal INC is not output from the line address control circuit 65, and the output of the signal is also inhibited. In the 3n + 2nd line, the changeover switch 57v is connected to the c side, and the line address control circuit 65 The increment signal INC is output, and the signal from the changeover switch 57v is output.
なお、フレームパルスの存在しないフィールドでは、
次のように制御されるようにしてもよい。すなわち、フ
レームパルスから3n+0番目のラインでは切換スイッチ
57vはb側に接続されると共に、ラインアドレス制御回
路65よりインクリメント信号INCが出力されて切換スイ
ッチ57vからの信号が出力され、フレームパルスから3n
+1番目のラインでは切換スイッチ57vはa側に接続さ
れると共に、ラインアドレス制御回路65よりインクリメ
ント信号INCが出力されて切換スイッチ57vからの信号が
出力され、フレームパルスから3n+2番目のラインでは
切換スイッチ57vは不定とされると共に、ラインアドレ
ス制御回路65よりインクリメント信号INCは出力されず
信号の出力が禁止される。In the field where no frame pulse exists,
The control may be performed as follows. That is, in the 3n + 0th line from the frame pulse, the changeover switch
57v is connected to the b side, an increment signal INC is output from the line address control circuit 65, a signal from the changeover switch 57v is output, and 3n is output from the frame pulse.
In the + 1st line, the changeover switch 57v is connected to the a side, the increment signal INC is output from the line address control circuit 65, the signal from the changeover switch 57v is output, and in the 3n + 2nd line from the frame pulse, the changeover switch 57v is changed. 57v is undefined, and the line address control circuit 65 does not output the increment signal INC and prohibits the output of the signal.
次に、走査線数が1/4の場合について説明する。 Next, a case where the number of scanning lines is 1/4 will be described.
この場合には、走査線数が1/2の場合の考え方が応用
できる。すなわち、走査線数を1/2の場合のさらに1/2と
すればよいので、1/2の場合と同様の制御によって、一
旦ノンインターレース信号が形成されたのち、2ライン
ごとに相加平均処理されて走査線数が1/2とされる。In this case, the concept of the case where the number of scanning lines is 1/2 can be applied. In other words, since the number of scanning lines may be further reduced to 1/2 of that in the case of に よ っ て, a non-interlaced signal is formed once by the same control as in the case of ち, and then the arithmetic average is calculated every two lines. This is processed to reduce the number of scanning lines to half.
このように走査線数が1/2のときの処理をするための
間引き回路5および間引き制御回路6は、例えば第7図
例の切換スイッチ51vの後段に、2ラインごとに相加平
均処理をする回路が付加されて構成される。これによ
り、走査線数が1/4の場合にも良好なノンインターレー
ス信号が形成される。As described above, the thinning circuit 5 and the thinning control circuit 6 for performing the processing when the number of scanning lines is 1/2 perform, for example, the arithmetic averaging processing for every two lines after the changeover switch 51v in the example of FIG. And a circuit for performing the operation. Thus, a good non-interlace signal is formed even when the number of scanning lines is 1/4.
このように、走査線数が1/2の場合と1/4の場合とで
は、第7図例の回路を共通に使用することができる。As described above, the circuit shown in FIG. 7 can be commonly used when the number of scanning lines is 1/2 and 1.
なお、この走査線数が1/4の場合には、1/2の場合と同
様に、ライン数を直接1/2に間引いてノンインターレー
ス信号を得るようにしてもよい。When the number of scanning lines is 1/4, as in the case of 1/2, the number of lines may be directly reduced to 1/2 to obtain a non-interlace signal.
以上述べたように、映像信号SVsがいかなる信号であ
っても、走査線数が1/2、1/3、1/4であれば、間引き回
路5でノンインターレース信号が形成される。As described above, no matter what the video signal SVs is, if the number of scanning lines is 1/2, 1/3, and 1/4, the thinning circuit 5 forms a non-interlace signal.
なお、上述したと同様に構成することにより、走査線
数が1/2n、1/3n(nは自然数)の関係を満たす他の場合
にも完全なノンインターレース信号を形成することがで
きる。With the same configuration as described above, a complete non-interlaced signal can be formed in other cases where the number of scanning lines satisfies the relationship of 1 / 2n and 1 / 3n (n is a natural number).
ところで、上述の制御では、フレームパルスの位相に
拘らず、良好にノンインターレース信号が形成される。
これは、制御が偶奇、いずれのフィールドからはじまっ
ても構わないことを意味している。この結果、書き込み
側での映像信号SVsのフィールド判定を行なわなくて
も、インターレース信号からノンインターレース信号へ
の変換をすることができる。By the way, in the above control, a non-interlaced signal is favorably formed regardless of the phase of the frame pulse.
This means that control may start from any field, even or odd. As a result, it is possible to convert an interlaced signal into a non-interlaced signal without performing the field determination of the video signal SVs on the writing side.
なお、本例のように基準となる映像信号SVmがNTSC信
号で、映像信号SVsがハイビジョン信号である場合に
は、走査線数を1/3にするものが望ましい。それは、NTS
Cとハイビジョンのアスペクト比の違いによる。When the reference video signal SVm is an NTSC signal and the video signal SVs is a Hi-Vision signal as in this example, it is desirable to reduce the number of scanning lines to 1/3. It is NTS
It depends on the aspect ratio of C and HD.
アスペクト比4:3のNTSCモニクにアスペクト比約5:3の
ハイビジョン画像を横幅を合わせて映出すると、画面の
有効走査線本数は、約380本となる。一方、走査線数を1
/3にする走査線数変換装置の機能により、1フィールド
当り走査線数、375本のノンインターレース、ハイビジ
ョン信号を作成することができる。When a high-definition image with an aspect ratio of about 5: 3 is projected on an NTSC monik with an aspect ratio of 4: 3 with the same width, the number of effective scanning lines on the screen is about 380. On the other hand, if the number of scanning lines is 1
With the function of the scanning line number conversion device of / 3, the number of scanning lines per field, 375 non-interlaced, high definition signals can be generated.
したがって、走査線数を1/3にするのが望ましい。 Therefore, it is desirable to reduce the number of scanning lines to 1/3.
第1図に戻って、間引き回路5より出力されるノンイ
ンターレース信号の各走査線信号はフレームメモリ7に
書き込まれる。Returning to FIG. 1, each scanning line signal of the non-interlace signal output from the thinning circuit 5 is written to the frame memory 7.
上述したように、書き込み側では、映像信号SVsのフ
ィールド判定は行なわれておらず、映像信号SVsがイン
ターレース信号である場合に、どちらのフィールドがフ
レームメモリ7のどちらのフィールド部分に書き込まれ
るかは定義できない。しかし、間引き回路5の出力信号
自体がノンインターレース化されているので、フレーム
メモリ7上には、偶奇フィールドの別の概念を持ち込む
必要はなく問題はない。As described above, on the writing side, the field determination of the video signal SVs is not performed, and when the video signal SVs is an interlace signal, which field is written to which field portion of the frame memory 7 is determined. Cannot be defined. However, since the output signal itself of the thinning circuit 5 is non-interlaced, it is not necessary to bring another concept of an even / odd field into the frame memory 7 and there is no problem.
また、11は追い越し判定回路である。この追い越し判
定回路11では、後述するように書き込み制御回路8およ
び読み出し制御回路12からのラインアドレスのMSBのデ
ータに基づいて、フレームメモリ7の書き込み、読み出
しが各々どちらのフィールド部分に対してなされている
か調べられ、書き込みフィールドを反転する反転信号IN
Vが出力される。そして、この反転信号INVは書き込み制
御回路8に供給され、フレームメモリ7の同一フィール
ド部分に対して書き込み、読み出しが同時に起きないよ
うに書き込み側のフィールドが反転制御される。Reference numeral 11 denotes an overtaking judgment circuit. In this overtaking determination circuit 11, writing and reading of the frame memory 7 are performed for either field portion based on the MSB data of the line address from the writing control circuit 8 and the reading control circuit 12 as described later. Signal IN for inverting the write field
V is output. Then, the inverted signal INV is supplied to the write control circuit 8, and the write field is inverted in the same field portion of the frame memory 7 so that writing and reading do not occur simultaneously.
書き込み制御回路8には、上述したように同期信号WH
D,WVDの他に、間引き回路5からの書き込むクロックWC
K′、間引き制御回路6からのラインアドレスのインク
リメント信号INC、追い越し判定回路11からの反転信号I
NVが供給され、これらに基づいてフレームメモリ7の書
き込みアドレスが形成される。The write control circuit 8 has the synchronization signal WH as described above.
In addition to D and WVD, the write clock WC from the thinning circuit 5
K ', an increment signal INC of the line address from the thinning control circuit 6, and an inverted signal I from the overtaking judgment circuit 11.
The NV is supplied, and a write address of the frame memory 7 is formed based on the NV.
第18図は書き込み制御回路8の具体構成例を示す図で
ある。FIG. 18 is a diagram showing a specific configuration example of the write control circuit 8.
同図において、書き込みクロック発生回路10からの書
き込みクロックWCKはカウンタ81に供給され、このカウ
ンタ81には同期分離回路9からの水平同期信号WHDがリ
セット信号として供給される。そして、このカウンタ81
のカウント出力が水平方向アドレスとしてフレームメモ
リ7に供給される。In the figure, a write clock WCK from a write clock generating circuit 10 is supplied to a counter 81, to which a horizontal synchronizing signal WHD from a synchronizing separation circuit 9 is supplied as a reset signal. And this counter 81
Is supplied to the frame memory 7 as a horizontal address.
また、同期分離回路9からの水平同期信号WHDはカウ
ンタ82にクロックとして供給されると共に、このカウン
タ82には同期分離回路9からの垂直同期信号WVDがリセ
ット信号として供給される。また、このカウンタ82には
間引き制御回路6からのインクリメント信号INCがカウ
ンタイネーブル信号として供給される。そして、カウン
タ82のカウント出力のMSB−1〜LSBはラインアドレス
(垂直方向アドレス)のMSB−1〜LSBとしてフレームメ
モリ7に供給される。The horizontal synchronizing signal WHD from the synchronization separating circuit 9 is supplied to the counter 82 as a clock, and the vertical synchronizing signal WVD from the synchronization separating circuit 9 is supplied to the counter 82 as a reset signal. The counter 82 is supplied with an increment signal INC from the thinning control circuit 6 as a counter enable signal. The MSB-1 to LSB of the count output of the counter 82 are supplied to the frame memory 7 as the MSB-1 to LSB of the line address (vertical address).
また、カウンタ82のカウント出力のMSBはエクスクル
ーシブオア回路83の一方の入力端子に供給され、このエ
クスクルーシブオア回路83の他方の入力端子には追い越
し判定回路11からの反転信号INVが供給される。そし
て、このエクスクルーシブオア回路83の出力信号がライ
ンアドレスのMSBとしてフレームメモリ7に供給され
る。The MSB of the count output of the counter 82 is supplied to one input terminal of the exclusive OR circuit 83, and the other input terminal of the exclusive OR circuit 83 is supplied with the inverted signal INV from the overtaking determination circuit 11. The output signal of the exclusive OR circuit 83 is supplied to the frame memory 7 as the MSB of the line address.
この場合、追い越し制御回路11より反転信号INVが供
給されると、エクスクルーシブオア回路83の出力信号、
したがってラインアドレスのMSBの状態が反転し、これ
により書き込み側のフィールドが反転される。また、間
引き制御回路6よりインクリメント信号INCが供給され
ると、カウンタ82はカウント可能な状態となってライン
アドレスがインクリメントされる。このとき、フレーム
メモリ7に書き込みイネーブル信号WEが供給されるの
で、フレームメモリ7は書き込み可能な状態となる。In this case, when the inversion signal INV is supplied from the overtaking control circuit 11, the output signal of the exclusive OR circuit 83,
Therefore, the state of the MSB of the line address is inverted, whereby the field on the writing side is inverted. Further, when the increment signal INC is supplied from the thinning control circuit 6, the counter 82 becomes a countable state, and the line address is incremented. At this time, since the write enable signal WE is supplied to the frame memory 7, the frame memory 7 is in a writable state.
また、カウンタ82のカウント出力のMSBは追い越し判
定回路11に供給され、追い越し判定回路11では、後述す
るように読み出しラインアドレスのMSBとの比較から反
転信号INVが形成される。The MSB of the count output of the counter 82 is supplied to the overtaking determination circuit 11, which generates an inverted signal INV based on a comparison with the MSB of the read line address, as described later.
なお、第18図例の書き込み制御回路8は、フレームメ
モリ7を通常のRAMを用いて構成する場合の例である
が、フレームメモリ7はフィールドメモリ専用のICなど
を用いて構成してもよく、その場合にはより簡単に構成
することができる。Note that the write control circuit 8 in FIG. 18 is an example in which the frame memory 7 is configured using a normal RAM, but the frame memory 7 may be configured using an IC dedicated to a field memory or the like. In that case, the configuration can be simplified.
このように書き込み制御回路8で形成される書き込み
アドレスによって、フレームメモリ7の各々のフィール
ド部分には、第19図に示すようにノンインターレース信
号が書き込まれる。第19図は、簡単のため1フィールド
のライン数が9本の場合を示している。As shown in FIG. 19, a non-interlace signal is written in each field portion of the frame memory 7 by the write address formed by the write control circuit 8 in this manner. FIG. 19 shows a case where the number of lines in one field is nine for simplicity.
次に、このようにフレームメモリ7に書き込まれたノ
ンインターレース信号を、どのように読み出すかについ
て説明する。Next, how to read the non-interlace signal written in the frame memory 7 in this manner will be described.
第1図において、13はPLL回路等を用いて構成された
読み出しクロック発生回路である。このクロック発生回
路13で発生される読み出しクロックRCKの周波数は、表
示する画面の水平方向の長さに影響する。In FIG. 1, reference numeral 13 denotes a read clock generation circuit configured using a PLL circuit or the like. The frequency of the read clock RCK generated by the clock generation circuit 13 affects the horizontal length of the screen to be displayed.
この周波数は、ハイビジョン画像とNTSCテレビジョン
モニタのアスペクト比などを考慮して決定される。例え
ば、フレームメモリ7の書き込みクロックWCKと同じ周
波数としても良いし、適当な常数倍の周波数であっても
よい。ここにおいて、フレームメモリ7は時間軸変更手
段として動作することになり、書き込みと読み出しが非
同期で動作することとなる。This frequency is determined in consideration of the aspect ratio of the high-definition image and the NTSC television monitor, and the like. For example, the frequency may be the same as the write clock WCK of the frame memory 7, or may be an appropriate constant multiple. Here, the frame memory 7 operates as a time axis changing unit, and the writing and the reading operate asynchronously.
また、フレームメモリ7からの読み出しのために、基
準となる映像信号SVmが用いられる。SVmは、入力端子1
を経て同期分離回路14に供給され、垂直同期信号RVDお
よび水平同期信号RHDが分離される。For reading from the frame memory 7, the reference video signal SVm is used. SVm is input terminal 1
Is supplied to the synchronization separation circuit 14 to separate the vertical synchronization signal RVD and the horizontal synchronization signal RHD.
また、映像信号SVmは、切換スイッチ2のs側の固定
端子を通してダウンコンバートされたハイビジョン信号
がモニタ受像機18に加えられない期間、モニタ受像機18
に供給されて、その画面をマスクする働きを有する。The video signal SVm is supplied to the monitor receiver 18 during a period in which the down-converted Hi-Vision signal is not applied to the monitor receiver 18 through the s-side fixed terminal of the changeover switch 2.
And has a function of masking the screen.
つまり、上述したように、ダウンコンバートされたハ
イビジョン信号の走査線は約375本しかないから、NTSC
モニタの走査線数525本との差の走査線に相当する期間
はハイビジョン信号は存在しない。したがって、この期
間だけ、映像信号SVmによる画像モニタ受像機18の画面
上に映出され、画面上の不要な部位がマスクされる。That is, as described above, since there are only about 375 scanning lines of the down-converted HDTV signal, the NTSC
There is no Hi-Vision signal during a period corresponding to a scanning line having a difference from the number of scanning lines of the monitor of 525. Therefore, only during this period, the image is displayed on the screen of the image monitor receiver 18 by the video signal SVm, and unnecessary portions on the screen are masked.
なお、マスク用の信号を別途発生させる場合には、第
1図の入力端子1や同期分離回路14を取り除き、RHD、R
VDを直接発生させるようにしてもかまわない。When a signal for masking is separately generated, the input terminal 1 and the synchronization separation circuit 14 shown in FIG.
VD may be generated directly.
さて、フレームメモリ7からの信号の読み出しは、イ
ンターレースで行なっても、ノンインターレースで行な
ってもかまわない。フレームメモリにはノンインターレ
ースで信号が書き込まれているから、ノンインターレー
スで信号を読み出す場合はRHD、RVDを用いて順番に信号
を読み出すだけでよく複雑な制御は必要としない。The reading of the signal from the frame memory 7 may be performed interlaced or non-interlaced. Since signals are written in the frame memory in a non-interlaced manner, when reading out a signal in a non-interlaced manner, it is only necessary to read out the signal in order using RHD and RVD, and no complicated control is required.
以下、インターレースした信号を読み出す場合の構成
について説明する。Hereinafter, a configuration for reading an interlaced signal will be described.
インターレースした信号を読み出す場合には、同期信
号RVD,RHDはフィールド判定回路15に供給される。この
フィールド判定回路15では、同期信号RVD,RHDの位相に
基づいて基準信号SVmの偶奇フィールドの判定が行なわ
れる。例えば、水平同期信号RHDおよび垂直同期信号RVD
の位相が、それぞれ第20図AおよびBに示すように一致
しているフィールドは奇数フィールドと判定され、一
方、水平同期信号RHDおよび垂直同期信号RVDの位相が、
同図CおよびDに示すように1/2水平期間(H/2)だけず
れているフィールドは偶数フィールドと判定される。こ
の場合、第21図に示すように、偶数フィールドの走査線
が、奇数フィールドの同一番目の走査線より上にあるも
のとする。なお、第21図では、1フレームのライン数が
9本の場合を示している。When reading the interlaced signal, the synchronization signals RVD and RHD are supplied to the field determination circuit 15. In the field determination circuit 15, an even / odd field of the reference signal SVm is determined based on the phases of the synchronization signals RVD and RHD. For example, the horizontal synchronization signal RHD and the vertical synchronization signal RVD
Are coincident with each other as shown in FIGS. 20A and 20B, while the phases of the horizontal synchronizing signal RHD and the vertical synchronizing signal RVD are determined as odd fields.
Fields shifted by a 1/2 horizontal period (H / 2) as shown in FIGS. C and D are determined to be even fields. In this case, as shown in FIG. 21, it is assumed that the scanning line of the even field is above the same scanning line of the odd field. FIG. 21 shows a case where the number of lines in one frame is nine.
このフィールド判定回路15からの判定信号FDは読み出
し制御回路16に供給される。この読み出し制御回路16に
は同期分離回路14で分離される同期信号RVD,RHDが供給
されると共に、クロック発生回路13からの読み出しクロ
ックRCKが供給される。そして、これらに基づいてフレ
ームメモリ7の読み出しアドレスが形成され、フレーム
メモリ7に書き込まれているノンインターレース信号
が、基準用の映像信号SVmのインターレス順位に一致す
るインターレース信号に変換されて読み出される。The determination signal FD from the field determination circuit 15 is supplied to the read control circuit 16. The read control circuit 16 is supplied with the synchronization signals RVD and RHD separated by the synchronization separation circuit 14, and is also supplied with a read clock RCK from the clock generation circuit 13. Based on these, a read address of the frame memory 7 is formed, and the non-interlace signal written in the frame memory 7 is converted into an interlace signal that matches the interlace order of the reference video signal SVm and read. .
ここにおいて、フレームメモリ7上には、第19図に示
すように、偶数フィールドの第1ラインに相当する走査
線信号が書き込まれていないことに注意する必要があ
る。Here, it should be noted that a scanning line signal corresponding to the first line of the even field is not written on the frame memory 7 as shown in FIG.
すなわち、映像信号SVmとのインターレース順位を一
致させるためには、奇数フィールドでは第19図の1,3,5,
……の走査線信号を、偶数フィールドでは第19図の2,4,
6,……の走査線信号を読み出す必要がある。この場合、
フレームメモリ7にはノンインターレース信号が2フィ
ールド分書き込まれているので、どちらのフィールド部
分を映像信号SVmのどちらのフィールドに割り当てても
構わない。つまり、フレームメモリ7の2つのフィール
ド部分から、交互に映像信号SVmのフィールド判定結果
にしたがって、上述したように信号を読み出すようにさ
れる。That is, in order to match the interlace order with the video signal SVm, in the odd field, 1, 3, 5,
The scanning line signals of …… in the even fields are indicated by 2, 4, and 4 in FIG.
It is necessary to read out the scanning line signals of 6, .... in this case,
Since two fields of the non-interlaced signal are written in the frame memory 7, either field part may be assigned to either field of the video signal SVm. That is, signals are read from the two field portions of the frame memory 7 alternately in accordance with the field determination result of the video signal SVm as described above.
第22図は読み出し制御回路16の具体構成例を示す図で
ある。FIG. 22 is a diagram showing a specific configuration example of the read control circuit 16.
同図において、読み出しクロック発生回路13からの読
み出しクロックRCKはカウンタ161に供給される。このカ
ウンタ161には同期分離回路14からの水平同期信号RHDが
遅延回路162を介してリセット信号として供給される。
そして、このカウンタ161のカウント出力は水平方向ア
ドレスとしてフレームメモリ7に供給される。In the figure, the read clock RCK from the read clock generation circuit 13 is supplied to a counter 161. The horizontal synchronization signal RHD from the synchronization separation circuit 14 is supplied to the counter 161 via a delay circuit 162 as a reset signal.
The count output of the counter 161 is supplied to the frame memory 7 as a horizontal address.
この場合、水平同期信号RHDは、水平位置調整回路163
で設定した時間だけ遅延されたのちカウンタ161に供給
されてカウンタ161がリセットされる。つまり、このリ
セットタイミングからフレームメモリ7の水平方向の読
み出しが開始され、水平方向の表示開始位置が決められ
る。In this case, the horizontal synchronization signal RHD is supplied to the horizontal position adjustment circuit 163.
Is supplied to the counter 161 after being delayed by the time set in (1), and the counter 161 is reset. That is, the horizontal readout of the frame memory 7 is started from this reset timing, and the horizontal display start position is determined.
なお、遅延量は、例えば読み出しクロックRCKの1周
期を単位として調整できるように構成される。ここで、
遅延量が大きくなるほど、画面の表示位置は右側とな
る。Note that the delay amount is configured to be adjusted in units of, for example, one cycle of the read clock RCK. here,
As the delay amount increases, the display position of the screen is on the right side.
また、同期分離回路14からの水平同期信号RHDはカウ
ンタ164にクロックとして供給される。このカウンタ164
には同期分離回路14からの垂直同期信号RVDが遅延回路1
62を介してロード信号として供給される。また、フィー
ルド判定回路15からのフィールド判定信号FDはカウンタ
164にロードデータのLSBとして供給される。なお、ロー
ドデータのその他のビットは、例えば低レベル“0"とさ
れる。上述せずも、フィールド判定信号FDは、例えば奇
数フィールドのときには低レベル“0"とされ、偶数フィ
ールドのときには高レベル“1"とされている。そして、
カウンタ164のカウント出力はラインアドレス(垂直方
向アドレス)のMSB−1〜LSB+1としてフレームメモリ
7に供給される。The horizontal synchronization signal RHD from the synchronization separation circuit 14 is supplied to the counter 164 as a clock. This counter 164
The vertical synchronization signal RVD from the synchronization separation circuit 14 is
It is supplied via 62 as a load signal. The field determination signal FD from the field determination circuit 15 is a counter.
164 is supplied as the LSB of the load data. The other bits of the load data are set to, for example, low level “0”. Although not described above, for example, the field determination signal FD is set to a low level “0” in an odd field, and is set to a high level “1” in an even field. And
The count output of the counter 164 is supplied to the frame memory 7 as MSB-1 to LSB + 1 of the line address (vertical address).
また、フィールド判定回路15からのフィールド判定信
号FDはインバータ166に供給され、このインバータ166の
出力信号はラインアドレスのMSBおよびLSBとしてフレー
ムメモリ7に供給される。The field determination signal FD from the field determination circuit 15 is supplied to the inverter 166, and the output signal of the inverter 166 is supplied to the frame memory 7 as the MSB and LSB of the line address.
この場合、フィールド判定信号FDに応じてラインアド
レスのMSBの状態が変化するので、映像信号SVmの偶奇フ
ィールドに応じて、フレームメモリ7の2つのフィール
ド部分より交互に読み出しが行なわれる。In this case, since the state of the MSB of the line address changes according to the field determination signal FD, reading is performed alternately from the two field portions of the frame memory 7 according to the even or odd field of the video signal SVm.
また、奇数フィールドの場合には、ラインアドレスの
下位2ビットは最初「01」となると共にLSBは「1」に
固定されるので、1,3,5,……の走査線信号が順次読み出
され、一方、偶数フィールドの場合には、ラインアドレ
スの下位2ビットは最初「10」となると共にLSBは
「0」に固定されるので、2,4,6,……の走査線信号が順
次読み出される。In the case of an odd field, the lower two bits of the line address are initially set to "01" and the LSB is fixed to "1", so that the scanning line signals of 1, 3, 5,... On the other hand, in the case of an even field, the lower two bits of the line address are initially "10" and the LSB is fixed at "0", so that the scanning line signals of 2, 4, 6,... Is read.
またこの場合、垂直同期信号RVDは、画面の垂直位置
調整回路167で設定した時間だけ遅延されたのちカウン
タ164に供給されてカウンタ164にロードデータがロード
される。つまり、このロードタイミングからフレームメ
モリ7の垂直方向の読み出しが開始され、画面の垂直方
向の表示開始位置が決められる。In this case, the vertical synchronization signal RVD is supplied to the counter 164 after being delayed by the time set by the screen vertical position adjustment circuit 167, and the load data is loaded into the counter 164. That is, the reading of the frame memory 7 in the vertical direction is started from the load timing, and the display start position in the vertical direction of the screen is determined.
また、遅延回路162で遅延された水平同期信号RHDはハ
イビジョン画面長作成回路168に供給され、この作成回
路168からは、水平同期信号RHDのタイミングより画面を
表示する期間だけ、例えば高レベル“1"となり、その他
の期間は低レベル“0"となる信号が出力される。そし
て、この作成回路168の出力信号はオア回路160に供給さ
れる。The horizontal synchronizing signal RHD delayed by the delay circuit 162 is supplied to a high-definition screen length generating circuit 168. From the generating circuit 168, for example, a high level “1” is displayed only during the period of displaying the screen from the timing of the horizontal synchronizing signal RHD. And a signal which becomes low level “0” during the other periods. Then, the output signal of the creation circuit 168 is supplied to the OR circuit 160.
また、遅延回路165で遅延された垂直同期信号RVDはハ
イビジョン画面高作成回路169に供給され、この作成回
路169からは、垂直同期信号RVDのタイミングより画面を
表示する期間だけ、例えば高レベル“1"となり、その他
の期間は低レベル“0"となる信号が出力される。そし
て、この作成回路169の出力信号はオア回路160に供給さ
れる。The vertical synchronizing signal RVD delayed by the delay circuit 165 is supplied to the high-vision screen height creating circuit 169. From the creating circuit 169, the high level “1” is output only during the period of displaying the screen from the timing of the vertical synchronizing signal RVD. And a signal which becomes low level “0” during the other periods. Then, the output signal of the creation circuit 169 is supplied to the OR circuit 160.
また、インバータ166より出力される読み出しライン
アドレスのMSBは追い越し判定回路11に供給される。Further, the MSB of the read line address output from the inverter 166 is supplied to the overtaking determination circuit 11.
上述せずも、追い越し判定回路11では読み出しライン
アドレスのMSBおよび書き込みラインアドレス(カウン
タ82の出力)のMSBが常に監視され、これらが同一極性
となるときには、書き込みフィールドを反転する高レベ
ル“1"の反転信号INVが出力される。Although not described above, the overtaking determination circuit 11 always monitors the MSB of the read line address and the MSB of the write line address (output of the counter 82), and when these have the same polarity, the high level "1" for inverting the write field is used. Is output.
なお、第22図例の読み出し制御回路16は、フレームメ
モリ7として、通常のRAMを用いて構成する場合の例を
示したが、フィールドメモリ専用のICなどを用いてフレ
ームメモリ7を構成してもよく、その場合にはより簡単
な構成とすることができる。The read control circuit 16 in the example of FIG. 22 shows an example in which a normal RAM is used as the frame memory 7, but the frame memory 7 is formed using an IC dedicated to a field memory. In that case, a simpler configuration can be achieved.
第1図に戻って、上述したようにフレームメモリ7よ
り読み出されるハイビジョン画面用の映像信号は、D/A
変換器17でアナログ信号とされたのち切換スイッチ2の
s側の固定端子に供給される。この切換スイッチ2に
は、読み出し制御回路16のオア回路160の出力信号が切
り換え制御信号として供給される。そして、この切換ス
イッチ2は、オア回路160の出力信号が高レベル“1"で
あるときにはs側に接続され、一方低レベル“0"である
ときにはm側に接続される。上述したように、オア回路
160の出力信号は、ハイビジョン画面の表示期間で高レ
ベル“1"となり、この期間のみ切換スイッチ2はs側に
接続され、基準となる映像信号SVmに、フレームメモリ
7より読み出されるハイビジョン画面用の映像信号が挿
入される。Returning to FIG. 1, the video signal for the high-definition screen read from the frame memory 7 as described above is D / A
After being converted into an analog signal by the converter 17, the analog signal is supplied to the fixed terminal on the s side of the changeover switch 2. An output signal of the OR circuit 160 of the read control circuit 16 is supplied to the changeover switch 2 as a changeover control signal. The switch 2 is connected to the s side when the output signal of the OR circuit 160 is at the high level “1”, and is connected to the m side when the output signal is at the low level “0”. As mentioned above, OR circuit
The output signal 160 becomes high level "1" during the display period of the high-definition screen, and only during this period, the changeover switch 2 is connected to the s side, and the reference video signal SVm is read from the frame memory 7 for the high-definition screen. A video signal is inserted.
また、切換スイッチ2の出力信号はモニタ受像機18に
供給される。ここにおいて、基準用の映像信号SVmに挿
入される映像信号により、ハイビジョン画像がNTSC画面
に切り替わって良好に表示される。The output signal of the changeover switch 2 is supplied to the monitor receiver 18. Here, the high-definition image is switched to the NTSC screen and displayed satisfactorily by the video signal inserted into the reference video signal SVm.
なお、モニタ受像機18は、現行のテレビジョン受像機
は勿論、IDTVやEDTV(例えば、日経エレクトロニクス19
86年9月8日号、次期家電の柱として期待の高まるディ
ジタル技術を使った高解像度テレビなどを参照)などに
対応するものであってもよい。この場合は、さきに述べ
たように、RHD、RVDを用いてノンインターレースで信号
を読み出しモニタ受像機18に供給すれば、さらに高画質
化が期待できる。It should be noted that the monitor receiver 18 may be an IDTV or an EDTV (for example, a Nikkei Electronics 19) as well as a current television receiver.
(See the September 8, 1986 issue, high-definition television using digital technology, which is expected to become a pillar of the next home appliance). In this case, as described above, if a signal is read out in a non-interlace manner using RHD and RVD and supplied to the monitor receiver 18, higher image quality can be expected.
上述実施例においては、基準用の映像信号SVmがアナ
ログ信号の形で入力端子1に供給されるものであるが、
この映像信号SVmがディジタル化されて入力端子1に供
給されるものとすると、第1図のD/A変換器17は不要に
なり、ディジタル信号のまま基準/ハイビジョン信号が
切り換えられてモニタ受像機18に導かれることになる。
これは本発明をディジタルテレビに有効に利用するため
の一応用例である。ディジタルテレビは周知のようにID
TV、EDTVなどとして高画質を得ることができるから、上
述の応用例はIDTV、EDTVにハイビジョン画面を表示する
場合に用いて好適である。In the above embodiment, the reference video signal SVm is supplied to the input terminal 1 in the form of an analog signal.
Assuming that the video signal SVm is digitized and supplied to the input terminal 1, the D / A converter 17 shown in FIG. 1 becomes unnecessary, and the reference / high-vision signal is switched as it is and the monitor receiver is switched. You will be led to 18.
This is one application example for effectively using the present invention for digital television. Digital TV is known as ID
Since high image quality can be obtained as a TV, EDTV, or the like, the above-described application example is suitable for use in displaying a high-definition screen on an IDTV or EDTV.
説明が重複するが、この場合にこそフレームメモリ7
からノンインターレースで信号を読み出すようにすれ
ば、さらに高画質化の効果が期待できる。Although the description is duplicated, in this case, the frame memory 7 is used.
If the signal is read out from the non-interlace, an effect of higher image quality can be expected.
なお、上述では色信号に言及していないが、色信号に
ついてもベースバンドに復調してしまえば、上述説明と
全く同様に処理できる。この場合には、適当な復調器、
変調器が処理の前後に付加されることになる。勿論、モ
ニタ受像器18には、ベースバンドのコンポーネント信号
として映像信号を供給してもよく、この場合には、変調
器は不要となる。Although the above description does not refer to a color signal, the color signal can be processed in exactly the same manner as described above, if demodulated to baseband. In this case, a suitable demodulator,
Modulators will be added before and after processing. Of course, a video signal may be supplied to the monitor receiver 18 as a baseband component signal. In this case, a modulator is not required.
いずれにしても、色信号帯域等を考慮して、2つの色
差信号をTCIやTDMすれば、メモリ容量を有効に低減でき
る。In any case, if the two color difference signals are subjected to TCI or TDM in consideration of the color signal band or the like, the memory capacity can be effectively reduced.
以上のように本例においては、ハイビジョンの映像信
号SVsがインターレースしているか否かに拘らずフレー
ムメモリ7の各フィールド部分にはノンインターレース
状に書き込まれる。そして、基準用の映像信号SVmのフ
ィールド判定結果にもとづいて、ハイビジョン画面用の
映像信号が基準用の映像信号SVmに対して正しいインタ
ーレース順位となるように、フレームメモリ7よりハイ
ビジョン画面用の映像信号がインターレース変換をしな
がら読み出される。As described above, in this example, regardless of whether or not the high-vision video signal SVs is interlaced, it is written into each field portion of the frame memory 7 in a non-interlaced manner. Then, based on the field determination result of the reference video signal SVm, the high-definition screen video signal is sent from the frame memory 7 so that the high-definition screen video signal has the correct interlace order with respect to the reference video signal SVm. Are read out while performing interlace conversion.
したがって、本例によれば、基準用の映像信号SVmと
ハイビジョン画面用の映像信号のインターレース関係は
常に一致し、ラインフリッカや2重像妨害等は発生しな
い。Therefore, according to this example, the interlacing relationship between the reference video signal SVm and the high-vision screen video signal always coincides, and no line flicker or double image disturbance occurs.
また、本例においては、フレームメモリ7の各フィー
ルドには、ハイビジョン画面用の映像信号がノンインタ
ーレース状に書き込まれるため、フレームメモリの書き
込みフィールドとハイビジョン画面用の映像信号SVsの
フィールドを必ずしも一致させる必要はない。そして、
フレームメモリ7の書き込み、読み出しが各々どちらの
フィールドに対してなされているか調べられ、フレーム
メモリ7の同一フィールド部分に対して書き込み、読み
出しが同時に起きないように書き込み側のフィールドが
反転制御される。従って、ハイビジョン画面用の映像信
号SVsのフィールド誤判定による境界問題は発生しな
い。In this example, since the video signal for the high-definition screen is written in each field of the frame memory 7 in a non-interlaced manner, the write field of the frame memory and the field of the video signal SVs for the high-definition screen do not always match. No need. And
It is checked which field is being written or read from the frame memory 7, and the writing field is inverted so that writing and reading to the same field portion of the frame memory 7 do not occur simultaneously. Therefore, no boundary problem occurs due to erroneous field determination of the video signal SVs for a high-definition screen.
このように本例によれば、書き込み側でハイビジョン
画面用の映像信号SVsのフィールド判定は不要であり、
ハイビジョン画面用の映像信号SVsとして、いかなる映
像信号を使用した場合にも、フィールド誤判定による画
質劣化のない良好なハイビジョン画面をダウンコンバー
トして表示することができる。As described above, according to this example, it is unnecessary to perform the field determination of the video signal SVs for the high-definition screen on the writing side,
Even if any video signal is used as the video signal SVs for the HDTV screen, it is possible to downconvert and display a good HDTV screen without image quality degradation due to erroneous field determination.
最後に、本発明の第3の発明に係るダウンコンバータ
装置内蔵の2画面テレビ受像機について説明する。Finally, a two-screen television receiver with a built-in downconverter device according to the third invention of the present invention will be described.
本例のダウンコンバータ装置内蔵の2画面テレビ受像
機にあっては、ほとんどの信号処理回路は上述したダウ
ンコンバータ装置と共用できる。ダウンコンバータ装置
を2画面テレビ信号処理回路として共通に使用する場合
に変更すべき点は、かき込みクロックWCKの周波数、お
よび、フレームメモリの書き込み範囲、読み出し範囲等
である。In the two-screen television receiver with a built-in down-converter device of this example, most of the signal processing circuits can be shared with the above-described down-converter device. The points to be changed when the down-converter device is commonly used as a two-screen television signal processing circuit are the frequency of the writing clock WCK, the writing range and the reading range of the frame memory, and the like.
はじめに、書き込みクロックWCKの周波数を変更する
必要のある理由を説明する。First, the reason why the frequency of the write clock WCK needs to be changed will be described.
その理由は、子画面の表示面積が親画質の表示面積よ
り必ず小さいことによる。例えば、子画面の横方向の長
さを親画面の1/3とすると、子画面の横方向の画素数も
親画面の1/3となる。The reason is that the display area of the child screen is always smaller than the display area of the parent image quality. For example, if the horizontal length of the child screen is 1 / of the parent screen, the number of pixels of the child screen in the horizontal direction is also な る of the parent screen.
これに対応して、書き込みクロックWCKの周波数を変
更する。例えば、上述の例では、書き込みクロックWCK
の周波数は読み出しクロックRCKの周波数の1/3になるよ
うにする。このような変更は書き込みクロック発生回路
10の定数変更で容易に実現できる。In response to this, the frequency of the write clock WCK is changed. For example, in the above example, the write clock WCK
Is set to be 1/3 of the frequency of the read clock RCK. Such a change is made by the write clock generation circuit.
It can be easily realized by changing 10 constants.
次に、フレームメモリ7の書き込み範囲、読み出し範
囲の制御について説明する。Next, control of the writing range and the reading range of the frame memory 7 will be described.
上述したように、2画面テレビとする場合には、書き
込みクロックWCKの周波数は読み出しクロックRCKの周波
数の例えば1/3等に選ばれる。また走査線数変換装置で
変換された走査線数も、子画面の縦方向の長さに応じ
て、例えば、親画面比1/3などにする必要がある。結
局、子画面の総画素数は、親画面の1/9等になる。この
ことは、実際にフレームメモリ7に書き込み、またフレ
ームメモリ7から読み出す画素数も親画面の1/9等で良
いことを意味している。As described above, in the case of a two-screen television, the frequency of the write clock WCK is selected to be, for example, 1/3 of the frequency of the read clock RCK. Also, the number of scanning lines converted by the scanning line number conversion device needs to be, for example, 1/3 of the parent screen ratio according to the length of the child screen in the vertical direction. As a result, the total number of pixels of the child screen is 1/9 of the parent screen. This means that the number of pixels actually written to and read from the frame memory 7 may be 1/9 of the parent screen.
つまり、実際に必要な画素のみをフレームメモリ7の
所定範囲に書き込み、そして読み出すように制御され
る。That is, control is performed such that only the actually necessary pixels are written to and read from the predetermined range of the frame memory 7.
以上の制御は、第1図例において、機能制御部19で行
なわれる。The above control is performed by the function control unit 19 in the example of FIG.
第23図は、機能制御部19の一部を示している。 FIG. 23 shows a part of the function control unit 19.
第23図Aは、クロック周波数を変更するための構成を
示している。クロック周波数は、書き込みクロック発生
回路10の構成によって決定されるが、ここでは、適当な
電圧制御発振器を用いるものと仮定している。そのた
め、使用者の目的に応じて切り替えられる切換スイッチ
231と、発信周波数を変化させる固定電圧源232、233が
必要である。なお、切換スイッチ231の出力信号は、書
き込むクロック発生回路10に制御信号として供給され
る。FIG. 23A shows a configuration for changing the clock frequency. The clock frequency is determined by the configuration of the write clock generation circuit 10, but it is assumed here that an appropriate voltage-controlled oscillator is used. Therefore, a changeover switch that can be switched according to the purpose of the user
231 and fixed voltage sources 232 and 233 for changing the transmission frequency are required. The output signal of the changeover switch 231 is supplied as a control signal to the clock generation circuit 10 to be written.
また、2画面テレビとする場合には、第22図における
ハイビジョン画面長作成回路168、ハイビジョン画面高
作成回路169、ハイビジョン画面水平位置調整回路163お
よびハイビジョン画面垂直位置調整回路167を制御し
て、子画面の位置に合わせてフレームメモリ7からの読
み出しタイミング、切換スイッチ2の切換を制御する必
要がある。In the case of a two-screen television, the HDTV screen length creation circuit 168, HDTV screen height creation circuit 169, HDTV screen horizontal position adjustment circuit 163 and HDTV screen vertical position adjustment circuit 167 in FIG. It is necessary to control the timing of reading from the frame memory 7 and the switching of the changeover switch 2 in accordance with the position of the screen.
第23図B,Cは、それぞれ画面長作成回路168、画面高作
成回路169を制御する構成を示している。FIGS. 23B and 23C show configurations for controlling the screen length creation circuit 168 and the screen height creation circuit 169, respectively.
この場合、切換スイッチ234、239が用いられる。ま
た、画面長作成回路168、画面高作成回路169がカウンタ
で構成されていることを仮定し、ロードデータ235〜238
を変更するようにされる。In this case, the changeover switches 234 and 239 are used. Also, assuming that the screen length creation circuit 168 and the screen height creation circuit 169 are configured by counters, the load data 235 to 238
To be changed.
また、図示せずも、画面水平位置調整回路163、画面
垂直位置調整回路167を制御する回路も、例えばそれぞ
れ第23図B,Cと同様に構成される。Although not shown, circuits for controlling the screen horizontal position adjustment circuit 163 and the screen vertical position adjustment circuit 167 are also configured, for example, in the same manner as in FIGS. 23B and 23C, respectively.
なお、上述の切換スイッチ231、234、および239は、
使用者の目的に応じて連動して切り替わるよう構成され
る。切換スイッチ231,234および239は、例えば2画面テ
レビとするときにはa側に接続され、一方、ダウンコン
バータとするときは、b側に接続される。Note that the above-described changeover switches 231, 234, and 239 are
It is configured to switch in conjunction with the purpose of the user. The changeover switches 231, 234, and 239 are connected to the a side when a dual screen television is used, for example, and are connected to the b side when a down converter is used.
以上のように、機能制御部19のわずかな追加により、
ダウンコンバータ装置は、ダウンコンバータ装置内蔵の
2画面テレビ受像機として機能する。As described above, with the slight addition of the function control unit 19,
The down-converter device functions as a two-screen television receiver with a built-in down-converter device.
なお、このように構成される2画面テレビ受像機の機
能は、従来のように、NTSC親画面の中にNTSC子画面が入
るという構成のみには限定されない。例えば、NTSC親画
面の中にハイビジョンの子画面が入るという構成も実現
できる。もちろん、ハイビジョンダウンコンバータとし
ても機能するから、使用者の好みに応じて、ハイビジョ
ン画像のみをモニタ受像機18の画面の全面に表示するこ
とも可能である。It should be noted that the function of the dual-screen television receiver thus configured is not limited to the conventional configuration in which the NTSC child screen is included in the NTSC main screen. For example, a configuration in which a high-definition child screen is included in the NTSC main screen can also be realized. Of course, it also functions as a Hi-Vision down converter, so that it is possible to display only the Hi-Vision image on the entire screen of the monitor receiver 18 according to the user's preference.
また、モニタ受像機18の構成に関しては先に述べた通
りであり、IDTV、EDTVなどといった構成にすることもで
きる。この場合は、ダウンコンバートされたハイビジョ
ン画像、子画面とも、非常に高画質なものになることが
期待できる。Further, the configuration of the monitor receiver 18 is as described above, and a configuration such as an IDTV or an EDTV can be adopted. In this case, it can be expected that both the down-converted high-definition image and the small screen have very high image quality.
[発明の効果] 以上説明したように、請求項1記載の発明によれば、
入力されるインターレースされた映像信号をフィールド
判定することなく、映像信号を間引きながら、ノンイン
ターレース信号を生成することにより、フィールド判定
回路やその誤動作防止回路を不要にすることができると
いう効果を奏する。[Effect of the Invention] As described above, according to the first aspect of the present invention,
By generating a non-interlaced signal while thinning out the video signal without performing field determination on the input interlaced video signal, the field determination circuit and its malfunction prevention circuit can be eliminated.
請求項2記載の発明によれば、入力されるインターレ
ースされた映像信号をフィールド判定することなく、映
像信号を間引きながら、ノンインターレース信号を生成
することにより、あらゆる走査線本数の入力映像信号に
対して、フィールド判定の誤判定のおそれがなく、走査
線本数を減ずることができる。またさらに回路構成が簡
単になるという効果も奏する。According to the second aspect of the present invention, a non-interlaced signal is generated while decimating a video signal without performing field determination on an input interlaced video signal. Thus, there is no possibility of erroneous field determination, and the number of scanning lines can be reduced. Further, there is an effect that the circuit configuration is further simplified.
請求項3記載の発明によれば、入力されるインターレ
ースされた映像信号をフィールド判定することなく、映
像信号を間引きながら、ノンインターレース信号を生成
することにより、あらゆる走査線本数の入力映像信号に
対して、フィールド判定を誤る恐れがなく走査線本数を
減ずることができる。またそのための回路構成を簡単に
することができる。According to the third aspect of the present invention, a non-interlaced signal is generated while decimating a video signal without performing field determination on an input interlaced video signal, so that an input video signal having any number of scanning lines can be obtained. Thus, the number of scanning lines can be reduced without a risk of erroneous field determination. Further, the circuit configuration for that purpose can be simplified.
請求項4記載の発明によれば、入力されるインターレ
ースされた映像信号をフィールド判定することなく、映
像信号を間引きながら、ノンインターレース信号を生成
することにより、あらゆる走査線本数の入力映像信号に
対して、フィールド判定の誤判定がなく、走査線本数を
減ずることができるさらに映像信号がいかなる信号であ
っても、必要とされる走査線数が1/2n、1/3n(nは自然
数)の関係を満たせば、間引き回路で完全なノンインタ
ーレース信号を形成することができ、走査線数を減じる
ことができるという効果を奏する。また回路構成が簡単
になるという効果も奏する。According to the fourth aspect of the present invention, a non-interlaced signal is generated while decimating a video signal without performing field determination on an input interlaced video signal, so that an input video signal having any number of scanning lines can be obtained. In addition, the number of scanning lines can be reduced without erroneous field determination, and even if the video signal is any signal, the required number of scanning lines is 1 / 2n or 1 / 3n (n is a natural number). If the relationship is satisfied, a complete non-interlaced signal can be formed by the thinning circuit, and the number of scanning lines can be reduced. Also, there is an effect that the circuit configuration is simplified.
請求項5記載の発明によれば、フィールド判定回路や
その誤動作防止回路の動作不安定に起因する問題を生ず
ることなく、メモリ上に追越しの発生しない常に最新の
ノンインターレースの信号を安定に書込むことができ
る。また、制御が偶奇いずれのフィールドから始まって
もかまわない。この結果、書込側での映像信号のフィー
ルド判定を行なわなくても、インターレース信号からイ
ンターレース信号への変換をすることが可能になるとい
う効果を奏する。According to the fifth aspect of the present invention, the latest non-interlaced signal is always stably written in the memory without overtaking without causing a problem due to the unstable operation of the field determination circuit and its malfunction prevention circuit. be able to. Further, the control may start from any of the odd and even fields. As a result, it is possible to convert an interlaced signal into an interlaced signal without performing the field determination of the video signal on the writing side.
請求項6記載の発明によれば、請求項5記載の発明の
効果に加えてさらに、安定な2画面処理を実現できると
いう効果を奏する。According to the invention of claim 6, in addition to the effect of the invention of claim 5, there is an effect that a stable two-screen processing can be realized.
請求項7記載の発明によれば、1つのメモリを多くの
機能に共用することができ、請求項6記載の発明の効果
に加えてさらに装置のコストダウンを図ることができる
という効果を奏する。According to the invention described in claim 7, one memory can be shared for many functions, and in addition to the effect of the invention described in claim 6, there is an effect that the cost of the device can be further reduced.
第1図はこの発明の一実施例を示す構成図、第2図はイ
ンターレース信号とノンインターレース信号の走査線構
造を示す図、第3図は走査線数変換装置の原理的構成図
と動作説明図、第4図〜第6図は走査線数を1/2にした
場合のインターレース化の説明のための図、第7図は走
査線数を1/2にした場合の間引き回路および間引き制御
回路の構成図、第8図〜第16図は走査線数を1/3にした
場合のインターレース化の説明図、第17図は走査線数を
1/3にした場合の間引き回路および間引き制御回路の構
成図、第18図は書き込み制御回路の構成図、第19図はフ
レームメモリの書き込み状態を示す図、第20図および第
21図は偶奇フィールド判定の説明図、第22図は読み出し
制御回路の構成図、第23図は機能制御部の一部の構成図
である。 1,3……入力端子 2……切換スイッチ 4……A/D変換器 5……間引き回路 6……間引き制御回路 7……フレームメモリ 8……書き込み制御回路 9,14……同期分離回路 10……書き込みクロック発生回路 11……追い越し判定回路 12……読み出し制御回路 13……読み出しクロック発生回路 15……フィールド判定回路 16……読み出し制御回路 17……D/A変換器 18……モニタ受像機 19……機能制御部FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing a scanning line structure of an interlaced signal and a non-interlaced signal, and FIG. 4 and 6 are diagrams for explaining interlacing when the number of scanning lines is halved, and FIG. 7 is a thinning circuit and a thinning control when the number of scanning lines is halved. 8 to 16 are explanatory diagrams of interlacing when the number of scanning lines is reduced to 1/3, and FIG. 17 is a diagram illustrating the number of scanning lines.
FIG. 18 is a configuration diagram of a thinning circuit and a thinning control circuit in the case of 1/3, FIG. 18 is a configuration diagram of a write control circuit, FIG. 19 is a diagram showing a write state of the frame memory, FIGS.
FIG. 21 is an explanatory diagram of the even / odd field determination, FIG. 22 is a configuration diagram of the read control circuit, and FIG. 23 is a configuration diagram of a part of the function control unit. 1,3 Input terminal 2 Changeover switch 4 A / D converter 5 Thinning circuit 6 Thinning control circuit 7 Frame memory 8 Write control circuit 9,14 Synchronous separation circuit 10 Write clock generation circuit 11 Overtaking judgment circuit 12 Read control circuit 13 Read clock generation circuit 15 Field judgment circuit 16 Read control circuit 17 D / A converter 18 Monitor Receiver 19 …… Function control unit
Claims (7)
レームの走査線本数を計数するライン数計数手段と、 各々、前記入力映像信号の1本以上の走査線にわたって
加重平均する複数の加重平均手段とを有して、 前記入力映像信号の1フレームの走査線本数を減じてノ
ンインターレース信号として出力する映像信号処理装置
であって、 前記加重平均手段は、前記入力映像信号のフィールドの
各々を構成する走査線位置と、前記ノンインターレース
信号の各走査線との間の位置の相違を補償するために、
前記入力映像信号のフィールドの各々を構成する走査線
から前記ノンインターレース信号の各走査線の映像信号
を生成するのに必要な個数だけ設けられており、 前記映像信号処理装置は、前記ライン数計数手段により
計数された走査線本数に応じて、前記入力映像信号の走
査線ごとに前記複数の加重平均手段の1つを択一的に選
択して出力する間引き回路を有し、 前記間引き回路は、前記ライン数計数手段により計数さ
れた1フレームの走査線本数に応じて当該フレーム内に
ついて決定された、前記複数の加重平均手段の出力を選
択する順序に基づいて、当該フレームにおいて前記入力
映像信号の走査線ごとに択一的に前記複数の加重平均手
段の出力を選択して出力することを特徴とする、映像信
号処理装置。1. Line number counting means for counting the number of scanning lines of one frame of an interlaced input video signal, and a plurality of weighted averaging means for weighting and averaging over one or more scanning lines of the input video signal, respectively. A video signal processing device for reducing the number of scanning lines in one frame of the input video signal and outputting the same as a non-interlaced signal, wherein the weighted averaging means constitutes each of the fields of the input video signal To compensate for the difference in scan line position and the position between each scan line of the non-interlaced signal,
As many as necessary to generate video signals of each scanning line of the non-interlaced signal from the scanning lines constituting each of the fields of the input video signal, the video signal processing device is configured to count the number of lines. A thinning circuit for selectively selecting and outputting one of the plurality of weighted averaging means for each scanning line of the input video signal according to the number of scanning lines counted by the means; Based on the order in which the outputs of the plurality of weighted averaging means are selected in the frame according to the number of scanning lines of one frame counted by the line number counting means, A video signal processing apparatus, wherein the output of the plurality of weighted averaging means is selected and output alternatively for each scanning line.
レームの走査線本数を計数するライン数計数手段と、 前記入力映像信号の1本以上の走査線にわたって加重平
均する複数の加重平均手段とを有して、 前記入力映像信号の1フレームの走査線本数を減じてノ
ンインターレース信号として出力する映像信号処理装置
であって、 前記ライン数計数手段により計数された走査線本数に応
じて、前記入力映像信号の走査線ごとに前記複数の加重
平均手段の1つを択一的に選択して出力する間引き回路
を有し、 前記加重平均手段は、 前記入力映像信号を2本の走査線にわたって加重平均す
る第1の加重平均手段と、 前記入力映像信号を3本の走査線にわたって加重平均す
る第2の加重平均手段とを含み、 前記間引き回路は、前記ライン数計数手段により計数さ
れた前記入力映像信号の1フレームのライン数が偶数本
であるときには、前記入力映像信号の各フィールドごと
に3n、3n+1、3n+2番目(nは正の整数)の走査線信
号から2本分の走査線信号を形成し、これらの信号をノ
ンインターレース信号の各フィールドの走査線信号に割
当て、 第3n番目のラインでは、現在の走査線信号および1ライ
ン前の走査線信号が、それぞれ1/2の割合で加算されて
ノンインターレース信号の走査線信号とされ、 第3n+1番目のラインでは、ノンインターレース信号の
走査線信号は形成されず、 第3n+2番目のラインでは、現在の走査線信号、1ライ
ン前の走査線信号および2ライン前の走査線信号が、そ
れぞれ1/4、1/2および1/4の割合で加算されてノンイン
ターレース信号の走査線信号とされ、 前記入力映像信号の1フレームのライン数が6k+3(k
は正の整数)である場合には、垂直同期信号1/2分周し
て得られるフレームパルスを基準にして、各フレーム期
間で3ラインごとに制御が繰返されてノンインターレー
ス信号の走査線信号が形成され、 フレームパルスから3n番目のラインでは、現在の走査線
信号および1ライン前の走査線信号が、それぞれ1/2の
割合で加算されてノンインターレース信号の走査線信号
とされ、 第3n+1番目のラインでは、ノンインターレース信号の
走査線信号が形成されず、 第3n+2番目のラインでは、現在の走査線信号、1ライ
ン前の走査線信号および2ライン前の走査線信号が、そ
れぞれ1/4、1/2および1/4の割合で加算されてノンイン
ターレース信号の走査線信号とされ、 前記入力映像信号の1フレームのライン数が6k+1(k
は正の整数)である場合には、垂直同期信号を1/2分周
して得られるフレームパルスが存在するフィールドと存
在しないフィールドとでは、その制御が異なるようにさ
れ、3ラインごとに制御が繰返されてノンインターレー
ス信号の走査線信号が形成され、 フレームパルスが存在するフィールドでは、フレームパ
ルスから3n番目のラインでは、現在の走査線信号、1ラ
イン前の走査線信号および2ライン前の走査線信号が、
それぞれ1/4、1/2および1/4の割合で加算され、ノンイ
ンターレース信号の走査線信号が形成され、 3n+1番目のラインでは、ノンインターレース信号の走
査線信号が形成されず、 3n+2番目のラインでは、1ライン前の走査線信号およ
び2ライン前の走査線信号が、それぞれ1/2の割合で加
算されてノンインターレース信号の走査線信号が形成さ
れ、 フレームパルスが存在しないフィールドでは、フレーム
パルスから3n番目のラインでは、現在の走査線信号およ
び1ライン前の走査線信号がそれぞれ1/2の割合で加算
されてノンインターレース信号の走査線信号が形成さ
れ、 3n+1番目のラインでは、ノンインターレース信号の走
査線信号は形成されず、 3n+2番目のラインでは、現在の走査線信号、1ライン
前の走査線信号および2ライン前の走査線信号が、それ
ぞれ1/4、1/2および1/4の割合で加算されてノンインタ
ーレース信号の走査線信号が形成され、 フレームパルスの存在するフィールドの3n+1番目のラ
インでは、現在の走査線信号および1ライン前の走査線
信号よりノンインターレース信号の走査線信号が形成さ
れ、 第3n+2番目のラインでは、ノンインターレース信号の
走査線信号は形成されず、 前記入力映像信号の1フレームのライン数が6k+5本で
ある場合には、垂直同期信号を1/2分周して得られるフ
レームパルスが存在するフィールドと存在しないフィー
ルドとでは、その制御が異なるようにされ、3ラインご
とに制御が繰返されてノンインターレース信号の走査線
信号が形成され、 フレームパルスが存在するフィールドでは、フレームパ
ルスから3n番のラインでは、現在の走査線信号および1
ライン前の走査線信号が、それぞれ1/2の割合で加算さ
れてノンインターレース信号の走査線信号が形成され、 第3n+1番目のラインでは、ノンインターレース信号の
走査線信号は形成されず、 第3n+2番目のラインでは、現在の走査線信号、1ライ
ン前の走査線信号および2ライン前の走査線信号が、そ
れぞれ1/4、1/2および1/4の割合で加算されてノンイン
ターレース信号の走査線信号が形成され、 フレームパルスが存在しないフィールドでは、フレーム
パルスから第3n番目のラインでは、現在の走査線信号、
1ライン前の走査線信号および2ライン前の走査線信号
が、それぞれ1/4、1/2および1/4の割合で加算されてノ
ンインターレース信号の走査線信号が形成され、 第3n+1番目のラインでは、ノンインターレース信号の
走査線信号が形成されず、 第3n+2番目のラインでは、1ライン前の走査線信号お
よび2ライン前の走査線信号が、それぞれ1/2の割合で
加算されてノンインターレース信号の走査線信号が形成
され、 フレームパルスが存在しないフィールドの第3n+1番目
のラインでは、現在の走査線信号および1ライン前の走
査線信号よりノンインターレース信号の走査線信号を形
成し、 第3n+2番目のラインでは、ノンインターレース信号の
走査線信号を形成しないことを特徴とする、映像信号処
理装置。2. An image processing apparatus comprising: a line number counting means for counting the number of scanning lines in one frame of an interlaced input video signal; and a plurality of weighted averaging means for performing weighted averaging over one or more scanning lines of the input video signal. A video signal processing apparatus for reducing the number of scanning lines in one frame of the input video signal and outputting the same as a non-interlaced signal, wherein the input video signal is processed in accordance with the number of scanning lines counted by the line number counting means. A thinning circuit for selecting and outputting one of the plurality of weighted averaging means for each scanning line of the signal, wherein the weighted averaging means calculates the weighted average of the input video signal over two scanning lines A first weighted averaging unit that performs weighted averaging of the input video signal over three scanning lines; When the number of lines of one frame of the input video signal counted by the stage is an even number, the number of lines from the 3n, 3n + 1, 3n + 2 (n is a positive integer) scanning line signal is 2 for each field of the input video signal. This scan line signal is formed, and these signals are assigned to the scan line signals of each field of the non-interlace signal. In the 3nth line, the current scan line signal and the previous scan line signal are respectively The non-interlaced signal is added at a ratio of 1/2 to be a scanning line signal of a non-interlaced signal. The scanning line signal of the non-interlaced signal is not formed in the (3n + 1) th line, and the current scanning line signal is formed in the (3n + 2) th line. A scanning line signal of one line before and a scanning line signal of two lines before are added at a ratio of 1/4, 1/2 and 1/4, respectively, to obtain a scanning line signal of a non-interlace signal; The number of lines in one frame of the input video signal is 6k + 3 (k
Is a positive integer), the control is repeated every three lines in each frame period based on the frame pulse obtained by dividing the vertical synchronization signal by 1/2, and the scanning line signal of the non-interlace signal is obtained. In the 3n-th line from the frame pulse, the current scanning line signal and the previous scanning line signal are added at a ratio of 1/2, respectively, to obtain a scanning line signal of a non-interlace signal, On the third line, no scanning line signal of a non-interlace signal is formed. On the 3n + 2nd line, the current scanning line signal, the previous scanning line signal, and the second preceding scanning line signal are respectively 1 / The signals are added at a ratio of 4, 1/2 and 1/4 to form a scanning line signal of a non-interlace signal, and the number of lines of one frame of the input video signal is 6k + 1 (k
Is a positive integer), the control is made different between the field where the frame pulse obtained by dividing the vertical synchronization signal by 1/2 and the field where the frame pulse does not exist are controlled every three lines. Are repeated to form a scanning line signal of a non-interlace signal. In a field where a frame pulse exists, the current scanning line signal, the scanning line signal of one line before and the scanning line signal of two lines before in the 3nth line from the frame pulse. The scanning line signal is
Scanning line signals of non-interlaced signals are formed at the ratios of 1/4, 1/2, and 1/4, respectively. On the 3n + 1th line, scanning line signals of non-interlaced signals are not formed, and 3n + 2nd In the line, the scanning line signal of one line before and the scanning line signal of two lines before are added at a ratio of 1/2, respectively, to form a scanning line signal of a non-interlaced signal. On the 3n-th line from the pulse, the current scanning line signal and the previous scanning line signal are added at a rate of 1/2 each to form a scanning line signal of a non-interlaced signal. No scanning line signal of the interlace signal is formed. In the 3n + 2nd line, the current scanning line signal, the scanning line signal one line before and the scanning line two lines before. The line signals are added at 1/4, 1/2, and 1/4, respectively, to form a scanning line signal of a non-interlaced signal, and the 3n + 1st line of the field where the frame pulse exists has the current scanning line. A scanning line signal of a non-interlaced signal is formed from the signal and the scanning line signal of the previous line, and a scanning line signal of a non-interlaced signal is not formed in the (3n + 2) th line. Is 6k + 5, the control is different between the field where the frame pulse obtained by dividing the vertical synchronization signal by 1/2 and the field where the frame pulse does not exist, and the control is repeated every three lines. In the field where the frame pulse exists, the scanning line signal of the non-interlace signal is formed, and in the 3nth line from the frame pulse, Standing of the scanning line signal and 1
The scanning line signals before the line are each added at a ratio of 1/2 to form a scanning line signal of a non-interlaced signal, and the scanning line signal of the non-interlaced signal is not formed in the (3n + 1) th line. In the second line, the current scanning line signal, the scanning line signal one line before and the scanning line signal two lines before are added at a ratio of 1/4, 1/2 and 1/4, respectively, and the non-interlaced signal is added. In a field where a scanning line signal is formed and no frame pulse is present, the current scanning line signal,
The scanning line signal of one line before and the scanning line signal of two lines before are added at a ratio of 1/4, 1/2 and 1/4, respectively, to form a scanning line signal of a non-interlace signal, In the line, the scanning line signal of the non-interlace signal is not formed, and in the 3n + 2nd line, the scanning line signal of the previous line and the scanning line signal of the previous line are added at a rate of 1/2, respectively, and the non-interlaced signal is added. A scanning line signal of an interlaced signal is formed, and a scanning line signal of a non-interlaced signal is formed on a (3n + 1) th line of a field where no frame pulse is present, with respect to a current scanning line signal and a preceding scanning line signal. A video signal processing device characterized in that a scanning line signal of a non-interlace signal is not formed in the 3n + 2nd line.
レームの走査線本数を計数するライン数計数手段と、 前記入力映像信号の1本以上の走査線にわたって加重平
均する複数の加重平均手段とを有して、 前記入力映像信号の1フレームの走査線本数を減じてノ
ンインターレース信号として出力する映像信号処理装置
であって、 前記ライン数計数手段により計数された走査線本数に応
じて、前記入力映像信号の走査線ごとに前記複数の加重
平均手段の1つを択一的に選択して出力する間引き回路
を有し、 前記間引き回路は、前記ライン数計数手段により計数さ
れた1フレームの走査線本数が偶数本であるときには、
映像信号のいずれのフィールドの走査線信号も、そのま
まノンインターレース信号の各フィールドの走査線信号
に割当て、 前記入力映像信号の1フレームのライン数が2n+1本で
あるときには、垂直同期信号を1/2分周して得られるフ
レームパルスを基準に、各フレーム期間で (a)前記入力映像信号の最初のn本の走査線信号がノ
ンインターレース信号の一方のフィールドの走査線信号
にそのまま割当てられ、 (b)続いて、前記入力映像信号の残りのn+1本の走
査線信号が利用されて、前記n本の走査線と同じ位置に
走査線が存在するように補間走査線信号が形成され、前
記補間走査線信号がノンインターレース信号の他方のフ
ィールドの走査線信号に割当てられる、 処理が各フレーム期間で行なわれることを特徴とする、
映像信号処理装置。3. A line number counting means for counting the number of scanning lines of one frame of an interlaced input video signal, and a plurality of weighted averaging means for performing weighted averaging over one or more scanning lines of the input video signal. A video signal processing apparatus for reducing the number of scanning lines in one frame of the input video signal and outputting the same as a non-interlaced signal, wherein the input video signal is processed in accordance with the number of scanning lines counted by the line number counting means. A thinning circuit for selectively selecting and outputting one of the plurality of weighted averaging means for each signal scanning line, wherein the thinning circuit comprises one frame of scanning lines counted by the line number counting means. When the number is even,
The scanning line signal of any field of the video signal is directly assigned to the scanning line signal of each field of the non-interlace signal. When the number of lines of one frame of the input video signal is 2n + 1, the vertical synchronizing signal is halved. (A) The first n scanning line signals of the input video signal are directly assigned to the scanning line signals of one field of the non-interlaced signal in each frame period with reference to the frame pulse obtained by frequency division. b) Subsequently, using the remaining (n + 1) scan line signals of the input video signal, an interpolated scan line signal is formed so that a scan line exists at the same position as the n scan lines. A scanning line signal is assigned to a scanning line signal of the other field of the non-interlace signal, wherein the processing is performed in each frame period;
Video signal processing device.
レームの走査線本数を計数するライン数計数手段と、 前記入力映像信号の1本以上の走査線にわたって加重平
均する複数の加重平均手段とを有して、 前記入力映像信号の1フレームの走査線本数を減じてノ
ンインターレース信号として出力する映像信号処理装置
であって、 前記映像信号処理装置は、前記ライン数計数手段により
計数された走査線本数に応じて、前記入力映像信号の走
査線ごとに前記複数の加重平均手段の1つを択一的に選
択して出力する間引き回路を有し、 前記間引き回路は、前記ライン数計数手段により計数さ
れた1フレームの走査線本数が偶数本であるときには、
前記入力映像信号のいずれのフィールドの走査線信号
も、そのままノンインターレース信号の各フィールドの
走査線信号に割当て、 前記入力映像信号の1フレームのライン数が2n+1本
(nは正の整数)であるときには、垂直同期信号を1/2
分周して得られるフレームパルスを基準に、 (a)前記入力映像信号の最初のn本の走査線信号がノ
ンインターレース信号の一方のフィールドの走査線信号
にそのまま割当てられ、 (b)続いて、前記入力映像信号の残りのn+1本の走
査線信号が利用されて、前記n本の走査線と同じ位置に
走査線が存在するように補間走査線信号が形成され、前
記補間走査線信号がノンインターレース信号の他方のフ
ィールドの走査線信号に割当てられ、 (c)こうして形成された映像信号を2ラインごとに相
加平均処理して走査線数を1/2とする、 処理が各フレーム期間で行なわれることを特徴とする、
映像信号処理装置。4. A line number counting means for counting the number of scanning lines in one frame of an interlaced input video signal, and a plurality of weighted averaging means for performing weighted averaging over one or more scanning lines of the input video signal. A video signal processing device for reducing the number of scanning lines in one frame of the input video signal and outputting the reduced number as a non-interlaced signal, wherein the video signal processing device has a number of scanning lines counted by the line number counting means. A thinning circuit for selectively selecting and outputting one of the plurality of weighted averaging means for each scanning line of the input video signal, wherein the thinning circuit counts by the line number counting means. When the number of scanning lines in one frame is an even number,
The scanning line signal of any field of the input video signal is directly assigned to the scanning line signal of each field of the non-interlace signal, and the number of lines of one frame of the input video signal is 2n + 1 (n is a positive integer). Sometimes, the vertical sync signal is
(A) The first n scanning line signals of the input video signal are directly assigned to the scanning line signals of one field of the non-interlace signal, based on the frame pulse obtained by frequency division. The remaining n + 1 scanning line signals of the input video signal are used to form an interpolation scanning line signal such that scanning lines are present at the same positions as the n scanning lines, and the interpolation scanning line signal is (C) The image signal thus formed is arithmetically averaged every two lines to reduce the number of scanning lines to half, and the processing is performed for each frame period. Characterized by being performed in
Video signal processing device.
書込および読出を非同期で制御できるフレームメモリ
と、 前記フレームメモリより1フィールド分の信号の読出が
完了した後に、当該フィールド部分への書込を開始する
ようにする書込制御手段とをさらに含み、 前記間引き回路の出力する映像信号を上記フレームメモ
リに書込むことを特徴とする、請求項1記載の映像信号
処理装置。5. Writing and reading of a signal are performed.
A frame memory capable of asynchronously controlling writing and reading; and write control means for starting writing to the field portion after reading of a signal for one field from the frame memory is completed. 2. The video signal processing device according to claim 1, wherein the video signal output from the thinning circuit is written into the frame memory.
号に同期して上記フレームメモリから信号を読出すこと
を特徴とする、請求項5記載の映像信号処理装置。6. The video signal processing device according to claim 5, wherein a signal is read from said frame memory in synchronization with a second video signal different from said input video signal.
込範囲、および読出範囲を複数組記憶して切換えるため
の機能切換手段をさらに含み、 上記複数組のクロック周波数、書込範囲、および読出範
囲から1組を選択することにより、クロック周波数、書
込範囲および読出範囲を変化させることができることを
特徴とする、請求項6記載の映像信号処理装置。7. A function switching means for storing and switching a plurality of sets of a clock frequency, a write range and a read range of the frame memory, and switching the plurality of sets of the clock frequency, the write range and the read range. 7. The video signal processing apparatus according to claim 6, wherein a clock frequency, a writing range, and a reading range can be changed by selecting one set.
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CA002018880A CA2018880C (en) | 1989-06-15 | 1990-06-13 | Scanning line number converting device for video signal, and down-converter and picture-in-picture tv receiver using the same |
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EP90306538A EP0403297B1 (en) | 1989-06-15 | 1990-06-15 | Scanning line number converting device for video signal, and down-converter and picture-in picture tv receiver using the same |
DE69033421T DE69033421T2 (en) | 1989-06-15 | 1990-06-15 | TV |
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1989
- 1989-07-29 JP JP1197779A patent/JP2951669B2/en not_active Expired - Lifetime
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