JP2950465B2 - 双方向バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部端子に入力が接続
される入力バッファ、及び、前記外部端子に出力が接続
されるトライステート出力バッファを有し、単一の前記
外部端子を経由し、外部回路に対して、前記入力バッフ
ァによる内部回路への信号入力、及び、前記トライステ
ート出力バッファによる内部回路からの信号出力を行う
双方向バッファ回路に係り、特に、異なる論理状態の信
号衝突に際して生じてしまう、前記外部端子を経由する
貫通電流を低減することで、該貫通電流による電源消費
電流を低減し、又該貫通電流に係るジュール熱で生じて
しまう回路破損の恐れをより抑えることができる双方向
バッファ回路に関する。

【０００２】

【従来の技術】一般的なコンピュータでは、通常、ＣＰ
Ｕ（central processing unit ）が種々の周辺装置、例
えば主記憶装置や入出力装置等にアクセスするために、
システムバスと称するもの等、種々のバスが用いられて
いる。このようなバスによれば、コンピュータ内のプロ
グラム命令やデータの伝送路を共通化することができ、
周辺装置のインタフェイスの統一を図ることができる。
従って、コンピュータハードウェア全体に占めるインタ
フェイス部の規模を小さくすることができる。

【０００３】図８は、従来からの一般的なバスを構成す
る１本のバス線に係る回路図である。

【０００４】この図８にあって、バス線Ｂは、データバ
ス等、双方向で信号が伝達されるバス中の１本を示す。
該バス線Ｂは、図示される２つを含め、多数の、外部端
子Ｐと、入力バッファ１２と、トライステート出力バッ
ファ１４とで構成される双方向バッファ回路が接続され
ている。このようなバス線Ｂについては、同時には１つ
の双方向バッファ回路中の前記トライステート出力バッ
ファ１４のみが信号を出力するよう制御される。従っ
て、単一のインタフェース経路のみであっても、このよ
うに選択的に任意の双方向バッファ回路から信号を出力
することができ、他の任意の双方向バッファ回路あるい
は入力バッファ回路へと信号を伝達することができる。

【０００５】ここで、前記バス線Ｂに対しては、同時に
は、１つの前記双方向バッファ回路のみが信号を出力す
ることが前提となっている。しかしながら、何等かの誤
動作、具体的には、前記トライステート出力バッファ１
４の出力を、ハイインピーダンス、あるいは出力信号Ａ
の論理状態に応じたＨ状態又はＬ状態を出力するかの選
択を行う、出力選択信号ＥＮを発生する回路の誤動作等
によって、単一の前記バス線Ｂに対して複数の双方向バ
ッファ回路から信号が出力されてしまうことがある。例
えば、前記出力選択信号ＥＮを発生する回路の動作タイ
ミングが微小時間ズレてしまったために、短時間、複数
の双方向バッファ回路からの信号が衝突してしまうこと
がある。

【０００６】図９は、従来からのバス線に接続される双
方向バッファ回路の一部トランジスタレベルでの回路図
である。

【０００７】この図９は、前記図８のものと同一のもの
を示す。又、この図９において、前記入力バッファ１２
は、ＰチャネルＭＯＳトランジスタＴＰ１２及びＴＰ１
３と、ＮチャネルＭＯＳトランジスタＴＮ１２及びＴＮ
１３とにより構成される。又、前記トライステート出力
バッファ１４は、インバータゲート１４ａ及び１４ｂ
と、ＯＲ論理ゲート１４ｃ及びＡＮＤ論理ゲート１４ｄ
と、ＰチャネルＭＯＳトランジスタＴＰ１１及びＮチャ
ネルＭＯＳトランジスタＴＮ１１とにより構成されてい
る。

【０００８】ここで、単一の前記バス線Ｂに接続される
ある２つの双方向バッファ回路について、これらが互い
に異なる論理状態の信号を同時に出力してしまう場合を
考える。

【０００９】ここで、一例として特に、この図９の左側
の双方向バッファ回路がＨ状態を出力し、右側の双方向
バッファ回路がＬ状態を出力し、前記データ線Ｂで信号
が衝突する場合を考える。この場合、左側の前記双方向
バッファ回路では、前記ＰチャネルＭＯＳトランジスタ
ＴＰ１１がオンとなり、前記ＮチャネルＭＯＳトランジ
スタＴＮ１１がオフとなる。一方、右側の前記双方向バ
ッファ回路については、前記ＰチャネルＭＯＳトランジ
スタＴＰ１１がオフとなり、前記ＮチャネルＭＯＳトラ
ンジスタＴＮ１１がオンとなる。

【００１０】すると、電源ＶＤＤから、左側の前記双方
向バッファ回路の前記ＰチャネルＭＯＳトランジスタＴ
Ｐ１１を経由し、前記バス線Ｂを流れ、右側の前記双方
向バッファ回路の前記ＮチャネルＭＯＳトランジスタＴ
Ｎ１１を経由してグランドＧＮＤに至る、短絡回路が形
成され、外部端子Ｐを経由する貫通電流（以降、外部端
子を経由する貫通電流と称する）が流れてしまう。この
ような貫通電流が生じてしまうと、不必要な消費電流が
発生してしまうと共に、このような貫通電流が流れる前
記ＰチャネルＭＯＳトランジスタＴＰ１１や前記Ｎチャ
ネルＭＯＳトランジスタＴＮ１１の拡散領域等にて、ジ
ュール熱が発生し、場合によってはこのようなジュール
熱で回路破損を生じてしまう恐れがある。

【００１１】図１０及び図１１は、従来の双方向バッフ
ァ回路の動作を示すタイムチャートである。

【００１２】これら図１０及び図１１においては、前記
図８や前記図９に示される前記バス線Ｂに接続される１
つの双方向バッファ回路に着目し、この前記出力選択信
号ＥＮ、外部出力信号ＥＸ、前記出力信号Ａ、出力信号
Ａ′のタイミングが示される。ここで、前記外部出力信
号ＥＸは、着目した双方向バッファ回路に対して前記バ
ス線Ｂ側から入力される信号であり、他の外部の双方向
バッファ回路が出力する信号である。又、前記出力信号
Ａ′は、前記図８及び図９にも図示され、前記トライス
テート出力バッファ１４が出力する信号である。ここ
で、これら外部出力信号ＥＸ及び出力信号Ａ′は、Ｈ状
態及びＬ状態に加え、ハイインピーダンスにもなり得
る。なお、これら外部出力信号ＥＸ及び出力信号Ａ′に
ついて図中に示される“Ｈ．Ｚ．”は、ハイインピーダ
ンスであることを示す。

【００１３】まず、前記図１０について説明する。

【００１４】まず、前記出力選択信号ＥＮがＬ状態であ
ると、前記トライステート出力バッファ１４は前記出力
信号Ａと同一の論理状態を出力する。一方、前記出力選
択信号ＥＮがＨ状態の場合、該トライステート出力バッ
ファ１４の出力はハイインピーダンスとなる。具体的に
は、前記トライステート出力バッファ１４は、時刻ｔ１
０以前にはＬ状態を出力し、時刻ｔ１０からｔ１２まで
の期間にはＨ状態を出力し、時刻ｔ１２からｔ１４まで
はハイインピーダンスであり、時刻ｔ１４からｔ１６ま
ではＨ状態を出力し、時刻ｔ１６以後はハイインピーダ
ンスとなる。

【００１５】一方、前記外部出力信号ＥＸについては、
時刻ｔ１１まではハイインピーダンスであり、時刻ｔ１
１からｔ１３まではＨ状態であり、時刻ｔ１３からｔ１
５まではハイインピーダンスであり、時刻ｔ１５以後は
Ｌ状態である。

【００１６】従って、時刻ｔ１１からｔ１２までの期間
では、前記出力信号Ａ′と前記外部出力信号ＥＸとが衝
突するものの、いずれもＨ状態であり、前記外部端子Ｐ
を経由する貫通電流は流れない。又、時刻ｔ１３からｔ
１４までの期間では、前記出力信号Ａ′がハイインピー
ダンスであると共に、前記外部出力信号ＥＸもハイイン
ピーダンスであり、前記バス線Ｂに他のハイインピーダ
ンスでない双方向バッファ回路が接続されてないものと
すれば、該バス線Ｂはフローティング状態となる。時刻
ｔ１５からｔ１６までの期間については、前記出力信号
Ａ′がＨ状態である一方、前記外部出力信号ＥＸはＬ状
態となり、共に出力状態にあるだけでなく、異なる論理
状態が出力される。従って、前記外部端子Ｐを経由する
貫通電流が流れてしまう。

【００１７】次に前記図１１のタイムチャートについて
説明する。

【００１８】まず、前記出力選択信号ＥＮは、時刻ｔ２
までがＬ状態であり、時刻ｔ２からｔ４までがＨ状態で
あり、時刻ｔ４以降Ｌ状態となる。又、この図１１に示
される全期間に亘って、前記出力信号ＡはＨ状態であ
る。従って、前記出力信号Ａ′は、時刻ｔ２まではＨ状
態であり、時刻ｔ２からｔ４まではハイインピーダンス
であり、時刻ｔ４以降はＨ状態である。

【００１９】これに対して、前記外部出力信号ＥＸは、
時刻ｔ１までハイインピーダンスであり、時刻ｔ１から
ｔ３までがＬ状態であり、時刻ｔ３以降ハイインピーダ
ンスである。

【００２０】従って、時刻ｔ１からｔ２までの期間、Ｈ
状態の前記出力信号Ａ′と、Ｌ状態の前記外部出力信号
ＥＸとが衝突してしまい、前記外部端子Ｐを経由する貫
通電流が流れる。時刻ｔ３からｔ４までの期間、前記出
力信号Ａ′も前記外部出力信号ＥＸも、いずれもハイイ
ンピーダンスであり、前記バス線Ｂはフローティング状
態となる。

【００２１】図１２は、前記外部端子を経由する貫通電
流を示すタイムチャートである。この図１２は、前記図
１１の時刻ｔ１及びｔ２付近の、前記双方向バッファ回
路の消費電流Ｉのタイムチャートが示され、特に時刻ｔ
１からｔ２の期間で、前述ような貫通電流による消費電
流が発生している。

【００２２】ここで、特開平４−２６２４４０では、こ
のような単一の前記バス線Ｂでの異なる論理状態の信号
の衝突を検出し、エラー信号を発生している。具体的に
は、双方向バッファ回路を構成する前記トライステート
出力バッファ１４の入力側の論理状態及び出力側の論理
状態の不一致を検出し、不一致が検出された場合には、
前記外部端子を経由する貫通電流が流れてしまう恐れが
あるため、エラー信号を発生している。該特願平４−２
６２４４０によれば、得られるエラー信号と前記出力選
択信号ＥＮの出力選択状態との論理積によって、前記外
部端子を経由する貫通電流が発生してしまうことを検出
することができる。

【００２３】

【発明が達成しようとする課題】しかしながら、前記特
開平４−２６２４４０では、前述のようなエラー信号に
よって、前記外部端子を経由する貫通電流の発生を検出
できるものの、該検出に基づいてこのような貫通電流を
停止するためには、何等かの回路を設計する必要があ
る。例えば、このようなエラー信号に基づいて、何等か
のユーザ回路で、例えば前記図８の前記トライステート
出力バッファ１４の前記出力選択信号ＥＮをＨ状態とす
る必要がある。しかしながら、このような重要なユーザ
回路について、特開平４−２６２４４０では全く開示さ
れていない。

【００２４】本発明は、前記従来の問題点を解決するべ
くなされたもので、異なる論理状態の信号衝突に際して
生じてしまう、前記外部端子を経由する貫通電流を低減
することで、該貫通電流による電源消費電流を低減し、
又該貫通電流に係るジュール熱で生じてしまう回路破損
の恐れをより抑えることができる双方向バッファ回路を
提供することを目的とする。

【００２５】

【課題を達成するための手段】本発明は、外部端子に入
力が接続される入力バッファ、及び、前記外部端子に出
力が接続されるトライステート出力バッファを有し、単
一の前記外部端子を経由し、外部回路に対して、前記入
力バッファによる内部回路への信号入力、及び、前記ト
ライステート出力バッファによる内部回路からの信号出
力を行う双方向バッファ回路において、前記トライステ
ート出力バッファの入力側の論理状態及び出力側の論理
状態の不一致を検出し、不一致検出の場合には、内部回
路から前記トライステート出力バッファへの出力選択信
号の論理状態に拘らず、前記トライステート出力バッフ
ァの出力をハイインピーダンスとする信号衝突回避回路
と、前記トライステート出力バッファがハイインピーダ
ンスでない場合に入力に応じて出力する論理状態と同一
の論理状態を、誤検出防止信号として、信号衝突電流抑
制抵抗を介して前記外部端子に出力する不一致誤検出防
止回路とを備えたことにより、前記課題を達成したもの
である。

【００２６】又、前記双方向バッファ回路において、前
記不一致誤検出防止回路の前記誤検出防止信号の出力を
トライステートとし、前記出力選択信号が出力選択に対
応する論理状態となる場合にのみ、前記誤検出防止信号
を前記外部端子へ出力するようにしたことにより、前記
課題を達成すると共に、前記不一致誤検出防止回路に係
る貫通電流、又これによる電源消費電流を更に低減し、
又、これによってジュール熱で回路が発熱してしまうこ
とをより抑えたものである。

【００２７】

【作用】まず、本発明においては、前述した特開平４−
２６２４４０と同様、双方向バッファ回路のトライステ
ート出力バッファの入力側の論理状態と出力側の論理状
態とを比較することで、前記外部端子を経由する貫通電
流の発生を検出している。又、本発明にあっては特に、
このような貫通電流発生の恐れが検出された場合、これ
を解消すべく、当該貫通電流の原因を自動的に解消して
いる。このような自動解消は従来ではなされていなかっ
た。

【００２８】更には、本発明にあっては、前記特開平４
−２６２４４０では着目されていなかった、前記トライ
ステート出力バッファの入力側の論理状態と出力側の論
理状態の不一致の誤検出の恐れにも対処している。これ
は、双方向バッファ回路の外部端子がフローティング状
態となる場合、例えば当該外部端子が接続されるバスが
フローティング状態になる場合、当該外部端子の論理状
態がノイズ等によって不安定になる恐れがある。このよ
うな場合、前述のような論理状態の不一致の検出も不安
定になってしまう。本発明にあっては、このような誤検
出についても対策している。

【００２９】図１は、本発明の双方向バッファ回路の概
念を示す回路図である。

【００３０】この図１にあって、双方向バッファ回路
は、従来と同様入力バッファ１２及びトライステート出
力バッファ１４を備えると共に、更に、信号衝突回避回
路１６と、不一致誤検出防止回路１８とを備える。

【００３１】まず、前記信号衝突回避回路１６は、前記
トライステート出力バッファ１４の入力側の論理状態及
び出力側の論理状態の不一致を検出する。不一致検出の
場合は、外部端子Ｐにおいて、外部から入力される論理
状態と前記トライステート出力バッファ１４の論理状態
とが互いに異なり、且つ衝突する恐れがある。このよう
な不一致の検出の具体的な回路について本発明は限定す
るものではないが、例えばこの図１に示される如く、エ
クスクルーシブＯＲ論理ゲート１６ａを用いることも可
能である。

【００３２】更に、本発明の信号衝突回避回路１６は、
このような不一致検出を単に行うだけでなく、起り得る
信号衝突を回避するよう動作する。具体的には、論理状
態の不一致検出の場合、内部回路から前記トライステー
ト出力バッファ１４への出力選択信号ＥＮの論理状態に
拘らず、前記トライステート出力バッファ１４の出力を
ハイインピーダンスとする。このような前記トライステ
ート出力バッファ１４の出力をハイインピーダンスとす
る回路を、本発明は具体的に限定するものではないが、
例えばこの図１の如く、前記出力選択信号ＥＮと前記論
理状態不一致検出との論理和を演算するＯＲ論理ゲート
１６ｂを用いることも可能である。

【００３３】次に、前記不一致誤検出防止回路１８は、
当該双方向バッファ回路を含め、前記外部端子Ｐに接続
される全てのトライステート出力バッファがハイインピ
ーダンスとなり、該外部端子Ｐに接続される配線がフロ
ーティング状態となってしまい、当該配線の論理状態が
不安定になってしまうことを防止するためのものであ
る。このように論理状態が不安定になってしまうと、前
記信号衝突回避回路１６における前述のような論理状態
の不一致検出も不安定になってしまう。

【００３４】このため、前記不一致誤検出防止回路１８
では、前記トライステート出力バッファがハイインピー
ダンスでない場合に入力に応じて出力する論理状態と同
一の論理状態を、誤検出防止信号として出力する。例え
ば前記トライステート出力バッファ１４がＨ状態又はＬ
状態を出力している場合、前記不一致誤検出防止回路
は、これと同一のＨ状態又はＬ状態を出力する。又、前
記トライステート出力バッファの出力がハイインピーダ
ンスである場合、ハイインピーダンスでない場合を仮定
して、当該トライステート出力バッファの入力に応じて
出力されるＨ状態又はＬ状態の論理状態と同一のもの
を、前記不一致誤検出防止回路は出力する。従って、前
記不一致誤検出防止回路１８によれば、前記外部端子Ｐ
側がフローティング状態になって、前記信号衝突回避回
路１６で誤った判定がなされてしまうことがない。

【００３５】更に、該不一致誤検出防止回路は、このよ
うな誤検出防止信号を、特に信号衝突電流抑制抵抗Ｒを
介して、前記外部端子に対して出力するよう配慮されて
いる。前記トライステート出力バッファ１４が前記出力
選択信号ＥＮ等に応じて出力がハイインピーダンスにな
るのに対し、前記不一致誤検出防止回路１８を出力は、
後述する第２〜第４実施例等を除いて基本的に常時、Ｈ
状態又はＬ状態の前記誤検出防止信号を出力する。この
ため、前記外部端子Ｐに対して他の双方向バッファ回路
等が論理状態を出力している場合、これと前記誤検出防
止信号とが衝突して貫通電流が流れてしまう。このよう
な貫通電流を抑えるために、前記信号衝突電流抑制抵抗
Ｒが備えられている。なお、このような該信号衝突電流
抑制抵抗Ｒの目的は前記外部端子Ｐがフローティング状
態になることを防止するものであり、フローティング状
態を防止するための前記誤検出防止信号の伝達速度が前
記信号衝突電流抑制抵抗Ｒによって低下してしまったと
しても特に問題とはならない。

【００３６】このように、本発明によれば、前記外部端
子Ｐを介して外部の他の双方向バッファ回路と異なる論
理状態の信号衝突を検出すると共に、このような信号衝
突を自動的に回避することができる。これによって、前
記外部端子Ｐを経由する貫通電流を低減することで、該
貫通電流による電源消費電流を低減し、又該貫通電流に
係るジュール熱で生じてしまう回路破損の恐れをより抑
えることが可能である。

【００３７】なお、後述する第２実施例の如く、当該不
一致誤検出防止回路の前記誤検出防止信号を常時出力と
せず、前記出力選択信号ＥＮ等に従って出力時期を選択
するようにしてもよい。このような場合には、当該不一
致誤検出防止回路に係る前述のような貫通電流が生じる
期間をより短縮することが可能である。

【００３８】なお、本発明は前記不一致誤検出防止回路
１８における前記信号衝突電流抑制抵抗Ｒの配置位置を
具体的に限定するものではない。例えば該信号衝突電流
抑制抵抗Ｒは、この図１に示す如く、前記不一致誤検出
防止回路１８の出力の前記外部端子Ｐへの接続部分に設
けてもよい。あるいは、後述する第１実施例〜第３実施
例の如く、前記不一致誤検出防止回路１８中の出力回路
中に設けてもよい。即ち、当該不一致誤検出防止回路１
８の信号の出力電流が抑制される個所に、前記信号衝突
電流抑制抵抗Ｒが設けられていればよい。

【００３９】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４０】図２は、本発明が適用される双方向バッフ
ァ回路の第１実施例の回路図である。

【００４１】この図２に示される如く、本実施例にあっ
ては、前記信号衝突回避回路は前記図１のものと同一と
なっている。又、前記不一致誤検出防止回路について
は、インバータゲート３３と、ＰチャネルＭＯＳトラン
ジスタＴＰ１と、ＮチャネルＭＯＳトランジスタＴＮ１
と、２つの前記信号衝突電流抑制抵抗Ｒとによって構成
されている。

【００４２】前記ＰチャネルＭＯＳトランジスタＴＰ１
及び前記ＮチャネルＭＯＳトランジスタＴＮ１によって
１つのインバータゲートが構成されているため、前記イ
ンバータゲート３３に入力される前記出力信号Ａと同一
の論理状態が、該不一致誤検出防止回路から出力され
る。この際、前記ＰチャネルＭＯＳトランジスタＴＰ１
がオンとなってＨ状態が出力される場合、該Ｐチャネル
ＭＯＳトランジスタＴＰ１のソースと電源ＶＤＤの間に
前記信号衝突電流抑制抵抗Ｒが存在するため、前記外部
端子Ｐに対する出力信号の電流は抑制される。又、前記
ＮチャネルＭＯＳトランジスタＴＮ１がオンとなってＬ
状態が出力される場合にも、該ＮチャネルＭＯＳトラン
ジスタＴＮ１のソースとグランドＧＮＤとの間に存在す
る前記信号衝突電流抑制抵抗Ｒによって前記外部端子Ｐ
に対する出力信号の電流は抑制される。このため、当該
不一致誤検出防止回路と前記外部端子Ｐに接続される他
の双方向バッファ回路とで出力信号が衝突する場合に
も、前記外部端子を経由する貫通電流が低減される。

【００４３】このような本第１実施例においても、本発
明を適用し、前記エクスクルーシブＯＲ論理ゲート１６
ａや前記ＯＲ論理ゲート１６ｂによって、前記トライス
テート出力バッファ１４の出力する信号が、前記外部端
子Ｐに接続される他の双方向バッファ回路の出力と衝突
してしまうことを低減することができる。

【００４４】図３は、本発明が適用される双方向バッフ
ァ回路の第２実施例の回路図である。

【００４５】本第２実施例については、前記第１実施例
に対して、前記不一致誤検出防止回路部分のみが異な
る。本第２実施例の不一致誤検出防止回路は、インバー
タゲート３２及び３３と、ＰチャネルＭＯＳトランジス
タＴＰ２及びＴＰ３と、ＮチャネルＭＯＳトランジスタ
ＴＮ２及びＴＮ３と、２つの前記信号衝突電流抑制抵抗
Ｒによって構成されている。

【００４６】本実施例の前記不一致誤検出防止回路にあ
っては、前記ＰチャネルＭＯＳトランジスタＴＰ２と前
記ＮチャネルＭＯＳトランジスタＴＮ２とで構成される
インバータゲートと、前記インバータゲート３３とによ
って、前記出力信号Ａと同一であり、又前記トライステ
ート出力バッファ１４がハイインピーダンスでない場合
に出力する論理状態と同一の論理状態が出力される。

【００４７】又、本実施例の不一致誤検出防止回路にあ
っては、特に前記ＰチャネルＭＯＳトランジスタＴＰ３
及び前記ＮチャネルＭＯＳトランジスタＴＮ３、又前記
インバータゲート３２が設けられているため、前記出力
選択信号ＥＮがＨ状態となり、前記トライステート出力
バッファ１４の出力がハイインピーダンスとなる場合、
前記誤検出防止信号は出力されず、ハイインピーダンス
の出力となる。これは、前記不一致検出防止回路で信号
衝突を判定して前記トライステート出力バッファ１４の
出力をハイインピーダンスとするか判定するまでもな
く、もともと該トライステート出力バッファ１４の出力
がハイインピーダンスであるからである。

【００４８】従って、本実施例にあっては、前記出力選
択信号ＥＮがＨ状態にあって、もともと前記外部端子Ｐ
に接続される外部の他の双方向バッファ回路と異なる論
理状態の信号衝突が発生し得ない場合には、前記誤検出
防止信号の出力を停止することで、該誤検出防止信号が
他の双方向バッファ回路の出力信号と衝突してしまうこ
とを更に低減することが可能となっている。なお、該不
一致誤検出防止回路にあって前記誤検出防止信号に係る
何等かの信号衝突が生じたとしても、前記信号衝突電流
抑制抵抗Ｒが存在するため、この際生じる貫通電流は抑
えられる。

【００４９】図４は、本実施例の動作を示すタイムチャ
ートである。

【００５０】この図４のタイムチャートは、前記図１１
の従来のもののタイムチャートに対応させられている。
即ち、前記図１１に対して、この図４は、前記図３中の
ネットＮ１の信号（以降、信号Ｎ１と称する）と、ネッ
トＮ２の信号（以降、単に信号Ｎ２と称する）のタイム
チャートが追加されると共に、出力信号Ａ′のタイムチ
ャートが異なる。

【００５１】まず、時刻ｔ１において、ハイインピーダ
ンスであった前記外部出力信号ＥＸがＬ状態となり、該
外部出力信号ＥＸと前記出力信号Ａ′との間で異なる論
理状態の信号衝突が生じると、前記エクスクルーシブＯ
Ｒ論理ゲートは、その信号遅延時間Ａ１の後、Ｈ状態の
前記信号Ｎ１を出力する。又、この後、前記ＯＲ論理ゲ
ート１６ｂは、その信号遅延時間Ａ２の後、Ｈ状態の前
記信号Ｎ２を出力する。すると、時刻ｔ１ａにおいて、
前記トライステート出力バッファ１４は、その信号遅延
時間Ａ３の後、出力がハイインピーダンスとなる。従っ
て、本実施例で生じてしまう前記出力信号Ａ′と前記外
部出力信号ＥＸとの異なる論理状態の信号衝突は、前記
エクスクルーシブＯＲ論理ゲート１６ａ、前記ＯＲ論理
ゲート１６ｂ、前記トライステート出力バッファ１４の
前記信号遅延時間Ａ１〜Ａ３の合計程度であり、従来と
比べて短時間である。

【００５２】又、ここで、時刻ｔ３からｔ４までの期
間、前記出力信号Ａ′はハイインピーダンスであり、前
記外部出力信号ＥＸもハイインピーダンスであり、前記
外部端子Ｐはフローティング状態となる。このようなフ
ローティング状態にあっても、本実施例では前述した不
一致誤検出防止回路が備えらているため、前記信号衝突
回避回路の誤動作等がない。例えば時刻ｔ４にて前記出
力選択信号ＥＮがＬ状態となると、前記信号遅延時間Ａ
２及びＡ３の後、前記出力信号Ａ′がＨ状態となる。

【００５３】図５は、本実施例における前記外部端子を
経由する貫通電流を示すタイムチャートである。

【００５４】この図５においては、前記図４の時刻ｔ１
からｔ２における双方向バッファ回路の電源電流Ｉが示
されている。前記信号遅延時間Ａ１〜Ａ３の合計時間、
即ち時刻ｔ１からｔ１ａまでの期間のみ、本実施例では
電源電流が発生している。前記図１２に示される従来例
で時刻時刻ｔ１からｔ２まで電源電流が発生していたと
きと比べ、異なる論理状態の信号衝突による貫通電流を
原因とする消費電流が発生する期間が抑えられ、該貫通
電流に係るジュール熱が低減される。特に、従来例では
このような貫通電流は信号が衝突する間、ずっと流れて
いたのに比べ、本実施例では信号衝突直後の前記信号遅
延時間Ａ１〜Ａ３の合計時間だけ流れるだけである。

【００５５】図６は、本発明が適用される双方向バッフ
ァ回路の第３実施例の回路図である。

【００５６】本実施例は、前記第１実施例に対して前記
不一致誤検出防止回路のみが異なる。本実施例の不一致
誤検出防止回路は、インバータゲート３３及び３８と、
ＯＲ論理ゲートト３６と、ＡＮＤ論理ゲート３７と、Ｐ
チャネルＭＯＳトランジスタＴＰ４と、ＮチャネルＭＯ
ＳトランジスタＴＮ４とで構成されるトライステート出
力バッファとなっている。該トライステート出力バッフ
ァの入力には、前記入力信号Ａが入力され、出力選択信
号として前記出力選択信号ＥＮが入力され、出力は前記
外部端子Ｐに接続されている。又、該トライステート出
力バッファの内部には前記信号衝突電流抑制抵抗Ｒが設
けられている。

【００５７】本第３実施例についても、前記第２実施例
と同様の本発明の作用を得ることができる。更に、本第
３実施例では、前記不一致誤検出防止回路へトライステ
ート出力バッファを用いているため、前記第２実施例と
同様、前記出力選択信号ＥＮが出力選択に対応する論理
状態、即ちＬ状態となる場合のみＰ前記誤検出防止信号
を出力することができ、該誤検出防止信号が前記外部端
子Ｐにあって他の信号と衝突する恐れが低減されてい
る。

【００５８】図７は、本発明が適用される双方向バッフ
ァ回路の第４実施例の回路図である。

【００５９】本第４実施例にあっても、前記第３実施例
と同様、前記不一致誤検出防止回路にトライステート出
力バッファが用いられている。本第４実施例にあって
は、前記第３実施例に対して、前記信号衝突電流抑制抵
抗Ｒの配置位置のみが異なるだけである。本第４実施例
についても、前記第３実施例や前記第２実施例と同様の
作用を得ることができる。又、本第４実施例における前
記信号衝突電流抑制抵抗Ｒに係る、前記誤検出防止信号
の前記外部端子Ｐにおける他の信号との衝突の際の貫通
電流抑制の作用については、前記図１で説明した作用と
同様である。

【００６０】

【発明の効果】以上説明したとおり、本発明によれば、
異なる論理状態の信号衝突に際して生じてしまう、前記
外部端子を経由する貫通電流を低減することで、該貫通
電流による消費電流を低減し、又該貫通電流に係るジュ
ール熱で生じてしまう回路破損の恐れをより抑えること
ができるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の双方向バッファ回路の動作概念を示す
回路図

【図２】本発明が適用される双方向バッファ回路の第１
実施例の回路図

【図３】本発明が適用される双方向バッファ回路の第２
実施例の回路図

【図４】前記第２実施例の動作を示すタイムチャート

【図５】前記第２実施例での信号衝突の際の消費電流を
示すタイムチャート

【図６】本発明が適用された双方向バッファ回路の第３
実施例の回路図

【図７】本発明が適用された双方向バッファ回路の第４
実施例の回路図

【図８】従来からのバスにおける双方向バッファ回路の
動作を示す回路図

【図９】従来のバスの双方向バッファ回路に係る一部ト
ランジスタレベルでの図示を含む回路図

【図１０】従来の双方向バッファ回路の動作を示す第１
のタイムチャート

【図１１】従来の双方向バッファ回路の動作を示す第２
のタイムチャート

【図１２】従来の双方向バッファ回路の信号衝突時の消
費電流のタイムチャート

【符号の説明】

１２…入力バッファ １４、４２…トライステート出力バッファ １４ａ、１４ｂ、３２、３３、３８…インバータゲート １４ｃ、１６ｂ、３６…ＯＲ論理ゲート １４ｄ、３７…ＡＮＤ論理ゲート １６…信号衝突回避回路 １６ａ…エクスクルーシブＯＲ論理ゲート １８…不一致誤検出防止回路 １８ａ…バッファゲート Ａ…出力信号 Ｂ…バス線 ＥＮ…出力選択信号 ＧＮＤ…グランド Ｐ…外部端子 Ｒ…信号衝突電流抑制抵抗 ＴＰ１〜ＴＰ４、ＴＰ１１、ＴＰ１２…ＰチャネルＭＯ
Ｓトランジスタ ＴＮ１〜ＴＮ４、ＴＮ１１、ＴＮ１２…ＮチャネルＭＯ
Ｓトランジスタ ＶＤＤ…電源 Ｚ…入力信号

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】外部端子に入力が接続される入力バッフ
   ァ、及び、前記外部端子に出力が接続されるトライステ
   ート出力バッファを有し、単一の前記外部端子を経由
   し、外部回路に対して、前記入力バッファによる内部回
   路への信号入力、及び、前記トライステート出力バッフ
   ァによる内部回路からの信号出力を行う双方向バッファ
   回路において、 前記トライステート出力バッファの入力側の論理状態及
   び出力側の論理状態の不一致を検出し、不一致検出の場
   合には、内部回路から前記トライステート出力バッファ
   への出力選択信号の論理状態に拘らず、前記トライステ
   ート出力バッファの出力をハイインピーダンスとする信
   号衝突回避回路と、 前記トライステート出力バッファがハイインピーダンス
   でない場合に入力に応じて出力する論理状態と同一の論
   理状態を、誤検出防止信号として、信号衝突電流抑制抵
   抗を介して前記外部端子に出力する不一致誤検出防止回
   路とを備えたことを特徴とする双方向バッファ回路。
2. 【請求項２】請求項１において、 前記不一致誤検出防止回路の前記誤検出防止信号の出力
   をトライステートとし、 前記出力選択信号が出力選択に対応する論理状態となる
   場合にのみ、前記誤検出防止信号を前記外部端子へ出力
   するようにしたことを特徴とする双方向バッファ回路。