JP2940257B2 - セルフテスト回路 - Google Patents
セルフテスト回路Info
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- JP2940257B2 JP2940257B2 JP3250498A JP25049891A JP2940257B2 JP 2940257 B2 JP2940257 B2 JP 2940257B2 JP 3250498 A JP3250498 A JP 3250498A JP 25049891 A JP25049891 A JP 25049891A JP 2940257 B2 JP2940257 B2 JP 2940257B2
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- test
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Description
【０００１】
【産業上の利用分野】本発明は特にＩＣデバイスに内蔵
された状態でリニアフィードバックシフトレジスタ（以
下、ＬＦＳＲという）及びシグネチャレジスタ（以下、
ＭＩＳＲという）を使用してテストを実行し、このテス
トの実行を自動的に停止するセルフテスト回路に関す
る。
された状態でリニアフィードバックシフトレジスタ（以
下、ＬＦＳＲという）及びシグネチャレジスタ（以下、
ＭＩＳＲという）を使用してテストを実行し、このテス
トの実行を自動的に停止するセルフテスト回路に関す
る。
【０００２】
【従来の技術】従来、この種のセルフテスト回路におい
ては、疑似乱数の発生回路としてＬＦＳＲの出力を使用
し、このＬＦＳＲの出力に基づくテスト結果をＭＩＳＲ
でデータ圧縮した後にシグネチャとして期待値と比較す
る。そして、一般的に、アップカウンタ及びダウンカウ
ンタ等のカウンタでテストの実行回数をカウントし、こ
のカウント値が所要回数となったときにテストの実行を
自動的に停止する。（日経エレクトロニクス「テストを
容易にする論理ＬＳＩの設計法」、１９８３年６月２０
日版、１２３乃至１３３頁、及び岩波書店 岩波講座
情報科学４「情報と符号の論理」、１４３乃至１５５
頁）
ては、疑似乱数の発生回路としてＬＦＳＲの出力を使用
し、このＬＦＳＲの出力に基づくテスト結果をＭＩＳＲ
でデータ圧縮した後にシグネチャとして期待値と比較す
る。そして、一般的に、アップカウンタ及びダウンカウ
ンタ等のカウンタでテストの実行回数をカウントし、こ
のカウント値が所要回数となったときにテストの実行を
自動的に停止する。（日経エレクトロニクス「テストを
容易にする論理ＬＳＩの設計法」、１９８３年６月２０
日版、１２３乃至１３３頁、及び岩波書店 岩波講座
情報科学４「情報と符号の論理」、１４３乃至１５５
頁）
【０００３】
【発明が解決しようとする課題】上述した従来のセルフ
テスト回路においては、テストの実行を自動的に停止す
るためのカウンタを設ける必要があり、複数個のテスト
回路に対応させて複数個のカウンタを設ける必要があ
る。このため、ＩＣデバイスに内蔵された被テスト回路
に対するセルフテスト回路の面積の割合が大きくなると
いう問題点がある。
テスト回路においては、テストの実行を自動的に停止す
るためのカウンタを設ける必要があり、複数個のテスト
回路に対応させて複数個のカウンタを設ける必要があ
る。このため、ＩＣデバイスに内蔵された被テスト回路
に対するセルフテスト回路の面積の割合が大きくなると
いう問題点がある。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであって、ＩＣデバイスにおける面積の割合を低減す
ることができるセルフテスト回路を提供することを目的
とする。
のであって、ＩＣデバイスにおける面積の割合を低減す
ることができるセルフテスト回路を提供することを目的
とする。
【０００５】
【課題を解決するための手段】本発明に係るセルフテス
ト回路は、被テスト回路への入力データを生成するｎビ
ット（ｎ；正の整数）のリニアフィードバックシフトレ
ジスタと、前記被テスト回路の出力データをデータ圧縮
するシグネチャレジスタとを備えたセルフテスト回路に
おいて、前記入力データの最長周期（２n −１）までの
データ系列の中でｉ番目（ｉ；１乃至２n −１の正の整
数）の任意のデータを記憶する記憶手段と、前記任意の
データと前記入力データとを比較する比較手段と、この
比較手段の比較結果に基づいて前記リニアフィードバッ
クシフトレジスタ及び前記シグネチャレジスタの動作を
停止させる制動手段とを有することを特徴とする。
ト回路は、被テスト回路への入力データを生成するｎビ
ット（ｎ；正の整数）のリニアフィードバックシフトレ
ジスタと、前記被テスト回路の出力データをデータ圧縮
するシグネチャレジスタとを備えたセルフテスト回路に
おいて、前記入力データの最長周期（２n −１）までの
データ系列の中でｉ番目（ｉ；１乃至２n −１の正の整
数）の任意のデータを記憶する記憶手段と、前記任意の
データと前記入力データとを比較する比較手段と、この
比較手段の比較結果に基づいて前記リニアフィードバッ
クシフトレジスタ及び前記シグネチャレジスタの動作を
停止させる制動手段とを有することを特徴とする。
【０００６】
【作用】リニアフィードバックシフトレジスタ（ＬＦＳ
Ｒ）はそのデータの生成多項式として原始多項式を選択
すれば、疑似ランダムであって全て異なる（２n −１）
個の全数データを生成することができる。但し、全ビッ
トが０であるデータは除く。このようにＬＦＳＲによっ
て生成されるデータ系列は（２n −１）個のデータを生
成するまでは全て異なるデータとなるため、（２n −
１）番目までに生成されるデータはそれまで生成された
全てのデータと異なって初めて現れることになる。比較
手段は記憶手段に記憶されたｉ番目（ｉ；１乃至２n −
１の正の整数）の任意のデータと被テスト回路への入力
データとを比較する。そして、前記任意のデータと前記
入力データとが一致した場合に、制動手段は比較結果に
基づいてＬＦＳＲ及びシグネチャレジスタ（ＭＩＳＲ）
の動作を停止させる。これにより、テストの実行を自動
的に停止させることができる。
Ｒ）はそのデータの生成多項式として原始多項式を選択
すれば、疑似ランダムであって全て異なる（２n −１）
個の全数データを生成することができる。但し、全ビッ
トが０であるデータは除く。このようにＬＦＳＲによっ
て生成されるデータ系列は（２n −１）個のデータを生
成するまでは全て異なるデータとなるため、（２n −
１）番目までに生成されるデータはそれまで生成された
全てのデータと異なって初めて現れることになる。比較
手段は記憶手段に記憶されたｉ番目（ｉ；１乃至２n −
１の正の整数）の任意のデータと被テスト回路への入力
データとを比較する。そして、前記任意のデータと前記
入力データとが一致した場合に、制動手段は比較結果に
基づいてＬＦＳＲ及びシグネチャレジスタ（ＭＩＳＲ）
の動作を停止させる。これにより、テストの実行を自動
的に停止させることができる。
【０００７】本実施例によれば、比較手段の比較結果に
基づいてＬＦＳＲ及びＭＩＳＲの動作を停止させるの
で、従来のテスト実行の停止を判断するカウンタをなく
すことができる。従って、ＩＣデバイスに内蔵された被
テスト回路に対するセルフテスト回路の面積の割合を低
減することができる。
基づいてＬＦＳＲ及びＭＩＳＲの動作を停止させるの
で、従来のテスト実行の停止を判断するカウンタをなく
すことができる。従って、ＩＣデバイスに内蔵された被
テスト回路に対するセルフテスト回路の面積の割合を低
減することができる。
【０００８】なお、本発明においては、ＬＦＳＲの出力
に基づくテスト結果をＭＩＳＲでデータ圧縮した後にシ
グネチャとして期待値と比較することにより、被テスト
回路をテストすることができる。
に基づくテスト結果をＭＩＳＲでデータ圧縮した後にシ
グネチャとして期待値と比較することにより、被テスト
回路をテストすることができる。
【０００９】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１０】図１は本発明の第１の実施例に係るセルフ
テスト回路を示すブロック図である。ＬＦＳＲ４はテス
ト入力データ（疑似乱数）７を発生し、これを被テスト
回路５に入力する。ＭＩＳＲ６は被テスト回路５から出
力されるテスト結果データ８を入力し、これをデータ圧
縮して出力する。データ比較回路１はＬＦＳＲ４の出力
及び比較データ２を入力し、双方を比較してその比較結
果に基づいてテスト終了信号３を出力する。即ち、複数
個のＥＸＯＲゲート９はＬＦＳＲ４の出力及び比較デー
タ２を入力し、双方の排他的論理和をとって出力する。
ＯＲゲート１６は複数個のＥＸＯＲゲート９の出力を入
力し、これらのＯＲをとって出力する。インバータ１０
はＯＲゲート１６の出力を入力し、これを反転してテス
ト終了信号３を出力する。このテスト終了信号３はＬＦ
ＳＲ４及びＭＩＳＲ６に供給される。
テスト回路を示すブロック図である。ＬＦＳＲ４はテス
ト入力データ（疑似乱数）７を発生し、これを被テスト
回路５に入力する。ＭＩＳＲ６は被テスト回路５から出
力されるテスト結果データ８を入力し、これをデータ圧
縮して出力する。データ比較回路１はＬＦＳＲ４の出力
及び比較データ２を入力し、双方を比較してその比較結
果に基づいてテスト終了信号３を出力する。即ち、複数
個のＥＸＯＲゲート９はＬＦＳＲ４の出力及び比較デー
タ２を入力し、双方の排他的論理和をとって出力する。
ＯＲゲート１６は複数個のＥＸＯＲゲート９の出力を入
力し、これらのＯＲをとって出力する。インバータ１０
はＯＲゲート１６の出力を入力し、これを反転してテス
ト終了信号３を出力する。このテスト終了信号３はＬＦ
ＳＲ４及びＭＩＳＲ６に供給される。
【００１１】このように構成されるセルフテスト回路に
おいては、ＬＦＳＲ４の出力はテスト入力データ７とし
て被テスト回路５に入力され、このテスト入力データ７
に基づく被テスト回路５のテスト結果データ８はＭＩＳ
Ｒ６に入力される。そして、ＭＩＳＲ６がテスト結果デ
ータ８を圧縮した後、これをシグネチャとして期待値と
比較する。この場合、被テスト回路５は全数テストされ
るものの、テストを終了させるためのテスト終了信号３
を生成する必要がある。即ち、データ比較回路１がＬＦ
ＳＲ４の出力と比較データ２とを比較し、双方が完全に
一致した場合にそのテスト終了信号３が“１”になる。
このテスト終了信号３に基づいて、ＬＦＳＲ４及びＭＩ
ＳＲ６の動作が停止する。これにより、テストの実行が
自動的に停止する。
おいては、ＬＦＳＲ４の出力はテスト入力データ７とし
て被テスト回路５に入力され、このテスト入力データ７
に基づく被テスト回路５のテスト結果データ８はＭＩＳ
Ｒ６に入力される。そして、ＭＩＳＲ６がテスト結果デ
ータ８を圧縮した後、これをシグネチャとして期待値と
比較する。この場合、被テスト回路５は全数テストされ
るものの、テストを終了させるためのテスト終了信号３
を生成する必要がある。即ち、データ比較回路１がＬＦ
ＳＲ４の出力と比較データ２とを比較し、双方が完全に
一致した場合にそのテスト終了信号３が“１”になる。
このテスト終了信号３に基づいて、ＬＦＳＲ４及びＭＩ
ＳＲ６の動作が停止する。これにより、テストの実行が
自動的に停止する。
【００１２】本実施例によれば、従来のカウント値をデ
ータ比較する際のカウンタに比して、データ比較回路１
の回路構成が簡単であるため、ＩＣデバイスに内蔵され
た被テスト回路５に対するセルフテスト回路の面積の割
合を低減することができる。
ータ比較する際のカウンタに比して、データ比較回路１
の回路構成が簡単であるため、ＩＣデバイスに内蔵され
た被テスト回路５に対するセルフテスト回路の面積の割
合を低減することができる。
【００１３】図２は本発明の第２の実施例に係るセルフ
テスト回路を示すブロック図である。なお、本実施例は
第１の実施例におけるデータ比較回路１の構成が異な
り、比較データ２を不要にしたものであるので、図２に
おいて図１と同一物には同一符号を付してその部分の詳
細な説明は省略する。
テスト回路を示すブロック図である。なお、本実施例は
第１の実施例におけるデータ比較回路１の構成が異な
り、比較データ２を不要にしたものであるので、図２に
おいて図１と同一物には同一符号を付してその部分の詳
細な説明は省略する。
【００１４】第１の実施例ではＥＸＯＲゲートを使用し
てデータ比較を行っていたが、第２の実施例はデータ比
較回路１の中に比較データを含めて構成されている。即
ち、データ比較回路１には被テスト回路５へのテスト入
力データ７と同一のデータが入力される。ＮＭＯＳトラ
ンジスタ１１，１７は接地端子とテスト終了信号３の出
力端との間に直列に接続されている。ＮＭＯＳトランジ
スタ１７のゲートにはクロック信号１５が入力される。
また、ＬＦＳＲ４が生成するデータ系列の最後のデータ
（第１の実施例において比較データ２に記憶すべきデー
タ）のビットが１ならばＬＦＳＲ４の出力端とＮＭＯＳ
トランジスタ１１のゲートとの間にインバータ１４が直
列に接続され、最後のデータのビットが０ならばＬＦＳ
Ｒ４の出力端とＮＭＯＳトランジスタ１１のゲートとが
直接接続される。ＰＭＯＳトランジスタ１２は電源端子
とテスト終了信号３の出力端との間に接続されており、
そのゲートにクロック信号１３が入力される。
てデータ比較を行っていたが、第２の実施例はデータ比
較回路１の中に比較データを含めて構成されている。即
ち、データ比較回路１には被テスト回路５へのテスト入
力データ７と同一のデータが入力される。ＮＭＯＳトラ
ンジスタ１１，１７は接地端子とテスト終了信号３の出
力端との間に直列に接続されている。ＮＭＯＳトランジ
スタ１７のゲートにはクロック信号１５が入力される。
また、ＬＦＳＲ４が生成するデータ系列の最後のデータ
（第１の実施例において比較データ２に記憶すべきデー
タ）のビットが１ならばＬＦＳＲ４の出力端とＮＭＯＳ
トランジスタ１１のゲートとの間にインバータ１４が直
列に接続され、最後のデータのビットが０ならばＬＦＳ
Ｒ４の出力端とＮＭＯＳトランジスタ１１のゲートとが
直接接続される。ＰＭＯＳトランジスタ１２は電源端子
とテスト終了信号３の出力端との間に接続されており、
そのゲートにクロック信号１３が入力される。
【００１５】このように構成されるセルフテスト回路に
おいては、データ比較回路１にＬＦＳＲ４が生成するデ
ータ系列の最後のデータが入力されると、データ比較が
行われることと同義になり、テスト終了信号３を生成す
ることができる。つまり、データが一致していればクロ
ック信号１５に基づいてテスト終了信号３が“１”にな
り、データが一致していなければクロック信号１５に基
づいてテスト終了信号３が“０”になる。なお、ＮＭＯ
Ｓトランジスタ１７は、クロック信号１３に基づいてテ
スト終了信号３がＰＭＯＳトランジスタ１２を介してプ
リチャージされている期間にオフ状態であり、クロック
信号１５のタイミングにのみアクティブになる。従っ
て、テスト終了信号３はクロック信号１５のタイミング
にのみ有効となる。
おいては、データ比較回路１にＬＦＳＲ４が生成するデ
ータ系列の最後のデータが入力されると、データ比較が
行われることと同義になり、テスト終了信号３を生成す
ることができる。つまり、データが一致していればクロ
ック信号１５に基づいてテスト終了信号３が“１”にな
り、データが一致していなければクロック信号１５に基
づいてテスト終了信号３が“０”になる。なお、ＮＭＯ
Ｓトランジスタ１７は、クロック信号１３に基づいてテ
スト終了信号３がＰＭＯＳトランジスタ１２を介してプ
リチャージされている期間にオフ状態であり、クロック
信号１５のタイミングにのみアクティブになる。従っ
て、テスト終了信号３はクロック信号１５のタイミング
にのみ有効となる。
【００１６】本実施例によれば、データ比較回路１は回
路数が極めて少なく、そのゲート数をカウンタを使用し
た場合の約５０％以下にすることができる。このため、
ＩＣデバイスに内蔵された被テスト回路５に対するセル
フテスト回路の面積の割合を低減することができる。
路数が極めて少なく、そのゲート数をカウンタを使用し
た場合の約５０％以下にすることができる。このため、
ＩＣデバイスに内蔵された被テスト回路５に対するセル
フテスト回路の面積の割合を低減することができる。
【００１７】
【発明の効果】以上説明したように本発明によれば、比
較手段は記憶手段に記憶された任意のデータと被テスト
回路への入力データとを比較し、制動手段は前記比較手
段の比較結果に基づいてリニアフィードバックシフトレ
ジスタ及びシグネチャレジスタの動作を停止させるか
ら、テストの実行を自動的に停止させることができ、Ｉ
Ｃデバイスに内蔵された被テスト回路に対するセルフテ
スト回路の面積の割合を従来に比して低減することがで
きる。
較手段は記憶手段に記憶された任意のデータと被テスト
回路への入力データとを比較し、制動手段は前記比較手
段の比較結果に基づいてリニアフィードバックシフトレ
ジスタ及びシグネチャレジスタの動作を停止させるか
ら、テストの実行を自動的に停止させることができ、Ｉ
Ｃデバイスに内蔵された被テスト回路に対するセルフテ
スト回路の面積の割合を従来に比して低減することがで
きる。
【図１】本発明の第１の実施例に係るセルフテスト回路
を示すブロック図である。
を示すブロック図である。
【図２】本発明の第２の実施例に係るセルフテスト回路
を示すブロック図である。
を示すブロック図である。
１；データ比較回路 ２；比較データ ３；テスト終了信号 ４；リニアフィードバックシフトレジスタ（ＬＦＳＲ） ５；被テスト回路 ６；シグネチャレジスタ（ＭＩＳＲ） ７；テスト入力データ ８；テスト結果データ ９；ＥＸＯＲゲート １０，１４；インバータ １１，１７；ＮＭＯＳトランジスタ １２；ＰＭＯＳトランジスタ １３，１５；クロック信号 １６；ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193
Claims (1)
- 【請求項１】 被テスト回路への入力データを生成する
ｎビット（ｎ；正の整数）のリニアフィードバックシフ
トレジスタと、前記被テスト回路の出力データをデータ
圧縮するシグネチャレジスタとを備えたセルフテスト回
路において、前記入力データの最長周期（２n −１）ま
でのデータ系列の中でｉ番目（ｉ；１乃至２n −１の正
の整数）の任意のデータを記憶する記憶手段と、前記任
意のデータと前記入力データとを比較する比較手段と、
この比較手段の比較結果に基づいて前記リニアフィード
バックシフトレジスタ及び前記シグネチャレジスタの動
作を停止させる制動手段とを有することを特徴とするセ
ルフテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250498A JP2940257B2 (ja) | 1991-09-03 | 1991-09-03 | セルフテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250498A JP2940257B2 (ja) | 1991-09-03 | 1991-09-03 | セルフテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0560843A JPH0560843A (ja) | 1993-03-12 |
| JP2940257B2 true JP2940257B2 (ja) | 1999-08-25 |
Family
ID=17208773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250498A Expired - Fee Related JP2940257B2 (ja) | 1991-09-03 | 1991-09-03 | セルフテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940257B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006329810A (ja) * | 2005-05-26 | 2006-12-07 | Nec Electronics Corp | 半導体集積回路及びそのテスト方法 |
-
1991
- 1991-09-03 JP JP3250498A patent/JP2940257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0560843A (ja) | 1993-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |