JP2917858B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の配線構造
に関し、特に導電部間の接続部分の製造方法および層間
絶縁膜の平坦化に関する。
に関し、特に導電部間の接続部分の製造方法および層間
絶縁膜の平坦化に関する。
【０００２】
【従来の技術】従来、半導体装置の製造工程において、
導電層を相互に電気的に接続するために、導電層間に位
置した絶縁膜の一部を開口してコンタクトホールを形成
する。図１１（ａ）において、２はフィールド絶縁膜、
３は導電層（シリコンの不純物拡散層でありソース、ド
レイン領域、「第１の導電層」という）、４はシリコン
基板、８は絶縁膜（シリコン酸化膜）をそれぞれ示して
いる。次に、図１１（ｂ）に示すようにコンタクトホー
ル形成のためのレジストマスク１１を形成し、図１２
（ｃ）に示すようにコンタクトホールを導電層に達する
まで開口する。
導電層を相互に電気的に接続するために、導電層間に位
置した絶縁膜の一部を開口してコンタクトホールを形成
する。図１１（ａ）において、２はフィールド絶縁膜、
３は導電層（シリコンの不純物拡散層でありソース、ド
レイン領域、「第１の導電層」という）、４はシリコン
基板、８は絶縁膜（シリコン酸化膜）をそれぞれ示して
いる。次に、図１１（ｂ）に示すようにコンタクトホー
ル形成のためのレジストマスク１１を形成し、図１２
（ｃ）に示すようにコンタクトホールを導電層に達する
まで開口する。
【０００３】その後、図１２（ｄ）に示すように、コン
タクトホール内に導電性物質９（第２の導電層）を充填
して上下の導電層間の電気的接合を行なう。
タクトホール内に導電性物質９（第２の導電層）を充填
して上下の導電層間の電気的接合を行なう。
【０００４】しかし、半導体装置の微細化に伴いコンタ
クトホールの直径が小さくなり、コンタクトホールの形
成が困難となってきている。
クトホールの直径が小さくなり、コンタクトホールの形
成が困難となってきている。
【０００５】また、コンタクトホールへの導電性物質の
充填も非常に困難となってきている。このような問題を
解決するために、例えば特開昭６１−２４８４７１号公
報には、コンタクトホールを形成して導電体を充填する
方法を採らずに、柱状の単結晶導電体を形成した後、層
間絶縁膜を形成し、第１及び第２の導電層が柱状の単結
晶導電体によって互いに電気的に接続されていることを
特徴とする半導体装置が提案されている。柱状の単結晶
導電体は第１の導電層領域の層間接続を必要とする位置
に集束イオンビーム法により金を注入し、反応炉内で加
熱して金−シリコン共晶合金の液滴を形成し、ＳｉＣｌ
4／Ｈ2系混合ガス（四塩化シリコンガスと水素ガスの混
合ガス）を導入し、光励起法で反応させて合金液滴から
過飽和シリコンを析出させて柱状シリコン単結晶（シリ
コンのウイスカ）をＶＬＳ（Vapor-Liquid-Solid）成長
させてなるものである。
充填も非常に困難となってきている。このような問題を
解決するために、例えば特開昭６１−２４８４７１号公
報には、コンタクトホールを形成して導電体を充填する
方法を採らずに、柱状の単結晶導電体を形成した後、層
間絶縁膜を形成し、第１及び第２の導電層が柱状の単結
晶導電体によって互いに電気的に接続されていることを
特徴とする半導体装置が提案されている。柱状の単結晶
導電体は第１の導電層領域の層間接続を必要とする位置
に集束イオンビーム法により金を注入し、反応炉内で加
熱して金−シリコン共晶合金の液滴を形成し、ＳｉＣｌ
4／Ｈ2系混合ガス（四塩化シリコンガスと水素ガスの混
合ガス）を導入し、光励起法で反応させて合金液滴から
過飽和シリコンを析出させて柱状シリコン単結晶（シリ
コンのウイスカ）をＶＬＳ（Vapor-Liquid-Solid）成長
させてなるものである。
【０００６】
【発明が解決しようとする課題】しかし、前記従来の方
法には以下の欠点があった。
法には以下の欠点があった。
【０００７】前記特開昭６１−２４８４７１号公報の半
導体装置の製造方法においては、シリコン基板上に形成
された電界効果トランジスタのソース領域およびドレイ
ン領域とゲート電極の低抵抗化、およびソース領域およ
びドレイン領域とゲート電極と上層の配線領域とを接続
するシリコンのウイスカの低抵抗化は、シリコン基板お
よびシリコンのウイスカに不純物をドープする方法を用
いているが、微細化したコンタクトホール部に適用した
場合の抵抗としては高い。
導体装置の製造方法においては、シリコン基板上に形成
された電界効果トランジスタのソース領域およびドレイ
ン領域とゲート電極の低抵抗化、およびソース領域およ
びドレイン領域とゲート電極と上層の配線領域とを接続
するシリコンのウイスカの低抵抗化は、シリコン基板お
よびシリコンのウイスカに不純物をドープする方法を用
いているが、微細化したコンタクトホール部に適用した
場合の抵抗としては高い。
【０００８】また、シリコンのウイスカ及び層間絶縁膜
を形成した後、該膜の全表面をエッチングしてシリコン
のウイスカの頂部を露出する場合、エッチングのストッ
パーがないのでエッチングを過剰に行ってしまう。
を形成した後、該膜の全表面をエッチングしてシリコン
のウイスカの頂部を露出する場合、エッチングのストッ
パーがないのでエッチングを過剰に行ってしまう。
【０００９】電界効果トランジスタは、微細化に伴い、
層間絶縁膜を平坦化する必要がある。また、コンタクト
部とゲート電極の目合わせが非常に困難となってきてい
る。
層間絶縁膜を平坦化する必要がある。また、コンタクト
部とゲート電極の目合わせが非常に困難となってきてい
る。
【００１０】本発明は、上記問題点に鑑みてなされたも
のであって、コンタクトホールの形成およびコンタクト
ホールへの導電体の充填を行わずにコンタクト部を形成
し、かつコンタクト部およびコンタクト部の下部導電層
の低抵抗化を行い、同時に層間膜の平坦化ができる半導
体装置の製造方法を提供することを目的とする。また、
本発明は、コンタクト部の形成を低温かつ自己整合的に
形成できる半導体装置及びその製造方法を提供すること
を目的とする。
のであって、コンタクトホールの形成およびコンタクト
ホールへの導電体の充填を行わずにコンタクト部を形成
し、かつコンタクト部およびコンタクト部の下部導電層
の低抵抗化を行い、同時に層間膜の平坦化ができる半導
体装置の製造方法を提供することを目的とする。また、
本発明は、コンタクト部の形成を低温かつ自己整合的に
形成できる半導体装置及びその製造方法を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、シリコン基板表面に形成されたシリサイ
ド層と、前記シリサイド層上方に絶縁膜を介して所望の
形状に形成される導電層と、がシリコンのウイスカをシ
リサイド化したウイスカを介して互いに電気的に接続さ
れることを特徴とする半導体装置を提供する。
め、本発明は、シリコン基板表面に形成されたシリサイ
ド層と、前記シリサイド層上方に絶縁膜を介して所望の
形状に形成される導電層と、がシリコンのウイスカをシ
リサイド化したウイスカを介して互いに電気的に接続さ
れることを特徴とする半導体装置を提供する。
【００１２】本発明においては、半導体素子が形成され
たシリコンの表面又はシリコン層の第１導電部がシリサ
イド化され、且つ、前記第１導電部の上に、シリコンの
ウイスカをシリサイド化したウイスカを有し、シリサイ
ド化された前記シリコンの表面又は前記シリコン層の第
１導電部がその上方に絶縁膜を介して所望の形状に形成
される導電層と、前記シリサイド化したウイスカを介し
て互いに電気的に接続されることを特徴とする。
たシリコンの表面又はシリコン層の第１導電部がシリサ
イド化され、且つ、前記第１導電部の上に、シリコンの
ウイスカをシリサイド化したウイスカを有し、シリサイ
ド化された前記シリコンの表面又は前記シリコン層の第
１導電部がその上方に絶縁膜を介して所望の形状に形成
される導電層と、前記シリサイド化したウイスカを介し
て互いに電気的に接続されることを特徴とする。
【００１３】また、本発明は、シリコン基板の不純物層
上にシリコンのウイスカを成長させ、該不純物層及びシ
リコンのウイスカをシリサイド化し、その後該シリサイ
ド化したウイスカを覆うように絶縁膜を形成し、該絶縁
膜上に前記シリサイド化したウイスカ端部と当接するよ
うにして所望の形状の第２導電層を形成することを特徴
とする半導体装置の製造方法を提供する。
上にシリコンのウイスカを成長させ、該不純物層及びシ
リコンのウイスカをシリサイド化し、その後該シリサイ
ド化したウイスカを覆うように絶縁膜を形成し、該絶縁
膜上に前記シリサイド化したウイスカ端部と当接するよ
うにして所望の形状の第２導電層を形成することを特徴
とする半導体装置の製造方法を提供する。
【００１４】本発明においては、前記シリサイドのウイ
スカを形成した後該シリサイドのウイスカを覆うように
絶縁膜（「第２の絶縁膜」という）を形成し、更に該第
２の絶縁膜を覆うように該第２の絶縁膜とポリッシング
速度の異なる絶縁膜（「第１の絶縁膜」という）を形成
するようにしてもよい。
スカを形成した後該シリサイドのウイスカを覆うように
絶縁膜（「第２の絶縁膜」という）を形成し、更に該第
２の絶縁膜を覆うように該第２の絶縁膜とポリッシング
速度の異なる絶縁膜（「第１の絶縁膜」という）を形成
するようにしてもよい。
【００１５】本発明は、好ましくは、(a)基板上に半導
体素子が形成されたシリコンの表面又はシリコンの第１
導電部上にコンタクト形状の金薄膜を形成する工程と、
(b)四塩化シリコンガスと水素ガスの混合雰囲気中で所
定の基板温度にて前記金薄膜を核として前記金薄膜上に
シリコンのウイスカを形成する工程と、(c)前記基板全
面に金属膜を堆積する工程と、(d)熱処理を行いシリサ
イドを形成する工程と、(e)未反応の金属膜を選択的に
除去する工程と、(f)前記工程までに形成された構造の
上部に第１の絶縁膜を形成する工程と、(g)前記絶縁膜
を前記シリサイドのウイスカ頂部が露出するまでポリッ
シングを行う工程と、(h)前記絶縁膜と前記シリサイド
のウイスカ上に所望の形状を有する第２導電層を形成す
る工程と、を含むことを特徴とする半導体装置の製造方
法を提供する。
体素子が形成されたシリコンの表面又はシリコンの第１
導電部上にコンタクト形状の金薄膜を形成する工程と、
(b)四塩化シリコンガスと水素ガスの混合雰囲気中で所
定の基板温度にて前記金薄膜を核として前記金薄膜上に
シリコンのウイスカを形成する工程と、(c)前記基板全
面に金属膜を堆積する工程と、(d)熱処理を行いシリサ
イドを形成する工程と、(e)未反応の金属膜を選択的に
除去する工程と、(f)前記工程までに形成された構造の
上部に第１の絶縁膜を形成する工程と、(g)前記絶縁膜
を前記シリサイドのウイスカ頂部が露出するまでポリッ
シングを行う工程と、(h)前記絶縁膜と前記シリサイド
のウイスカ上に所望の形状を有する第２導電層を形成す
る工程と、を含むことを特徴とする半導体装置の製造方
法を提供する。
【００１６】本発明は、好ましくは、(a)基板上に半導
体素子の形成されたシリコンの表面あるいはシリコンの
第１導電部上にコンタクト形状の金薄膜を形成する工程
と、(b)四塩化シリコンガスと水素ガスの混合雰囲気中
で所定の基板温度にて前記金薄膜を核として前記金薄膜
上にシリコンのウイスカを形成する工程と、(c)前記基
板全面に金属膜を堆積する工程と、(d)熱処理を行い金
属シリサイドを形成する工程と、(e)未反応の金属膜を
選択的に除去する工程と、(f)前記工程までに形成され
た構造の上部に第２の絶縁膜を形成する工程と、(g)前
記構造の上部に前記第２の絶縁膜とポリッシング速度の
異なる第１の絶縁膜を形成する工程と、(h)前記第１の
絶縁膜と前記第２の絶縁膜を前記シリサイドのウイスカ
頂部が露出するまでポリッシングを行う工程と、(i)前
記第２の絶縁膜と前記シリサイドのウイスカ上に所望の
形状を有する第２導電層を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法を提供する。
体素子の形成されたシリコンの表面あるいはシリコンの
第１導電部上にコンタクト形状の金薄膜を形成する工程
と、(b)四塩化シリコンガスと水素ガスの混合雰囲気中
で所定の基板温度にて前記金薄膜を核として前記金薄膜
上にシリコンのウイスカを形成する工程と、(c)前記基
板全面に金属膜を堆積する工程と、(d)熱処理を行い金
属シリサイドを形成する工程と、(e)未反応の金属膜を
選択的に除去する工程と、(f)前記工程までに形成され
た構造の上部に第２の絶縁膜を形成する工程と、(g)前
記構造の上部に前記第２の絶縁膜とポリッシング速度の
異なる第１の絶縁膜を形成する工程と、(h)前記第１の
絶縁膜と前記第２の絶縁膜を前記シリサイドのウイスカ
頂部が露出するまでポリッシングを行う工程と、(i)前
記第２の絶縁膜と前記シリサイドのウイスカ上に所望の
形状を有する第２導電層を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法を提供する。
【００１７】本発明においては、好ましくは、前記第１
の絶縁膜がシリコン酸化膜であることを特徴とする。
の絶縁膜がシリコン酸化膜であることを特徴とする。
【００１８】本発明は、好ましくは、前記第２の絶縁膜
がシリコン窒化膜であることを特徴とする。
がシリコン窒化膜であることを特徴とする。
【００１９】また、本発明は、第２の方法として、(a)
基板上にゲート絶縁膜とポリシリコンと第１の絶縁膜を
形成した後、前記ゲート絶縁膜とポリシリコンと第１の
絶縁膜をエッチングしてゲート電極を形成する工程と、
(b)前記ゲート電極の側面に第２の側壁絶縁膜を形成
し、その後、前記第２の側壁絶縁膜の側面に第１の側壁
絶縁膜を形成する工程と、(c)露出しているシリコン基
板表面に熱酸化膜を形成する工程と、(d)前記第１の絶
縁膜と前記第１の側壁絶縁膜を選択的に除去し、前記ゲ
ート電極の頂部および近傍のみにシリコン表面を露出す
る工程と、(e)前記シリコン表面にイオン注入法により
不純物層を形成する工程と、(f)基板上に金薄膜を形成
する工程と、(g)四塩化シリコンガスと水素ガスの混合
雰囲気中で、所定の基板温度にて前記金薄膜を核として
シリコンに接している金薄膜部のみにシリコンのウイス
カを形成する工程と、(h)前記基板全面に金属膜を堆積
する工程と、(i)熱処理を行い、前記シリコンのウイス
カを金属シリサイド化する工程と、(j)未反応の金属膜
を選択的に除去する工程と、(k)前記工程までに形成さ
れた構造の上部に第２の絶縁膜を形成する工程と、(l)
前記第２の絶縁膜を前記シリサイド化したウイスカ頂部
が露出するまで、ポリッシングを行う工程と、(m)前記
第２の絶縁膜と前記シリサイド化したウイスカ上に所望
の形状を有する配線層を形成する工程と、を備えたこと
を特徴とする半導体装置の製造方法を提供する。
基板上にゲート絶縁膜とポリシリコンと第１の絶縁膜を
形成した後、前記ゲート絶縁膜とポリシリコンと第１の
絶縁膜をエッチングしてゲート電極を形成する工程と、
(b)前記ゲート電極の側面に第２の側壁絶縁膜を形成
し、その後、前記第２の側壁絶縁膜の側面に第１の側壁
絶縁膜を形成する工程と、(c)露出しているシリコン基
板表面に熱酸化膜を形成する工程と、(d)前記第１の絶
縁膜と前記第１の側壁絶縁膜を選択的に除去し、前記ゲ
ート電極の頂部および近傍のみにシリコン表面を露出す
る工程と、(e)前記シリコン表面にイオン注入法により
不純物層を形成する工程と、(f)基板上に金薄膜を形成
する工程と、(g)四塩化シリコンガスと水素ガスの混合
雰囲気中で、所定の基板温度にて前記金薄膜を核として
シリコンに接している金薄膜部のみにシリコンのウイス
カを形成する工程と、(h)前記基板全面に金属膜を堆積
する工程と、(i)熱処理を行い、前記シリコンのウイス
カを金属シリサイド化する工程と、(j)未反応の金属膜
を選択的に除去する工程と、(k)前記工程までに形成さ
れた構造の上部に第２の絶縁膜を形成する工程と、(l)
前記第２の絶縁膜を前記シリサイド化したウイスカ頂部
が露出するまで、ポリッシングを行う工程と、(m)前記
第２の絶縁膜と前記シリサイド化したウイスカ上に所望
の形状を有する配線層を形成する工程と、を備えたこと
を特徴とする半導体装置の製造方法を提供する。
【００２０】さらに、本発明は、第３の方法として、
(a)基板上にゲート絶縁膜とポリシリコンと第１の絶縁
膜を形成した後、前記ゲート絶縁膜とポリシリコンと第
１の絶縁膜をエッチングしてゲート電極を形成する工程
と、(b)前記ゲート電極の側面に第２の側壁絶縁膜を形
成する工程と、(c)前記第２の側壁絶縁膜の側面に第１
の側壁絶縁膜を形成する工程と、(d)露出しているシリ
コン基板表面に熱酸化膜を形成する工程と、(e)前記第
１の絶縁膜と前記第１の側壁絶縁膜を選択的に除去し、
前記ゲート電極の頂部および近傍のみにシリコン表面を
露出する工程と、(f)前記シリコン表面にイオン注入法
により不純物層を形成する工程と、(g)基板上に金薄膜
を形成する工程と、(h)四塩化シリコンガスと水素ガス
の混合雰囲気中で、所定の基板温度にて前記金薄膜を核
としてシリコンに接している金薄膜部のみにシリコンの
ウイスカを形成する工程と、(i)前記基板全面に金属膜
を堆積する工程と、(j)熱処理を行い、前記シリコンの
ウイスカを金属シリサイド化する工程と、(k)未反応の
金属膜を選択的に除去する工程と、(l)前記工程までに
形成された構造の上部に第３の絶縁膜を形成する工程
と、(m)前記構造の上部に前記第３の絶縁膜とポリッシ
ング速度の異なる第２の絶縁膜を形成する工程と、(n)
前記第２の絶縁膜と前記第３の絶縁膜を前記シリサイド
化したウイスカ頂部が露出するまで、ポリッシングを行
う工程と、(o)前記第２の絶縁膜と前記シリサイド化し
たウイスカ上に所望の形状を有する配線層を形成する工
程と、を備えたことを特徴とする半導体装置の製造方法
を提供する。
(a)基板上にゲート絶縁膜とポリシリコンと第１の絶縁
膜を形成した後、前記ゲート絶縁膜とポリシリコンと第
１の絶縁膜をエッチングしてゲート電極を形成する工程
と、(b)前記ゲート電極の側面に第２の側壁絶縁膜を形
成する工程と、(c)前記第２の側壁絶縁膜の側面に第１
の側壁絶縁膜を形成する工程と、(d)露出しているシリ
コン基板表面に熱酸化膜を形成する工程と、(e)前記第
１の絶縁膜と前記第１の側壁絶縁膜を選択的に除去し、
前記ゲート電極の頂部および近傍のみにシリコン表面を
露出する工程と、(f)前記シリコン表面にイオン注入法
により不純物層を形成する工程と、(g)基板上に金薄膜
を形成する工程と、(h)四塩化シリコンガスと水素ガス
の混合雰囲気中で、所定の基板温度にて前記金薄膜を核
としてシリコンに接している金薄膜部のみにシリコンの
ウイスカを形成する工程と、(i)前記基板全面に金属膜
を堆積する工程と、(j)熱処理を行い、前記シリコンの
ウイスカを金属シリサイド化する工程と、(k)未反応の
金属膜を選択的に除去する工程と、(l)前記工程までに
形成された構造の上部に第３の絶縁膜を形成する工程
と、(m)前記構造の上部に前記第３の絶縁膜とポリッシ
ング速度の異なる第２の絶縁膜を形成する工程と、(n)
前記第２の絶縁膜と前記第３の絶縁膜を前記シリサイド
化したウイスカ頂部が露出するまで、ポリッシングを行
う工程と、(o)前記第２の絶縁膜と前記シリサイド化し
たウイスカ上に所望の形状を有する配線層を形成する工
程と、を備えたことを特徴とする半導体装置の製造方法
を提供する。
【００２１】本発明においては、上記第２の方法におい
て、前記第１の絶縁膜と前記第１の側壁絶縁膜がシリコ
ン窒化膜であり、前記第２の絶縁膜と前記第２の側壁絶
縁膜がシリコン酸化膜である。また上記第３の方法にお
いて、前記第１の絶縁膜と前記第１の側壁絶縁膜と前記
第３の絶縁膜がシリコン窒化膜であり、前記第２の絶縁
膜と前記第２の側壁絶縁膜がシリコン酸化膜である。
て、前記第１の絶縁膜と前記第１の側壁絶縁膜がシリコ
ン窒化膜であり、前記第２の絶縁膜と前記第２の側壁絶
縁膜がシリコン酸化膜である。また上記第３の方法にお
いて、前記第１の絶縁膜と前記第１の側壁絶縁膜と前記
第３の絶縁膜がシリコン窒化膜であり、前記第２の絶縁
膜と前記第２の側壁絶縁膜がシリコン酸化膜である。
【００２２】本発明においては、好ましくは、前記所定
の基板温度を３７０度〜３８０度の範囲としたことを特
徴とする。
の基板温度を３７０度〜３８０度の範囲としたことを特
徴とする。
【００２３】
【作用】本発明によれば、下部導電層であるシリコン上
に、コンタクト部となるシリコンのウイスカを形成した
後、下部導電層であるシリコン基板およびシリコンのウ
イスカをシリサイド化（ＴｉあるいはＭｏ、Ｗ等の高融
点金属とシリコンの化合物ＴｉＳ2等を形成）すること
により、低抵抗なコンタクト部の配線と、下部導電層の
低抵抗化を同時に行うことができる。また、層間膜とし
て酸化膜を堆積した後、上記導電層との接続のために、
コンタクト部となるシリサイドのウイスカを酸化膜表面
に露出させる際、酸化膜のポリッシングを行うことによ
り、シリサイド化したコンタクト部をストッパーにして
過剰な層間膜およびコンタクト部のエッチングを防ぐこ
とができ、同時に層間膜の平坦化を行うことができる。
に、コンタクト部となるシリコンのウイスカを形成した
後、下部導電層であるシリコン基板およびシリコンのウ
イスカをシリサイド化（ＴｉあるいはＭｏ、Ｗ等の高融
点金属とシリコンの化合物ＴｉＳ2等を形成）すること
により、低抵抗なコンタクト部の配線と、下部導電層の
低抵抗化を同時に行うことができる。また、層間膜とし
て酸化膜を堆積した後、上記導電層との接続のために、
コンタクト部となるシリサイドのウイスカを酸化膜表面
に露出させる際、酸化膜のポリッシングを行うことによ
り、シリサイド化したコンタクト部をストッパーにして
過剰な層間膜およびコンタクト部のエッチングを防ぐこ
とができ、同時に層間膜の平坦化を行うことができる。
【００２４】また、本発明の電界効果トランジスタのコ
ンタクト部の製造方法によれば、金とシリコンの共晶温
度を利用することにより低温でシリコンのウイスカを形
成することができ、電界効果トランジスタの製造の際の
熱の影響を小さくすることができる。
ンタクト部の製造方法によれば、金とシリコンの共晶温
度を利用することにより低温でシリコンのウイスカを形
成することができ、電界効果トランジスタの製造の際の
熱の影響を小さくすることができる。
【００２５】また、本発明によれば、シリコン成長の選
択性を利用して自己整合的にコンタクトを形成すること
ができるため、目合わせマージンを小さくすることがで
きる。
択性を利用して自己整合的にコンタクトを形成すること
ができるため、目合わせマージンを小さくすることがで
きる。
【００２６】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２７】
【実施例１】本発明の一実施例に係る半導体装置の製造
方法を図１及び図２を参照して説明する。図１（Ａ）〜
図２（Ｅ）には本実施例の半導体装置の製造工程が工程
順に示されている。
方法を図１及び図２を参照して説明する。図１（Ａ）〜
図２（Ｅ）には本実施例の半導体装置の製造工程が工程
順に示されている。
【００２８】半導体素子が形成されたシリコンの表面、
あるいはシリコンの第１導電部３上のウイスカの核とな
る位置に、１０ｍＴｏｒｒのＣ7Ｈ7Ｆ6Ｏ2Ａｕ雰囲気中
で０．７５ｋｅＶのアルゴンイオンを照射する。
あるいはシリコンの第１導電部３上のウイスカの核とな
る位置に、１０ｍＴｏｒｒのＣ7Ｈ7Ｆ6Ｏ2Ａｕ雰囲気中
で０．７５ｋｅＶのアルゴンイオンを照射する。
【００２９】集束イオンビーム（ＦＩＢ）法により直径
０．１μｍの金薄膜を形成した後、反応炉に移し、金と
シリコンの合金の共晶温度３７０℃以上に加熱して、金
とシリコンの共晶合金の液滴を形成する。
０．１μｍの金薄膜を形成した後、反応炉に移し、金と
シリコンの合金の共晶温度３７０℃以上に加熱して、金
とシリコンの共晶合金の液滴を形成する。
【００３０】次に、反応炉を３８０℃に保持した状態で
四塩化シリコンと水素系の混合ガスを流量０．７ｓｃｃ
ｍで導入し、光励起法を用いて反応させて、合金液滴か
ら過飽和のシリコンを析出させて直径０．１５μｍ程度
のシリコンのウイスカ１を形成する（図１（ａ）参
照）。
四塩化シリコンと水素系の混合ガスを流量０．７ｓｃｃ
ｍで導入し、光励起法を用いて反応させて、合金液滴か
ら過飽和のシリコンを析出させて直径０．１５μｍ程度
のシリコンのウイスカ１を形成する（図１（ａ）参
照）。
【００３１】前記工程で形成された構造の上部に、略８
０ｎｍのチタン膜（金属膜）５をスパッタにより形成す
る（図１（ｂ）参照）。
０ｎｍのチタン膜（金属膜）５をスパッタにより形成す
る（図１（ｂ）参照）。
【００３２】図１（ｂ）の構造に、窒素雰囲気中、７０
０℃にて３０秒程熱処理を行い、チタン膜５と、チタン
膜５に接しているシリコンを反応させて、シリサイドの
ウイスカ６およびシリコン基板の表面にシリサイド７を
形成する。
０℃にて３０秒程熱処理を行い、チタン膜５と、チタン
膜５に接しているシリコンを反応させて、シリサイドの
ウイスカ６およびシリコン基板の表面にシリサイド７を
形成する。
【００３３】上記熱処理で未反応のチタン膜５を除去し
た後、窒素雰囲気で９００℃１０秒の熱処理を行い、シ
リサイドを低抵抗化する。前記工程までに形成された構
造の上部に第１の絶縁膜８を形成した後（図２（ｄ）参
照）、第１の絶縁膜８のエッチングを前記工程で形成し
たシリサイドのウイスカ６の頂部が露出するまでメカニ
カル・ポリッシングによりエッチバックする。
た後、窒素雰囲気で９００℃１０秒の熱処理を行い、シ
リサイドを低抵抗化する。前記工程までに形成された構
造の上部に第１の絶縁膜８を形成した後（図２（ｄ）参
照）、第１の絶縁膜８のエッチングを前記工程で形成し
たシリサイドのウイスカ６の頂部が露出するまでメカニ
カル・ポリッシングによりエッチバックする。
【００３４】次に、前記工程で平坦化した第１の絶縁膜
８とシリサイドのウイスカ６の上部に所望の形状を有す
る第２導電層９を形成する（図２（ｅ）参照）。
８とシリサイドのウイスカ６の上部に所望の形状を有す
る第２導電層９を形成する（図２（ｅ）参照）。
【００３５】上記工程により、コンタクトホール形成及
びコンタクトホールへの導電体の充填を行わずにコンタ
クト部が形成できる。同時に、層間膜の平坦化も行うこ
とができる。また、コンタクト部およびコンタクト部の
下層の導電層は、シリサイド化により低抵抗である。
びコンタクトホールへの導電体の充填を行わずにコンタ
クト部が形成できる。同時に、層間膜の平坦化も行うこ
とができる。また、コンタクト部およびコンタクト部の
下層の導電層は、シリサイド化により低抵抗である。
【００３６】上記工程において、シリコンのウイスカ１
のシリサイド化のための時間は、シリコンを全てあるい
は一部をシリサイド化する条件とされる。
のシリサイド化のための時間は、シリコンを全てあるい
は一部をシリサイド化する条件とされる。
【００３７】
【実施例２】層間膜をメカニカル・ポリッシングする
際、エッチバックのストッパーをより確実にするための
方法を図３（ａ）〜図４（ｄ）に示す。なお、図３
（ａ）〜図３（ｃ）の工程は図１（ａ）〜図１（ｃ）の
工程と同様であるため説明を省略する。
際、エッチバックのストッパーをより確実にするための
方法を図３（ａ）〜図４（ｄ）に示す。なお、図３
（ａ）〜図３（ｃ）の工程は図１（ａ）〜図１（ｃ）の
工程と同様であるため説明を省略する。
【００３８】シリサイドのウイスカ６を形成した後、第
２の絶縁膜１０を成形し、第２の絶縁膜１０とポリッシ
ング速度の異なる第１の絶縁膜８を堆積する（図４
（ｄ）参照）。
２の絶縁膜１０を成形し、第２の絶縁膜１０とポリッシ
ング速度の異なる第１の絶縁膜８を堆積する（図４
（ｄ）参照）。
【００３９】次に、シリサイドのウイスカ６の頂部が現
れるまでメカニカル・ポリッシングを行う際、第２の絶
縁膜１０、及びシリサイドのウイスカ６をストッパーに
する。この場合、第１の絶縁膜８にシリコン酸化膜、第
２の絶縁膜１０にシリコン窒化膜を用いる。
れるまでメカニカル・ポリッシングを行う際、第２の絶
縁膜１０、及びシリサイドのウイスカ６をストッパーに
する。この場合、第１の絶縁膜８にシリコン酸化膜、第
２の絶縁膜１０にシリコン窒化膜を用いる。
【００４０】層間膜のエッチバックを行う際、シリサイ
ドのウイスカ６およびシリコン窒化膜１０以外のケミカ
ル・メカニカル・ポリッシングを行うことのできるスト
ッパーとなる物質（材料）を用いる方法を用いてもよ
い。
ドのウイスカ６およびシリコン窒化膜１０以外のケミカ
ル・メカニカル・ポリッシングを行うことのできるスト
ッパーとなる物質（材料）を用いる方法を用いてもよ
い。
【００４１】
【実施例３】次に、本発明の実施例に係る電界効果トラ
ンジスタのコンタクト部の製造方法を図５（ａ）〜図７
（ｈ）を参照して説明する。
ンジスタのコンタクト部の製造方法を図５（ａ）〜図７
（ｈ）を参照して説明する。
【００４２】基板上にＭＯＳ型電界効果トランジスタを
製造する工程において、ゲート絶縁膜１５とポリシリコ
ン１６と第１の絶縁膜１２を形成した後、ゲート絶縁膜
１５とポリシリコン１６と第１の絶縁膜１２にドライエ
ッチングを行い、ゲート電極を形成する。
製造する工程において、ゲート絶縁膜１５とポリシリコ
ン１６と第１の絶縁膜１２を形成した後、ゲート絶縁膜
１５とポリシリコン１６と第１の絶縁膜１２にドライエ
ッチングを行い、ゲート電極を形成する。
【００４３】ゲート電極の側面に第２の側壁絶縁膜１４
を形成し、基板４の全面上に第１の絶縁膜１２を堆積し
た後、エッチバック法によりゲート電極の第２の側壁絶
縁膜１４上に第１の側壁絶縁膜１３を形成する（図５
（ａ）参照）。
を形成し、基板４の全面上に第１の絶縁膜１２を堆積し
た後、エッチバック法によりゲート電極の第２の側壁絶
縁膜１４上に第１の側壁絶縁膜１３を形成する（図５
（ａ）参照）。
【００４４】次に、基板４上のシリコン表面に熱酸化膜
を形成した後、第１の絶縁膜１２と第１の側壁絶縁膜１
３を選択的に除去し、ゲート電極の頂部および近傍のみ
にシリコンの表面を露出させた後、シリコンの表面にイ
オン注入法を行い、ドレイン領域３を形成する（図５
（ｂ）参照）。
を形成した後、第１の絶縁膜１２と第１の側壁絶縁膜１
３を選択的に除去し、ゲート電極の頂部および近傍のみ
にシリコンの表面を露出させた後、シリコンの表面にイ
オン注入法を行い、ドレイン領域３を形成する（図５
（ｂ）参照）。
【００４５】さらに、基板上に金薄膜１７を形成した後
（図５（ｃ）参照）、四塩化シリコンガスと水素ガスの
混合雰囲気中で、基板温度３７０〜３８０度の範囲に
て、金薄膜１７を核としてシリコンに接している金薄膜
部のみにシリコンのウイスカ１を形成する（図６（ｄ）
参照）。
（図５（ｃ）参照）、四塩化シリコンガスと水素ガスの
混合雰囲気中で、基板温度３７０〜３８０度の範囲に
て、金薄膜１７を核としてシリコンに接している金薄膜
部のみにシリコンのウイスカ１を形成する（図６（ｄ）
参照）。
【００４６】基板全面にチタン膜５を堆積し（図６
（ｅ）参照）、熱処理を行い、シリサイドのウイスカ６
を形成した後（図６（ｆ）参照）、未反応のチタン膜を
選択的に除去する。
（ｅ）参照）、熱処理を行い、シリサイドのウイスカ６
を形成した後（図６（ｆ）参照）、未反応のチタン膜を
選択的に除去する。
【００４７】次に、上記工程までに形成された構造の上
部に第２の絶縁膜１８を形成した後（図７（ｇ）参
照）、第２の絶縁膜１８をシリサイドのウイスカ６の頂
部が露出するまでメカニカル・ポリッシングを行い、第
２の絶縁膜１８とシリサイドのウイスカ６上に所望の形
状を有する第２の導電層９を形成する（図７（ｈ）参
照）。
部に第２の絶縁膜１８を形成した後（図７（ｇ）参
照）、第２の絶縁膜１８をシリサイドのウイスカ６の頂
部が露出するまでメカニカル・ポリッシングを行い、第
２の絶縁膜１８とシリサイドのウイスカ６上に所望の形
状を有する第２の導電層９を形成する（図７（ｈ）参
照）。
【００４８】シリコン基板４上へのシリコン（ウイス
カ）１の成長は、金とシリコンの共晶温度３７０度を利
用することにより、金を用いない場合のＣＶＤ法による
シリコン成長よりも低温であり、電界効果トランジスタ
の形成時にあたえる熱の影響を小さくすることができ
る。
カ）１の成長は、金とシリコンの共晶温度３７０度を利
用することにより、金を用いない場合のＣＶＤ法による
シリコン成長よりも低温であり、電界効果トランジスタ
の形成時にあたえる熱の影響を小さくすることができ
る。
【００４９】また、シリコンの選択成長により、自己整
合的にコンタクト部を形成できる。成長させるシリコン
（ウイスカ）１は、例えば円柱、直方体等の形状を有す
る。
合的にコンタクト部を形成できる。成長させるシリコン
（ウイスカ）１は、例えば円柱、直方体等の形状を有す
る。
【００５０】
【実施例４】層間膜をメカニカル・ポリッシングする
際、エッチバックのストッパーをより確実にするための
方法を図１０（ｇ）〜図１０（ｈ）に示す。なお、図１
０（ｇ）の工程の前に図８（ａ）〜図９（ｆ）の製造プ
ロセス（前記第３の実施例の図５（ａ）〜図７（ｆ）に
対応する）が行なわれているものとする。
際、エッチバックのストッパーをより確実にするための
方法を図１０（ｇ）〜図１０（ｈ）に示す。なお、図１
０（ｇ）の工程の前に図８（ａ）〜図９（ｆ）の製造プ
ロセス（前記第３の実施例の図５（ａ）〜図７（ｆ）に
対応する）が行なわれているものとする。
【００５１】シリサイドのウイスカ６を形成した後、第
１の絶縁膜１２を形成し、第１の絶縁膜１２とポリッシ
ング速度の異なる第２の絶縁膜１８を堆積する（図１０
（ｇ）参照）。
１の絶縁膜１２を形成し、第１の絶縁膜１２とポリッシ
ング速度の異なる第２の絶縁膜１８を堆積する（図１０
（ｇ）参照）。
【００５２】次に、メカニカル・ポリッシングを行う
際、第１の絶縁膜１２とシリサイドのウイスカ６の頂部
をストッパーにする。この場合、第１の絶縁膜１２にシ
リコン窒化膜、第２の絶縁膜１８にシリコン酸化膜を用
いる。
際、第１の絶縁膜１２とシリサイドのウイスカ６の頂部
をストッパーにする。この場合、第１の絶縁膜１２にシ
リコン窒化膜、第２の絶縁膜１８にシリコン酸化膜を用
いる。
【００５３】以上、本実施例によれば、下部導電層であ
るシリコン上にコンタクト部となるシリコン柱を形成し
た後、下部導電層であるシリコン表面およびシリコン柱
をシリサイド化することにより低抵抗なコンタクト部の
配線と、下部導電層の低抵抗化を同時に行うことができ
る。
るシリコン上にコンタクト部となるシリコン柱を形成し
た後、下部導電層であるシリコン表面およびシリコン柱
をシリサイド化することにより低抵抗なコンタクト部の
配線と、下部導電層の低抵抗化を同時に行うことができ
る。
【００５４】そして、シリサイドはＷ（タングステン）
プラグのようにバリア・メタルとしても作用するため、
高性能かつ高信頼性を有するコンタクト部が形成でき
る。
プラグのようにバリア・メタルとしても作用するため、
高性能かつ高信頼性を有するコンタクト部が形成でき
る。
【００５５】また、本実施例においては、コンタクト部
を形成した後に層間膜部が形成されるため、微細なコン
タクトホールへの導電物質の充填が不要とされ、微細な
コンタクト部が容易に形成できる。
を形成した後に層間膜部が形成されるため、微細なコン
タクトホールへの導電物質の充填が不要とされ、微細な
コンタクト部が容易に形成できる。
【００５６】さらに、本実施例においては、層間膜とし
て酸化膜を堆積した後、上部電極との接続のためにコン
タクト部となるシリサイドのウイスカを酸化膜表面に露
出させる際、酸化膜のポリッシングを行うことにより、
シリサイド化したコンタクト部をストッパーにして、層
間膜およびコンタクト部の過剰なエッチング（オーバー
エッチング）を防ぐことを可能とし、同時に層間膜の平
坦化を行うことができる。
て酸化膜を堆積した後、上部電極との接続のためにコン
タクト部となるシリサイドのウイスカを酸化膜表面に露
出させる際、酸化膜のポリッシングを行うことにより、
シリサイド化したコンタクト部をストッパーにして、層
間膜およびコンタクト部の過剰なエッチング（オーバー
エッチング）を防ぐことを可能とし、同時に層間膜の平
坦化を行うことができる。
【００５７】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。例えば、
本発明は、金属シリサイドとしてチタン（Ｔｉ）以外に
も他の高融点金属シリサイドを適用してもよい。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。例えば、
本発明は、金属シリサイドとしてチタン（Ｔｉ）以外に
も他の高融点金属シリサイドを適用してもよい。
【００５８】
【発明の効果】本発明によれば、下部導電層であるシリ
コン上に、コンタクト部となるシリコン柱を形成した
後、下部導電層であるシリコン表面およびシリコン柱を
シリサイド化することにより、低抵抗なコンタクト部の
配線と下部導電層の低抵抗化（すなわち導電率の向上）
を同時に行うことができる。
コン上に、コンタクト部となるシリコン柱を形成した
後、下部導電層であるシリコン表面およびシリコン柱を
シリサイド化することにより、低抵抗なコンタクト部の
配線と下部導電層の低抵抗化（すなわち導電率の向上）
を同時に行うことができる。
【００５９】シリサイドはＷ（タングステン）プラグの
ようにバリア・メタルとしても作用するため、本発明に
よれば、高性能かつ高信頼性を有するコンタクト部を形
成することができる。
ようにバリア・メタルとしても作用するため、本発明に
よれば、高性能かつ高信頼性を有するコンタクト部を形
成することができる。
【００６０】また、本発明は、コンタクト部を形成した
後、層間膜部を形成するため、微細なコンタクトホール
への導電物質の充填が必要なく、容易に微細なコンタク
ト部が形成できる。
後、層間膜部を形成するため、微細なコンタクトホール
への導電物質の充填が必要なく、容易に微細なコンタク
ト部が形成できる。
【００６１】さらに、本発明によれば、層間膜として酸
化膜を堆積した後、上部電極との接続のためにコンタク
ト部となるシリサイドのウイスカを、酸化膜表面に露出
させる際、酸化膜のポリッシングを行うことにより、シ
リサイド化したコンタクト部をストッパーにして、過剰
な層間膜およびコンタクト部のエッチングを防ぐことが
でき、同時に層間膜の平坦化を行うことができる。
化膜を堆積した後、上部電極との接続のためにコンタク
ト部となるシリサイドのウイスカを、酸化膜表面に露出
させる際、酸化膜のポリッシングを行うことにより、シ
リサイド化したコンタクト部をストッパーにして、過剰
な層間膜およびコンタクト部のエッチングを防ぐことが
でき、同時に層間膜の平坦化を行うことができる。
【００６２】さらにまた、本発明によれば、シリコン基
板上へのシリコン（ウイスカ）成長は、金とシリコンの
共晶温度を利用することにより、金を用いない場合のＣ
ＶＤ法によるシリコン成長よりも低温であり、電界効果
トランジスタの形成時にあたえる熱の影響を小さくする
ことができる。また、シリコンの選択成長により、自己
整合的にコンタクト部を形成することができる。
板上へのシリコン（ウイスカ）成長は、金とシリコンの
共晶温度を利用することにより、金を用いない場合のＣ
ＶＤ法によるシリコン成長よりも低温であり、電界効果
トランジスタの形成時にあたえる熱の影響を小さくする
ことができる。また、シリコンの選択成長により、自己
整合的にコンタクト部を形成することができる。
【図１】（ａ）〜（ｃ）は、本発明の一実施例に係るコ
ンタクトホール部の製造方法を工程順に説明するための
図である。
ンタクトホール部の製造方法を工程順に説明するための
図である。
【図２】（ｄ）、（ｅ）は、本発明の一実施例に係るコ
ンタクトホール部の製造方法を工程順に説明するための
図である。
ンタクトホール部の製造方法を工程順に説明するための
図である。
【図３】（ａ）〜（ｃ）は、本発明の別の実施例に係る
コンタクトホール部の製造方法を工程順に説明するため
の図である。
コンタクトホール部の製造方法を工程順に説明するため
の図である。
【図４】（ｄ）、（ｅ）は、本発明の別の実施例に係る
コンタクトホール部の製造方法を工程順に説明するため
の図である。
コンタクトホール部の製造方法を工程順に説明するため
の図である。
【図５】（ａ）〜（ｃ）は、本発明の実施例に係る電界
効果トランジスタの製造方法を工程順に示す図である。
効果トランジスタの製造方法を工程順に示す図である。
【図６】（ｄ）〜（ｆ）は、本発明の実施例に係る電界
効果トランジスタの製造方法を工程順に示す図である。
効果トランジスタの製造方法を工程順に示す図である。
【図７】（ｇ）、（ｈ）は、本発明の実施例に係る電界
効果トランジスタの製造方法を工程順に示す図である。
効果トランジスタの製造方法を工程順に示す図である。
【図８】（ａ）〜（ｃ）は、本発明の実施例に係る電界
効果トランジスタの製造方法を工程順に示す図である。
効果トランジスタの製造方法を工程順に示す図である。
【図９】（ｄ）〜（ｆ）は、本発明の実施例に係る電界
効果トランジスタの製造方法を工程順に示す図である。
効果トランジスタの製造方法を工程順に示す図である。
【図１０】（ｇ）、（ｈ）は、本発明の実施例に係る電
界効果トランジスタの製造方法を工程順に示す図であ
る。
界効果トランジスタの製造方法を工程順に示す図であ
る。
【図１１】（ａ）、（ｂ）は、従来のコンタクトホール
部の製造方法を工程順に説明する図である。
部の製造方法を工程順に説明する図である。
【図１２】（ｃ）、（ｄ）は、従来のコンタクトホール
部の製造方法を工程順に説明する図である。
部の製造方法を工程順に説明する図である。
１ シリコンのウイスカ ２ フィールド絶縁膜 ３ 第１導電層（シリコンの不純物拡散層、ドレイン領
域） ４ シリコン基板 ５ 金属膜（チタン膜） ６ シリサイドのウイスカ ７ シリコン基板の表面シリサイド層 ８ 第１の絶縁膜（シリコン酸化膜）（層間絶縁膜） ９ 第２導電層 １０ 第２の絶縁膜（シリコン窒化膜） １１ コンタクトホール形成のためのレジストマスク １２ 第１の絶縁膜（シリコン窒化膜） １３ 第１の側壁絶縁膜（シリコン窒化膜） １４ 第２の側壁絶縁膜（シリコン酸化膜） １５ ゲート絶縁膜 １６ ポリシリコン １７ 金薄膜 １８ 第２の絶縁膜（シリコン酸化膜）
域） ４ シリコン基板 ５ 金属膜（チタン膜） ６ シリサイドのウイスカ ７ シリコン基板の表面シリサイド層 ８ 第１の絶縁膜（シリコン酸化膜）（層間絶縁膜） ９ 第２導電層 １０ 第２の絶縁膜（シリコン窒化膜） １１ コンタクトホール形成のためのレジストマスク １２ 第１の絶縁膜（シリコン窒化膜） １３ 第１の側壁絶縁膜（シリコン窒化膜） １４ 第２の側壁絶縁膜（シリコン酸化膜） １５ ゲート絶縁膜 １６ ポリシリコン １７ 金薄膜 １８ 第２の絶縁膜（シリコン酸化膜）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/336 H01L 21/768 H01L 29/78
Claims (13)
- 【請求項１】シリコン基板表面に形成されたシリサイド
層と、前記シリサイド層上方に絶縁膜を介して所望の形
状に形成される導電層と、がシリコンのウイスカをシリ
サイド化したウイスカを介して互いに電気的に接続され
ることを特徴とする半導体装置。 - 【請求項２】半導体素子が形成されたシリコンの表面又
はシリコン層の第１導電部がシリサイド化され、且つ、
前記第１導電部の上に、シリコンのウイスカをシリサイ
ド化したウイスカを有し、シリサイド化された前記シリ
コンの表面又は前記シリコン層の第１導電部がその上方
に絶縁膜を介して所望の形状に形成される導電層と、前
記シリサイド化したウイスカを介して互いに電気的に接
続されることを特徴とする半導体装置。 - 【請求項３】シリコン基板の不純物層上にシリコンのウ
イスカを成長させ、該不純物層及びシリコンのウイスカ
をシリサイド化し、その後該シリサイド化したウイスカ
を覆うように絶縁膜を形成し、該絶縁膜上に前記シリサ
イド化したウイスカ端部と当接するようにして所望の形
状の第２導電層を形成することを特徴とする半導体装置
の製造方法。 - 【請求項４】前記シリサイド化したウイスカを形成した
後該シリサイド化したウイスカを覆うように第２の絶縁
膜を形成し、更に該第２の絶縁膜を覆うように該第２の
絶縁膜とポリッシング速度の異なる第１の絶縁膜を形成
することを特徴とする請求項３記載の半導体装置の製造
方法。 - 【請求項５】(a)半導体素子が形成されたシリコン基板
の表面又はシリコン層の第１導電部上にコンタクト形状
の金薄膜を形成する工程と、 (b)四塩化シリコンガスと水素ガスの混合雰囲気中で所
定の基板温度にて前記金薄膜を核として前記金薄膜上に
シリコンのウイスカを形成する工程と、 (c)前記基板全面に金属膜を堆積する工程と、 (d)熱処理を行い、前記シリコンのウイスカ、及び、前
記シリコン基板又はシ リコン層表面の、前記金属膜と接
触する部位にシリサイドを形成する工程と、 (e)未反応の金属膜を選択的に除去する工程と、 (f)前記工程までに形成された構造の上部に第１の絶縁
膜を形成する工程と、 (g)前記絶縁膜を前記シリサイド化したウイスカ頂部が
露出するまでポリッシングを行う工程と、 (h)前記絶縁膜と前記シリサイド化したウイスカ上に所
望の形状を有する第２導電層を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】(a)半導体素子の形成されたシリコン基板
の表面あるいはシリコン層の第１導電部上にコンタクト
形状の金薄膜を形成する工程と、 (b)四塩化シリコンガスと水素ガスの混合雰囲気中で所
定の基板温度にて前記金薄膜を核として前記金薄膜上に
シリコンのウイスカを形成する工程と、 (c)前記基板全面に金属膜を堆積する工程と、 (d)熱処理を行い、前記シリコンのウイスカ、及び、前
記シリコン基板又はシリコン層表面の、前記金属膜と接
触する部位に金属シリサイドを形成する工程と、 (e)未反応の金属膜を選択的に除去する工程と、 (f)前記工程までに形成された構造の上部に第２の絶縁
膜を形成する工程と、 (g)前記構造の上部に前記第２の絶縁膜とポリッシング
速度の異なる第１の絶縁膜を形成する工程と、 (h)前記第１の絶縁膜と前記第２の絶縁膜を前記シリサ
イド化したウイスカ頂部が露出するまでポリッシングを
行う工程と、 (i)前記第１の絶縁膜と前記シリサイド化したウイスカ
上に所望の形状を有する第２導電層を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】前記第１の絶縁膜がシリコン酸化膜である
ことを特徴とする請求項４、５、６のいずれか一に記載
の半導体装置の製造方法。 - 【請求項８】前記第２の絶縁膜がシリコン窒化膜である
ことを特徴とする請求項４または６記載の半導体装置の
製造方法。 - 【請求項９】(a)基板上にゲート絶縁膜とポリシリコン
と第１の絶縁膜を形成した後、前記ゲート絶縁膜とポリ
シリコンと第１の絶縁膜をエッチングしてゲート電極を
形成する工程と、 (b)前記ゲート電極の側面に第２の側壁絶縁膜を形成
し、その後、前記第２の側壁絶縁膜の側面に第１の側壁
絶縁膜を形成する工程と、 (c)露出しているシリコン基板表面に熱酸化膜を形成す
る工程と、 (d)前記第１の絶縁膜と前記第１の側壁絶縁膜を選択的
に除去し、前記ゲート電極の頂部および近傍のみにシリ
コン表面を露出する工程と、 (e)前記シリコン表面にイオン注入法により不純物層を
形成する工程と、 (f)基板上に金薄膜を形成する工程と、 (g)四塩化シリコンガスと水素ガスの混合雰囲気中で、
所定の基板温度にて前記金薄膜を核としてシリコンに接
している金薄膜部のみにシリコンのウイスカを形成する
工程と、 (h)前記基板全面に金属膜を堆積する工程と、 (i)熱処理を行い、前記シリコンのウイスカを金属シリ
サイド化する工程と、(j) 未反応の金属膜を選択的に除去する工程と、 (k)前記工程までに形成された構造の上部に第２の絶縁
膜を形成する工程と、 (l)前記第２の絶縁膜を前記シリサイド化したウイスカ
頂部が露出するまで、 ポリッシングを行う工程と、 (m)前記第２の絶縁膜と前記シリサイド化したウイスカ
上に所望の形状を有する配線層を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項１０】(a)基板上にゲート絶縁膜とポリシリコ
ンと第１の絶縁膜を形成した後、前記ゲート絶縁膜とポ
リシリコンと第１の絶縁膜をエッチングしてゲート電極
を形成する工程と、 (b)前記ゲート電極の側面に第２の側壁絶縁膜を形成す
る工程と、 (c)前記第２の側壁絶縁膜の側面に第１の側壁絶縁膜を
形成する工程と、 (d)露出しているシリコン基板表面に熱酸化膜を形成す
る工程と、 (e)前記第１の絶縁膜と前記第１の側壁絶縁膜を選択的
に除去し、前記ゲート電極の頂部および近傍のみにシリ
コン表面を露出する工程と、 (f)前記シリコン表面にイオン注入法により不純物層を
形成する工程と、 (g)基板上に金薄膜を形成する工程と、 (h)四塩化シリコンガスと水素ガスの混合雰囲気中で、
所定の基板温度にて前記金薄膜を核としてシリコンに接
している金薄膜部のみにシリコンのウイスカを形成する
工程と、 (i)前記基板全面に金属膜を堆積する工程と、 (j)熱処理を行い、前記シリコンのウイスカを金属シリ
サイド化する工程と、 (k)未反応の金属膜を選択的に除去する工程と、 (l)前記工程までに形成された構造の上部に第３の絶縁
膜を形成する工程と、 (m)前記構造の上部に前記第３の絶縁膜とポリッシング
速度の異なる第２の絶縁膜を形成する工程と、 (n)前記第２の絶縁膜と前記第３の絶縁膜を前記シリサ
イド化したウイスカ頂部が露出するまで、ポリッシング
を行う工程と、 (o)前記第２の絶縁膜と前記シリサイド化したウイスカ
上に所望の形状を有する配線層を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項１１】前記第１の絶縁膜と前記第１の側壁絶縁
膜がシリコン窒化膜であり、前記第２の絶縁膜と前記第
２の側壁絶縁膜がシリコン酸化膜であることを特徴とす
る請求項９に記載の半導体装置の製造方法。 - 【請求項１２】前記第１の絶縁膜と前記第１の側壁絶縁
膜と前記第３の絶縁膜がシリコン窒化膜であり、前記第
２の絶縁膜と前記第２の側壁絶縁膜がシリコン酸化膜で
あるこ とを特徴とする請求項１０に記載の半導体装置の
製造方法。 - 【請求項１３】前記所定の基板温度を３７０度〜３８０
度の範囲としたことを特徴とする請求項９または１０に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7120751A JP2917858B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7120751A JP2917858B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293548A JPH08293548A (ja) | 1996-11-05 |
| JP2917858B2 true JP2917858B2 (ja) | 1999-07-12 |
Family
ID=14794092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7120751A Expired - Lifetime JP2917858B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917858B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0744162B2 (ja) * | 1985-04-26 | 1995-05-15 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS62214665A (ja) * | 1986-03-17 | 1987-09-21 | Hitachi Ltd | 半導体装置 |
| JPH05181209A (ja) * | 1991-09-20 | 1993-07-23 | Fuji Photo Film Co Ltd | 情報記録読取方法及び装置 |
| JPH06102314A (ja) * | 1992-09-18 | 1994-04-15 | Mitsubishi Electric Corp | 半導体検査装置 |
-
1995
- 1995-04-21 JP JP7120751A patent/JP2917858B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08293548A (ja) | 1996-11-05 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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