JP2912543B2 - データ出力バッファ - Google Patents
データ出力バッファInfo
- Publication number
- JP2912543B2 JP2912543B2 JP6072257A JP7225794A JP2912543B2 JP 2912543 B2 JP2912543 B2 JP 2912543B2 JP 6072257 A JP6072257 A JP 6072257A JP 7225794 A JP7225794 A JP 7225794A JP 2912543 B2 JP2912543 B2 JP 2912543B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- data
- potential
- transistor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置にお
いてメモリセルで読み取られるデータを出力ラインを経
て外部に伝送するデータ出力バッファに関し、特に、ロ
ーレベル信号のデータにグラウンド雑音の発生を最少化
することができるデータ出力バッファに関するものであ
る。
いてメモリセルで読み取られるデータを出力ラインを経
て外部に伝送するデータ出力バッファに関し、特に、ロ
ーレベル信号のデータにグラウンド雑音の発生を最少化
することができるデータ出力バッファに関するものであ
る。
【０００２】
【従来の技術】DRAM(Dynamic Random Access Memory)及
びSRAM(Static Random Access Memory) の如き、通常の
半導体メモリ装置に用いられるデータ出力バッファは、
出力ラインに接続される外部の回路装置の入力インピー
ダンス及びメモリセルからのデータを感知及び増幅する
感知増幅器の出力インピーダンスを整合する機能を有す
る。さらにデータ出力バッファは、外部の回路装置が比
較的大きい入力インピーダンスを有することにより、広
いチャンネル幅を有するトランジスタと大きい電位差を
有する電源電圧を必要とする。広いチャンネル幅のトラ
ンジスタは、出力データの上昇エッジ及び下降エッジで
出力ラインの電流を急激に変化させ出力データのエッジ
部に雑音が発生するようにする。さらに、出力データで
発生する雑音は、電源電圧の電位差が大きくなるにした
がい更に一層増加する。
びSRAM(Static Random Access Memory) の如き、通常の
半導体メモリ装置に用いられるデータ出力バッファは、
出力ラインに接続される外部の回路装置の入力インピー
ダンス及びメモリセルからのデータを感知及び増幅する
感知増幅器の出力インピーダンスを整合する機能を有す
る。さらにデータ出力バッファは、外部の回路装置が比
較的大きい入力インピーダンスを有することにより、広
いチャンネル幅を有するトランジスタと大きい電位差を
有する電源電圧を必要とする。広いチャンネル幅のトラ
ンジスタは、出力データの上昇エッジ及び下降エッジで
出力ラインの電流を急激に変化させ出力データのエッジ
部に雑音が発生するようにする。さらに、出力データで
発生する雑音は、電源電圧の電位差が大きくなるにした
がい更に一層増加する。
【０００３】また出力データに含まれた雑音中、ハイレ
ベル信号に含まれた雑音に比べローレベル信号に含まれ
た雑音は急激な変化と大きい電流量を有する。これによ
り、従来のデータ出力バッファは出力ラインに接続され
る外部の回路装置及び出力ドライバーを損傷させる下地
を有している。参考に、図１を参照して前述した従来の
データ出力バッファの問題点を詳細に説明する。
ベル信号に含まれた雑音に比べローレベル信号に含まれ
た雑音は急激な変化と大きい電流量を有する。これによ
り、従来のデータ出力バッファは出力ラインに接続され
る外部の回路装置及び出力ドライバーを損傷させる下地
を有している。参考に、図１を参照して前述した従来の
データ出力バッファの問題点を詳細に説明する。
【０００４】図１を参照すれば、第１入力ライン（１
１）からのローレベル信号の真偽のデータ (/TD)を入力
する第１NOR ゲート（１０）と、第２入力ライン（１
３）からのローレベル信号の補数データ(/CD) を入力す
る第２NOR ゲート（１２）を有する従来のデータ出力バ
ッファが説明されている。第１NOR ゲート（１０）は、
第１インバータ（１４）からローレベル信号を有する論
理信号が入力される場合、第１入力ライン（１１）から
の真偽データ(/TD) を反転させ、反転された真偽データ
を第２インバータ（１６）側に伝送する。
１）からのローレベル信号の真偽のデータ (/TD)を入力
する第１NOR ゲート（１０）と、第２入力ライン（１
３）からのローレベル信号の補数データ(/CD) を入力す
る第２NOR ゲート（１２）を有する従来のデータ出力バ
ッファが説明されている。第１NOR ゲート（１０）は、
第１インバータ（１４）からローレベル信号を有する論
理信号が入力される場合、第１入力ライン（１１）から
の真偽データ(/TD) を反転させ、反転された真偽データ
を第２インバータ（１６）側に伝送する。
【０００５】同様に、第２NOR ゲート（１２）も第１イ
ンバータ（１４）からローレベル信号の論理信号が印加
される場合に、第２入力ライン（１３）からの補数デー
タ(/CD) を反転させ、反転された補数データをライン
（１７）を経てNMOSトランジスタ（２０）のゲート側に
伝送する。さらに、第１インバータ（１４）は制御ライ
ン（１５）に供給されるイネーブル信号(EN)を反転さ
せ、反転されたイネーブル信号を第１及び第２NOR ゲー
ト（１０，１２）に供給する。結果的に、第１及び第２
NOR ゲート（１０，１２）は制御ライン（１５）にハイ
レベル信号のイネーブル信号(EN)が供給される場合に前
述の伝送動作を行う。
ンバータ（１４）からローレベル信号の論理信号が印加
される場合に、第２入力ライン（１３）からの補数デー
タ(/CD) を反転させ、反転された補数データをライン
（１７）を経てNMOSトランジスタ（２０）のゲート側に
伝送する。さらに、第１インバータ（１４）は制御ライ
ン（１５）に供給されるイネーブル信号(EN)を反転さ
せ、反転されたイネーブル信号を第１及び第２NOR ゲー
ト（１０，１２）に供給する。結果的に、第１及び第２
NOR ゲート（１０，１２）は制御ライン（１５）にハイ
レベル信号のイネーブル信号(EN)が供給される場合に前
述の伝送動作を行う。
【０００６】さらに、第２インバータ（１６）は第１NO
R ゲート（１０）からの反転された真偽データを更に反
転させ、また真偽データをライン（１９）を経てPMOSト
ランジスタ（１８）のゲートに供給する。PMOSトランジ
スタ（１８）は第２インバータ（１６）から自らのゲー
ト側にローレベル信号の真偽データが印加される場合に
ターンオン(Turn-On) され、第１電源電圧源(Vcc) から
の電源電圧(Vcc) を出力ライン（２１）側に供給し出力
ライン（２１）にハイレベル信号のデータが出力される
ようにする。
R ゲート（１０）からの反転された真偽データを更に反
転させ、また真偽データをライン（１９）を経てPMOSト
ランジスタ（１８）のゲートに供給する。PMOSトランジ
スタ（１８）は第２インバータ（１６）から自らのゲー
ト側にローレベル信号の真偽データが印加される場合に
ターンオン(Turn-On) され、第１電源電圧源(Vcc) から
の電源電圧(Vcc) を出力ライン（２１）側に供給し出力
ライン（２１）にハイレベル信号のデータが出力される
ようにする。
【０００７】一方、NMOSトランジスタ（２０）は第２NO
R ゲート（１２）から自らのゲート側に供給される反転
された補数データがハイレベル信号を有する場合にター
ンオンされ、第２電源電圧源(GND) からの第２電源電圧
(GND) を出力ライン（２１）側に供給し出力ライン（２
１）を経て外部の回路装置側にローレベル信号のデータ
が伝送されるようにする。
R ゲート（１２）から自らのゲート側に供給される反転
された補数データがハイレベル信号を有する場合にター
ンオンされ、第２電源電圧源(GND) からの第２電源電圧
(GND) を出力ライン（２１）側に供給し出力ライン（２
１）を経て外部の回路装置側にローレベル信号のデータ
が伝送されるようにする。
【０００８】
【発明が解決しようとする課題】しかし、従来のデータ
出力バッファはライン（１７）に供給される第２NOR ゲ
ート（１２）の出力信号の上昇エッジで電流が急激に増
加することにより、出力ライン（２１）からNMOSトラン
ジスタ（２０）を経て第２電源電圧源(GND) 側に流れる
電流が急激に減少するようにする。これにより、従来の
データ出力バッファは、出力ラインを介して外部の回路
装置側に出力するデータの下降エッジ部にグラウンド雑
音が発生する問題点を有している。また、従来のデータ
出力バッファは電源電圧源の電位差(Vcc-GND) が増加す
るほど、出力データに最大電流値及び時間に対する電流
変動幅が大きい雑音信号を発生させる。
出力バッファはライン（１７）に供給される第２NOR ゲ
ート（１２）の出力信号の上昇エッジで電流が急激に増
加することにより、出力ライン（２１）からNMOSトラン
ジスタ（２０）を経て第２電源電圧源(GND) 側に流れる
電流が急激に減少するようにする。これにより、従来の
データ出力バッファは、出力ラインを介して外部の回路
装置側に出力するデータの下降エッジ部にグラウンド雑
音が発生する問題点を有している。また、従来のデータ
出力バッファは電源電圧源の電位差(Vcc-GND) が増加す
るほど、出力データに最大電流値及び時間に対する電流
変動幅が大きい雑音信号を発生させる。
【０００９】本発明の目的は、出力ラインを経て外部の
回路装置側に伝送されるデータでのグラウンド雑音の発
生を最少化することができるデータ出力バッファを提供
することにある。
回路装置側に伝送されるデータでのグラウンド雑音の発
生を最少化することができるデータ出力バッファを提供
することにある。
【００１０】
【課題を解決するための手段】本発明に係るデータ出力
バッファは、（Ａ）真偽のデータを入力するための第１
入力ライン（３１）と、（Ｂ）補数のデータを入力する
ための第２入力ライン（３３）と、（Ｃ）制御信号によ
り前記真偽のデータをＯＲ演算するＯＲゲート（３０，
３６）と、（Ｄ）制御信号により補数のデータをＮＯＲ
演算するＮＯＲゲート（３２）と、（Ｅ）第１電位（Ｖ
ｃｃ）と出力ライン（３７）との間に接続され、ＯＲゲ
ートの出力端子にゲートが接続されたプルアップ用トラ
ンジスタ（３８）と、（Ｆ）出力ライン（３７）と第２
電位（ＧＮＤ）との間に接続され、ＮＯＲゲート（３
２）の出力端子にゲートが接続されたプルダウン用トラ
ンジスタ（４０）と、（Ｇ）プルダウン用トランジスタ
（４０）のゲートと第２電位（ＧＮＤ）との間に接続さ
れ、出力ライン（３７）から出力される信号により、プ
ルダウン用トランジスタ（４０）のゲートに印加される
電圧を制御する制御用可変抵抗手段（４２）と、（Ｈ）
ＮＯＲゲート（３２）の出力端子と制御用可変抵抗手段
（４２）との間の電流通路を開閉するため、ドレイン及
びソースがＮＯＲゲート（３２）の出力端子及び制御用
可変抵抗手段（４２）に接続されたＮＭＯＳトランジス
タ（４４）を含む第１切換手段（４４）と、（Ｉ）補数
のデータにより第１切換手段（４４）を制御する切換制
御手段（４６、４８、５０、５２）と、（Ｊ）ＮＭＯＳ
トランジスタ（４４）のゲート及びＮＯＲゲート（３
２）の出力端子の間に接続され、第２入力ライン（３
３）に入力される補数のデータによりＮＭＯＳトランジ
スタ（４４）のゲートとＮＯＲゲート（３２）の出力端
子との間の電流通路を制御する第２切換手段（５４）と
を備え、（Ｋ）補数のデータによりプルダウン用トラン
ジスタ（４０）が動作する場合に、前記第１切換手段
（４４）はＯＮ状態になる、ことを特徴とする。さら
に、制御用可変抵抗手段（４２）が、ＭＯＳトランジス
タで形成されていることが好ましい。第１電位（Ｖｃ
ｃ）は正電位であり、前記第２電位（ＧＮＤ）はグラン
ドであることが望ましい。また、切換制御手段（４６，
４８，５０，５２）は、第１電位（Ｖｃｃ）にその一端
が接続され、第２入力ライン（３３）の論理状態により
制御される第３切換手段（４６）と、第３切換手段（４
６）の他端と、ＮＭＯＳトランジスタ（４４）のゲート
との間に接続された電圧降下手段（４８、５０、５２）
とを備えることが望ましい。第３切換手段（４６）はゲ
ートを介し前記補数データを受信するＭＯＳトランジス
タであり、電圧降下手段（４８、５０、５２）を介し第
１電位を第１切換手段であるＮＭＯＳトランジスタ（４
４）のゲートに印加することを特徴とすることが好まし
い。第１切換手段（４４）は、第１電位（Ｖｃｃ）と第
１切換手段（４４）の所定部の間の電位差によって、Ｎ
ＯＲゲート（３２）の出力端子と制御用可変抵抗手段
（４２）との間の電流通路の大きさを制御し、切換制御
手段（４６，４８，５０，５２）は、第１電位（Ｖｃ
ｃ）と所定部との間に接続され、補数のデータに基づい
て、電位差を制御する。
バッファは、（Ａ）真偽のデータを入力するための第１
入力ライン（３１）と、（Ｂ）補数のデータを入力する
ための第２入力ライン（３３）と、（Ｃ）制御信号によ
り前記真偽のデータをＯＲ演算するＯＲゲート（３０，
３６）と、（Ｄ）制御信号により補数のデータをＮＯＲ
演算するＮＯＲゲート（３２）と、（Ｅ）第１電位（Ｖ
ｃｃ）と出力ライン（３７）との間に接続され、ＯＲゲ
ートの出力端子にゲートが接続されたプルアップ用トラ
ンジスタ（３８）と、（Ｆ）出力ライン（３７）と第２
電位（ＧＮＤ）との間に接続され、ＮＯＲゲート（３
２）の出力端子にゲートが接続されたプルダウン用トラ
ンジスタ（４０）と、（Ｇ）プルダウン用トランジスタ
（４０）のゲートと第２電位（ＧＮＤ）との間に接続さ
れ、出力ライン（３７）から出力される信号により、プ
ルダウン用トランジスタ（４０）のゲートに印加される
電圧を制御する制御用可変抵抗手段（４２）と、（Ｈ）
ＮＯＲゲート（３２）の出力端子と制御用可変抵抗手段
（４２）との間の電流通路を開閉するため、ドレイン及
びソースがＮＯＲゲート（３２）の出力端子及び制御用
可変抵抗手段（４２）に接続されたＮＭＯＳトランジス
タ（４４）を含む第１切換手段（４４）と、（Ｉ）補数
のデータにより第１切換手段（４４）を制御する切換制
御手段（４６、４８、５０、５２）と、（Ｊ）ＮＭＯＳ
トランジスタ（４４）のゲート及びＮＯＲゲート（３
２）の出力端子の間に接続され、第２入力ライン（３
３）に入力される補数のデータによりＮＭＯＳトランジ
スタ（４４）のゲートとＮＯＲゲート（３２）の出力端
子との間の電流通路を制御する第２切換手段（５４）と
を備え、（Ｋ）補数のデータによりプルダウン用トラン
ジスタ（４０）が動作する場合に、前記第１切換手段
（４４）はＯＮ状態になる、ことを特徴とする。さら
に、制御用可変抵抗手段（４２）が、ＭＯＳトランジス
タで形成されていることが好ましい。第１電位（Ｖｃ
ｃ）は正電位であり、前記第２電位（ＧＮＤ）はグラン
ドであることが望ましい。また、切換制御手段（４６，
４８，５０，５２）は、第１電位（Ｖｃｃ）にその一端
が接続され、第２入力ライン（３３）の論理状態により
制御される第３切換手段（４６）と、第３切換手段（４
６）の他端と、ＮＭＯＳトランジスタ（４４）のゲート
との間に接続された電圧降下手段（４８、５０、５２）
とを備えることが望ましい。第３切換手段（４６）はゲ
ートを介し前記補数データを受信するＭＯＳトランジス
タであり、電圧降下手段（４８、５０、５２）を介し第
１電位を第１切換手段であるＮＭＯＳトランジスタ（４
４）のゲートに印加することを特徴とすることが好まし
い。第１切換手段（４４）は、第１電位（Ｖｃｃ）と第
１切換手段（４４）の所定部の間の電位差によって、Ｎ
ＯＲゲート（３２）の出力端子と制御用可変抵抗手段
（４２）との間の電流通路の大きさを制御し、切換制御
手段（４６，４８，５０，５２）は、第１電位（Ｖｃ
ｃ）と所定部との間に接続され、補数のデータに基づい
て、電位差を制御する。
【００１１】
【作用】前述した構成により本発明のデータ出力バッフ
ァは、出力ラインの電圧の大きさによりプルダウン用MO
S トランジスタゲートに供給される電流を漸進的に増加
させ、ローレベル信号の出力データの下降エッジ部分に
発生するグラウンド雑音信号を最少化することができ
る。
ァは、出力ラインの電圧の大きさによりプルダウン用MO
S トランジスタゲートに供給される電流を漸進的に増加
させ、ローレベル信号の出力データの下降エッジ部分に
発生するグラウンド雑音信号を最少化することができ
る。
【００１２】
【実施例】図２には、第１入力ライン（３１）からのロ
ーレベル信号の真偽データ(/TD)を入力する第１NOR ゲ
ート（３０）と、制御ライン（３５）からのイネーブル
信号(EN)を入力する第１インバータ（３４）を備えた本
発明による望ましい実施例のデータ出力バッファが示さ
れている。第１インバータ（３４）は制御ライン（３
５）からのイネーブル信号(EN)を反転させ、反転された
イネーブル信号を第１NOR ゲート（３０）に供給する。
第１NOR ゲート（３０）は第１インバータ（３４）から
の反転されたイネーブル信号がローレベル信号を有する
場合、第１入力ライン（３１）からのローレベル信号の
真偽データ(/TD) を反転させ、反転された真偽データを
第２インバータ（３６）に供給する。
ーレベル信号の真偽データ(/TD)を入力する第１NOR ゲ
ート（３０）と、制御ライン（３５）からのイネーブル
信号(EN)を入力する第１インバータ（３４）を備えた本
発明による望ましい実施例のデータ出力バッファが示さ
れている。第１インバータ（３４）は制御ライン（３
５）からのイネーブル信号(EN)を反転させ、反転された
イネーブル信号を第１NOR ゲート（３０）に供給する。
第１NOR ゲート（３０）は第１インバータ（３４）から
の反転されたイネーブル信号がローレベル信号を有する
場合、第１入力ライン（３１）からのローレベル信号の
真偽データ(/TD) を反転させ、反転された真偽データを
第２インバータ（３６）に供給する。
【００１３】このデータ出力バッファは、第２入力ライ
ン（３３）から補数データ(/CD) 及び第１インバータ
（３４）からの反転されたイネーブル信号を入力する第
２NORゲート（３２）更に備える。第２NOR ゲート（３
２）は、第１NOR ゲート（３０）と同様に、第１インバ
ータ（３４）からの反転されたイネーブル信号がローレ
ベル信号を有する場合、第２入力ライン（３３）からの
ローレベル信号の補数データ(/CD) を反転させる。さら
に、第１及び第２入力ライン（３１，３３）は、図示し
ない感知増幅器(Sense Amplifier) から真偽及び補数デ
ータ(/TD,/CD) を各々供給される。
ン（３３）から補数データ(/CD) 及び第１インバータ
（３４）からの反転されたイネーブル信号を入力する第
２NORゲート（３２）更に備える。第２NOR ゲート（３
２）は、第１NOR ゲート（３０）と同様に、第１インバ
ータ（３４）からの反転されたイネーブル信号がローレ
ベル信号を有する場合、第２入力ライン（３３）からの
ローレベル信号の補数データ(/CD) を反転させる。さら
に、第１及び第２入力ライン（３１，３３）は、図示し
ない感知増幅器(Sense Amplifier) から真偽及び補数デ
ータ(/TD,/CD) を各々供給される。
【００１４】さらに、データ出力バッファは第１電源電
圧源(Vcc) 、出力ライン（３７）及び第２インバータ
（３６）の間に接続された第１PMOSトランジスタ（３
８）を備える。第１PMOSトランジスタ（３８）は、第２
インバータ（３６）からローレベル信号の論理信号が印
加された場合、ターンオンされ第１電源電圧源(Vcc) か
らの高電位を有する第１電源電圧(Vcc) が、第１PMOSト
ランジスタ（３８）のドレイン及びソースを経て出力ラ
イン（３７）に供給されるようにする。出力ライン（３
７）は第１電源電圧源(Vcc）からの高電位の第１電源電
圧(Vcc) を図示しない外部の回路装置側に伝送してハイ
レベル信号のデータを外部の回路装置に供給する。さら
に第１PMOSトランジスタ（３８）は第１NOR ゲート（３
０）にローレベル信号を有する真偽のデータ及び反転さ
れたイネーブル信号が入力される場合、第２インバータ
（３６）からのローレベル信号の真偽データによりター
ンオンする。
圧源(Vcc) 、出力ライン（３７）及び第２インバータ
（３６）の間に接続された第１PMOSトランジスタ（３
８）を備える。第１PMOSトランジスタ（３８）は、第２
インバータ（３６）からローレベル信号の論理信号が印
加された場合、ターンオンされ第１電源電圧源(Vcc) か
らの高電位を有する第１電源電圧(Vcc) が、第１PMOSト
ランジスタ（３８）のドレイン及びソースを経て出力ラ
イン（３７）に供給されるようにする。出力ライン（３
７）は第１電源電圧源(Vcc）からの高電位の第１電源電
圧(Vcc) を図示しない外部の回路装置側に伝送してハイ
レベル信号のデータを外部の回路装置に供給する。さら
に第１PMOSトランジスタ（３８）は第１NOR ゲート（３
０）にローレベル信号を有する真偽のデータ及び反転さ
れたイネーブル信号が入力される場合、第２インバータ
（３６）からのローレベル信号の真偽データによりター
ンオンする。
【００１５】また、このデータ出力バッファは第２電源
電圧源(GND) 、出力ライン（３７）及び第２NOR ゲート
（３２）の出力ライン（３９）の間に接続された第１NM
OSトランジスタ（４０）を備える。第１NMOSトランジス
タ（４０）は第２NOR ゲート（３２）の出力ライン（３
９）から、自らゲート側にハイレベル信号の反転された
補数データによりターンオンされ、出力ライン（３７）
にある電圧を第２電圧源(GND) 側にバイパスさせる。
電圧源(GND) 、出力ライン（３７）及び第２NOR ゲート
（３２）の出力ライン（３９）の間に接続された第１NM
OSトランジスタ（４０）を備える。第１NMOSトランジス
タ（４０）は第２NOR ゲート（３２）の出力ライン（３
９）から、自らゲート側にハイレベル信号の反転された
補数データによりターンオンされ、出力ライン（３７）
にある電圧を第２電圧源(GND) 側にバイパスさせる。
【００１６】出力ライン（３７）上の電圧が第２電圧源
(GND) 側にバイパスすることにより、出力ライン（３
７）は低電位の第２電源電圧(GND) を有するデータを外
部の回路装置に供給する。さらに第１NMOSトランジスタ
（４０）は第２NOR ゲート（３２）にローレベル信号を
有する補数データ(/CD) 及び反転されたイネーブル信号
が入力される場合にターンオンされる。第１PMOSトラン
ジスタ（３８）はプルアップ(Pull-Up) 用ドライバ(Dri
ver)として用いられ、第１NMOSトランジスタ（４０）は
プルダウン(Pull-Down) 用ドライバとして用いられる。
(GND) 側にバイパスすることにより、出力ライン（３
７）は低電位の第２電源電圧(GND) を有するデータを外
部の回路装置に供給する。さらに第１NMOSトランジスタ
（４０）は第２NOR ゲート（３２）にローレベル信号を
有する補数データ(/CD) 及び反転されたイネーブル信号
が入力される場合にターンオンされる。第１PMOSトラン
ジスタ（３８）はプルアップ(Pull-Up) 用ドライバ(Dri
ver)として用いられ、第１NMOSトランジスタ（４０）は
プルダウン(Pull-Down) 用ドライバとして用いられる。
【００１７】このデータ出力バッファは、前記出力ライ
ン（３７）、第２電源電圧源(GND)及び第２NOR ゲート
（３２）の出力ライン（３９）の間に接続された第２NM
OSトランジスタ（４２）をさらに備える。第２NMOSトラ
ンジスタ（４２）は出力ライン（３７）から自らのゲー
トに供給される電圧の大きさにより、第２NOR ゲート
（３２）の出力ライン（３９）から第１NMOSトランジス
タ（４０）のゲートに供給される電流の一部分を第２電
源電圧源(GND) 側にバイパスさせる。第２NOR ゲート
（３２）の出力ライン（３９）から第２電源電圧源(GN
D) 側にバイパスされる電流量は、出力ライン（３７）
から第２NMOSトランジスタ（４２）のゲートに供給され
る電圧の大きさに比例する。
ン（３７）、第２電源電圧源(GND)及び第２NOR ゲート
（３２）の出力ライン（３９）の間に接続された第２NM
OSトランジスタ（４２）をさらに備える。第２NMOSトラ
ンジスタ（４２）は出力ライン（３７）から自らのゲー
トに供給される電圧の大きさにより、第２NOR ゲート
（３２）の出力ライン（３９）から第１NMOSトランジス
タ（４０）のゲートに供給される電流の一部分を第２電
源電圧源(GND) 側にバイパスさせる。第２NOR ゲート
（３２）の出力ライン（３９）から第２電源電圧源(GN
D) 側にバイパスされる電流量は、出力ライン（３７）
から第２NMOSトランジスタ（４２）のゲートに供給され
る電圧の大きさに比例する。
【００１８】さらに説明すれば、出力ライン（３７）上
の電圧が減少するにつれ第２NOR ゲート（３２）の出力
ライン（３９）から第１NMOSトランジスタ（４０）のゲ
ートに印加される電流量は漸進的に増加する。また、第
１NMOSトランジスタ（４０）のゲートに供給される電流
が漸進的に増加することにより、出力ライン（３７）に
発生するローレベル信号のデータの下降エッジ部に発生
するグラウンド雑音信号は最大限に抑えられる。結果的
に、第２NMOSトランジスタ（４２）は、第２NOR ゲート
（３２）の出力ライン（３９）から第１NMOSトランジス
タ（４０）のゲートに供給される電流量を、出力ライン
（３７）の電圧の大きさに従って調節するための可変抵
抗器の機能を有する。
の電圧が減少するにつれ第２NOR ゲート（３２）の出力
ライン（３９）から第１NMOSトランジスタ（４０）のゲ
ートに印加される電流量は漸進的に増加する。また、第
１NMOSトランジスタ（４０）のゲートに供給される電流
が漸進的に増加することにより、出力ライン（３７）に
発生するローレベル信号のデータの下降エッジ部に発生
するグラウンド雑音信号は最大限に抑えられる。結果的
に、第２NMOSトランジスタ（４２）は、第２NOR ゲート
（３２）の出力ライン（３９）から第１NMOSトランジス
タ（４０）のゲートに供給される電流量を、出力ライン
（３７）の電圧の大きさに従って調節するための可変抵
抗器の機能を有する。
【００１９】また、このデータ出力バッファは、第２NO
R ゲート（３２）の出力ライン（３９）に、第２NMOSト
ランジスタ（４２）のドレインを選択的に接続させるた
めの第３NMOSトランジスタ（４４）と、第２入力ライン
（３３）から補数データを自らのゲート側に入力する第
２PMOSトランジスタ（４６）を更に備える。第２PMOSト
ランジスタ（４６）は、第２入力ライン（３３）からロ
ーレベル信号の補数データ(/CD) が自らのゲートに供給
される場合、ターンオンされ第１電圧源（Ｖｃｃ）で自
らのドレインに供給される第１電源電圧（Ｖｃｃ）
を、自らのソースを経て第３PMOSトランジスタ（４８）
のドレイン側に伝送する。
R ゲート（３２）の出力ライン（３９）に、第２NMOSト
ランジスタ（４２）のドレインを選択的に接続させるた
めの第３NMOSトランジスタ（４４）と、第２入力ライン
（３３）から補数データを自らのゲート側に入力する第
２PMOSトランジスタ（４６）を更に備える。第２PMOSト
ランジスタ（４６）は、第２入力ライン（３３）からロ
ーレベル信号の補数データ(/CD) が自らのゲートに供給
される場合、ターンオンされ第１電圧源（Ｖｃｃ）で自
らのドレインに供給される第１電源電圧（Ｖｃｃ）
を、自らのソースを経て第３PMOSトランジスタ（４８）
のドレイン側に伝送する。
【００２０】結果的に、第２PMOSトランジスタ（４６）
は補数データ(/CD) により駆動する制御用スイッチの機
能を有する。さらに、第３PMOSトランジスタ（４８）は
第４及び第５PMOSトランジスタ（５０，５２）と共に、
第２PMOSトランジスタ（４６）のソース及び節点（４
１）の間に直列に接続されている。そして、第３〜５PM
OSトランジスタ（４８〜５２）は自らのゲートを自らの
ソースに各々接続し電圧降下用抵抗の機能をする。ま
た、第３〜５PMOSトランジスタ（４８〜５２）は、第２
PMOSトランジスタ（４６）のソースでの第１電源電圧(V
cc) を各々自らの動作電圧(Vt)ほどずつ電圧降下させ、
電圧降下した電圧を第３NMOSトランジスタ（４４）のゲ
ートに供給する。
は補数データ(/CD) により駆動する制御用スイッチの機
能を有する。さらに、第３PMOSトランジスタ（４８）は
第４及び第５PMOSトランジスタ（５０，５２）と共に、
第２PMOSトランジスタ（４６）のソース及び節点（４
１）の間に直列に接続されている。そして、第３〜５PM
OSトランジスタ（４８〜５２）は自らのゲートを自らの
ソースに各々接続し電圧降下用抵抗の機能をする。ま
た、第３〜５PMOSトランジスタ（４８〜５２）は、第２
PMOSトランジスタ（４６）のソースでの第１電源電圧(V
cc) を各々自らの動作電圧(Vt)ほどずつ電圧降下させ、
電圧降下した電圧を第３NMOSトランジスタ（４４）のゲ
ートに供給する。
【００２１】第２PMOSトランジスタ（４６）がターンオ
ンされた場合、節点（４１）に供給される電位（Ｖ41）
は、第１電源電圧(Vcc) から第３〜５PMOSトランジスタ
（４８〜５２）の動作電圧(Vt)を合わせた電圧(3Vt) ほ
ど減少した電位を有する。節点（４１）上の電位
（Ｖ41）は、第１電圧源(Vcc) の第１電源電圧（Vcc)が
増加するほど増加する。さらに第３NMOSトランジスタ
（４４）は、第２PMOSトランジスタ（４６）がターンオ
ンした場合、節点（４１）からの３Vtほど電圧降下した
第１電源電圧(Vcc-3Vt) によりターンオンされ、第２NM
OSトランジスタ（４２）のドレインを第２NOR ゲート
（３２）の出力ライン（３９）とを接続させる。
ンされた場合、節点（４１）に供給される電位（Ｖ41）
は、第１電源電圧(Vcc) から第３〜５PMOSトランジスタ
（４８〜５２）の動作電圧(Vt)を合わせた電圧(3Vt) ほ
ど減少した電位を有する。節点（４１）上の電位
（Ｖ41）は、第１電圧源(Vcc) の第１電源電圧（Vcc)が
増加するほど増加する。さらに第３NMOSトランジスタ
（４４）は、第２PMOSトランジスタ（４６）がターンオ
ンした場合、節点（４１）からの３Vtほど電圧降下した
第１電源電圧(Vcc-3Vt) によりターンオンされ、第２NM
OSトランジスタ（４２）のドレインを第２NOR ゲート
（３２）の出力ライン（３９）とを接続させる。
【００２２】この際、第３NMOSトランジスタ（４４）は
節点（４１）からの電圧の大きさ（即ち、第１電源電圧
の変動）により、第２NOR ゲート（３２）の出力ライン
（３９）から第２NMOSトランジスタ（４２）のドレイン
側に流入する電流量を調節する。
節点（４１）からの電圧の大きさ（即ち、第１電源電圧
の変動）により、第２NOR ゲート（３２）の出力ライン
（３９）から第２NMOSトランジスタ（４２）のドレイン
側に流入する電流量を調節する。
【００２３】また、このデータ出力バッファは第２入力
ライン（３３）、第２NOR ゲート（３２）の出力ライン
（３９）及び節点（４１）の間に接続された第４NMOSト
ランジスタ（５４）を備える。第４NMOSトランジスタ
（５４）は第２入力ライン（３３）からハイレベル信号
の補数データ(/CD) が自らのゲートに供給される場合に
ターンオンされ、節点（４１）を第２NOR ゲート（３
２）の出力ライン（３９）と導通させることにより、節
点（４１）に残っている電圧が第２NOR ゲート（３２）
の出力ライン（３９）側にバイパスされるようにする。
ライン（３３）、第２NOR ゲート（３２）の出力ライン
（３９）及び節点（４１）の間に接続された第４NMOSト
ランジスタ（５４）を備える。第４NMOSトランジスタ
（５４）は第２入力ライン（３３）からハイレベル信号
の補数データ(/CD) が自らのゲートに供給される場合に
ターンオンされ、節点（４１）を第２NOR ゲート（３
２）の出力ライン（３９）と導通させることにより、節
点（４１）に残っている電圧が第２NOR ゲート（３２）
の出力ライン（３９）側にバイパスされるようにする。
【００２４】節点（４１）が第２NOR ゲート（３２）の
出力ラインと接続されることにより、第３NMOSトランジ
スタ（４４）は強制的にターンオフされ第２NMOSトラン
ジスタ（４２）のドレインを第２NOR ゲート（３２）の
出力ライン（３９）と分離されるようにする。結果的
に、第４NMOSトランジスタ（５４）は出力ライン（３
７）にローレベル信号のデータが出力されない場合、第
２NMOSトランジスタ（４２）及び第１NMOSトランジスタ
（４０）が誤動作しないようにする。
出力ラインと接続されることにより、第３NMOSトランジ
スタ（４４）は強制的にターンオフされ第２NMOSトラン
ジスタ（４２）のドレインを第２NOR ゲート（３２）の
出力ライン（３９）と分離されるようにする。結果的
に、第４NMOSトランジスタ（５４）は出力ライン（３
７）にローレベル信号のデータが出力されない場合、第
２NMOSトランジスタ（４２）及び第１NMOSトランジスタ
（４０）が誤動作しないようにする。
【００２５】図３は、５Ｖの電位差を有する電源電圧と
２５°Ｃの温度で測定した従来のデータ出力バッファの
最大出力電流及び、出力電流の瞬間変化量と本発明の実
施例によるデータ出力バッファの最大出力電流及び出力
電流の瞬間変化量を示している。さらに図３には、６
Ｖ，８Ｖ及び９Ｖの電位差を有する電源電圧と−１０°
Ｃの温度で測定した従来のデータ出力バッファの最大出
力電流及び瞬間電流の変化量と、本発明の実施例による
データ出力バッファの最大出力電流及び出力電流の瞬間
変化量が対比されている。図３に示すように、本発明の
実施例よるデータ出力バッファの最大出力電流は従来の
データ出力バッファに比べ７５〜５０％の大きさを有す
る。また、本発明の実施例によるデータ出力バッファの
出力電流の瞬間変化量も従来のデータ出力バッファに比
べ７７〜２５％の大きさを有する。
２５°Ｃの温度で測定した従来のデータ出力バッファの
最大出力電流及び、出力電流の瞬間変化量と本発明の実
施例によるデータ出力バッファの最大出力電流及び出力
電流の瞬間変化量を示している。さらに図３には、６
Ｖ，８Ｖ及び９Ｖの電位差を有する電源電圧と−１０°
Ｃの温度で測定した従来のデータ出力バッファの最大出
力電流及び瞬間電流の変化量と、本発明の実施例による
データ出力バッファの最大出力電流及び出力電流の瞬間
変化量が対比されている。図３に示すように、本発明の
実施例よるデータ出力バッファの最大出力電流は従来の
データ出力バッファに比べ７５〜５０％の大きさを有す
る。また、本発明の実施例によるデータ出力バッファの
出力電流の瞬間変化量も従来のデータ出力バッファに比
べ７７〜２５％の大きさを有する。
【００２６】
【発明の効果】前述の如く、本発明のデータ出力バッフ
ァは出力ラインの電圧の大きさによってプルダウン用MO
S トランジスタのゲートに供給される電流を漸進的に増
加させ、ローレベル信号の出力データの下降エッジ部分
に発生するグラウンド雑音信号を最少化することができ
る利点を提供する。
ァは出力ラインの電圧の大きさによってプルダウン用MO
S トランジスタのゲートに供給される電流を漸進的に増
加させ、ローレベル信号の出力データの下降エッジ部分
に発生するグラウンド雑音信号を最少化することができ
る利点を提供する。
【００２７】さらに、本発明のデータ出力バッファを出
力ラインの電圧の大きさによりプルアップ用MOS トラン
ジスタのゲートに供給される電流量を制御するよう変更
する場合、ハイレベル信号の出力データの上昇エッジ部
分に発生する雑音信号を最少化することができること
は、通常の知識を有する者ならば明白に知ることができ
る。
力ラインの電圧の大きさによりプルアップ用MOS トラン
ジスタのゲートに供給される電流量を制御するよう変更
する場合、ハイレベル信号の出力データの上昇エッジ部
分に発生する雑音信号を最少化することができること
は、通常の知識を有する者ならば明白に知ることができ
る。
【図１】従来のデータ出力バッファの回路図である。
【図２】本発明の実施例によるデータ出力バッファの回
路図である。
路図である。
【図３】従来のデータ出力バッファと、本発明によるデ
ータ出力バッファでの最大出力電流及び出力電流の瞬間
変化量を電源電圧源の電位差別に説明した図表である。
ータ出力バッファでの最大出力電流及び出力電流の瞬間
変化量を電源電圧源の電位差別に説明した図表である。
１０，１２，３０及び３２…NOR ゲート、１４，１６，
３４及び３６…インバータ、１８，３８，４６〜５２…
PMOSトランジスタ、２０，４０，４２，４４及び５４…
NMOSトランジスタ。
３４及び３６…インバータ、１８，３８，４６〜５２…
PMOSトランジスタ、２０，４０，４２，４４及び５４…
NMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/16 H03K 17/687 H03K 19/094
Claims (6)
- 【請求項１】 真偽のデータを入力するための第１入力
ラインと、 補数のデータを入力するための第２入力ラインと、 制御信号により前記真偽のデータをＯＲ演算するＯＲゲ
ートと、 前記制御信号により前記補数のデータをＮＯＲ演算する
ＮＯＲゲートと、 第１電位と出力ラインとの間に接続され、前記ＯＲゲー
トの出力端子にゲートが接続されたプルアップ用トラン
ジスタと、 前記出力ラインと第２電位との間に接続され、前記ＮＯ
Ｒゲートの出力端子にゲートが接続されたプルダウン用
トランジスタと、 前記プルダウン用トランジスタのゲートと前記第２電位
との間に接続され、前記出力ラインから出力される信号
により、前記プルダウン用トランジスタのゲートに印加
される電圧を制御する制御用可変抵抗手段と、前記ＮＯＲゲートの出力端子と前記制御用可変抵抗手段
との間の電流通路を開閉するため、ドレイン及びソース
が前記ＮＯＲゲートの出力端子及び前記制御用可変抵抗
手段に接続されたＮＭＯＳトランジスタを含む第１切換
手段と、 前記補数のデータにより前記第１切換手段を制御する切
換制御手段と、前記ＮＭＯＳトランジスタのゲート及び前記ＮＯＲゲー
トの出力端子の間に接続され、前記第２入力ラインに入
力される前記補数のデータにより前記ＮＭＯＳトランジ
スタのゲートと、前記ＮＯＲゲートの出力端子との間の
電流通路を制御する第２切換手段とを備え、 前記補数のデータにより前記プルダウン用トランジスタ
が動作する場合に、前記第１切換手段はＯＮ状態になる
ことを特徴とするデータ出力バッファ。 - 【請求項２】 前記制御用可変抵抗手段が、ＭＯＳトラ
ンジスタで形成されていることを特徴とする請求項１に
記載のデータ出力バッファ。 - 【請求項３】 前記第１電位は正電位であり、前記第２
電位はグランドであることを特徴とする請求項１に記載
のデータ出力バッファ。 - 【請求項４】 前記切換制御手段は、前記第１電位にそ
の一端が接続され、前記第２入力ラインの論理状態によ
り制御される第３切換手段と、 前記第３切換手段の他端と、前記ＮＭＯＳトランジスタ
のゲートとの間に接続された電圧降下手段とを備えるこ
とを特徴とする請求項１に記載のデータ出力バッファ。 - 【請求項５】 前記第３切換手段はゲートを介し前記補
数データを受信するＭＯＳトランジスタであり、前記電
圧降下手段を介し前記第１電位を前記第１切換手段であ
るＮＭＯＳトランジスタのゲートに印加することを特徴
とする請求項４に記載のデータ出力バッファ。 - 【請求項６】 前記第１切換手段は、前記第１電位と前
記第１切換手段の所定部の間の電位差によって、前記Ｎ
ＯＲゲートの出力端子と前記制御用可変抵抗手段との間
の電流通路の大きさを制御し、 前記切換制御手段は、前記第１電位と前記所定部との間
に接続され、前記補数のデータに基づいて、前記電位差
を制御することを特徴とする請求項１に記載のデータ出
力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930005953A KR960001790B1 (ko) | 1993-04-09 | 1993-04-09 | 데이타 출력버퍼 |
| KR93-5953 | 1993-04-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350426A JPH06350426A (ja) | 1994-12-22 |
| JP2912543B2 true JP2912543B2 (ja) | 1999-06-28 |
Family
ID=19353691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6072257A Expired - Fee Related JP2912543B2 (ja) | 1993-04-09 | 1994-04-11 | データ出力バッファ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5406528A (ja) |
| JP (1) | JP2912543B2 (ja) |
| KR (1) | KR960001790B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3565984B2 (ja) * | 1996-05-14 | 2004-09-15 | 三菱電機株式会社 | データ保持回路およびバッファ回路 |
| US7471554B2 (en) * | 2006-01-27 | 2008-12-30 | Ovonyx, Inc. | Phase change memory latch |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228318A (ja) * | 1988-03-09 | 1989-09-12 | Sanyo Electric Co Ltd | 出力バッファ回路 |
| US4880997A (en) * | 1988-08-18 | 1989-11-14 | Ncr Corporation | Low noise output buffer circuit |
| EP0388175B1 (en) * | 1989-03-15 | 1995-11-02 | Matsushita Electronics Corporation | Semiconductor memory device |
-
1993
- 1993-04-09 KR KR1019930005953A patent/KR960001790B1/ko not_active IP Right Cessation
-
1994
- 1994-04-06 US US08/223,638 patent/US5406528A/en not_active Expired - Lifetime
- 1994-04-11 JP JP6072257A patent/JP2912543B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940025172A (ko) | 1994-11-19 |
| KR960001790B1 (ko) | 1996-02-05 |
| JPH06350426A (ja) | 1994-12-22 |
| US5406528A (en) | 1995-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5532620A (en) | Input buffer circuit capable of corresponding to variation of operating voltage in semiconductor integrated circuit | |
| US4614882A (en) | Bus transceiver including compensation circuit for variations in electrical characteristics of components | |
| US6717448B2 (en) | Data output method and data output circuit for applying reduced precharge level | |
| JPH088715A (ja) | データ出力バッファ | |
| US5682115A (en) | Active pull-up voltage spike reducer | |
| JPH07212213A (ja) | 低電力出力バッファ | |
| US5369316A (en) | Advanced output buffer with reduced voltage swing at output terminal | |
| US5361003A (en) | Adjustable buffer driver | |
| JP2868990B2 (ja) | データ出力バッファー | |
| JPH066195A (ja) | 出力ドライバ回路 | |
| EP0639000A2 (en) | Flip-flop type amplifier circuit | |
| EP1014581A1 (en) | Adjustable strength driver circuit and method of adjustment | |
| KR100298182B1 (ko) | 반도체메모리소자의출력버퍼 | |
| US7142016B2 (en) | Input buffer of differential amplification type in semiconductor device | |
| US5751160A (en) | Output buffer with improved operational speed and transitional current | |
| US6972601B2 (en) | Sense amplifier having synchronous reset or asynchronous reset capability | |
| JP2912543B2 (ja) | データ出力バッファ | |
| JP2983157B2 (ja) | データ出力バッファ | |
| US6664810B1 (en) | Multi-level programmable voltage control and output buffer with selectable operating voltage | |
| US5682117A (en) | Half power supply voltage generating circuit in a semiconductor memory device | |
| KR100223849B1 (ko) | 반도체 메모리장치 | |
| KR100500927B1 (ko) | 반도체소자의 출력버퍼 | |
| US5420533A (en) | Pull-down circuit for wide voltage operation | |
| JP2690212B2 (ja) | 半導体メモリ装置用電流検出型データバス増幅器 | |
| JP3024036B2 (ja) | 半導体記憶装置の出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120409 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |