JP2901848B2 - ベクトル相関検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画像の圧縮の際に動
き検出を行うためのベクトル相関検出回路の改良に関
し、詳述すると、現フレームにおいて注目している画像
のある一領域が前フレームの画像のどの領域と最も類似
しているかを検出する回路に関するものである。

【０００２】

【従来の技術】先ず、動画像データの記憶処理について
説明する。

【０００３】図６は動画像データの一例を示す。１画面
（即ち、１フレーム）は720 ×480画素から成り、これ
を１秒間に３０フレーム表示することにより、動きのあ
る画像を実現する。１画素は８ビットから成り、その部
分の明るさを示す。画像データは前記のような構成を取
るため、例えば１０分間の画像データを記録するには、 10×60×30×720 ×480 ×8 ＝49,766,400,000 bit もの記憶容量が必要になる。

【０００４】このように画像データは膨大なデータ量と
なるため、データの転送、蓄積、編集等に時間とハード
ウェア量等にコストを要する。この問題を解決するため
に、画像データの圧縮を行い、時間とコストとの効率化
を図る。

【０００５】画像データ圧縮の一例を図７ないし図９に
示す。これ等の図に示すものはフレーム間の相関を利用
した圧縮方法である。図７に示すように、隣接するフレ
ームの画像が類似していることを利用し、隣接フレーム
間の画像データの差分を抽出し、データ量を削減する。

【０００６】更に、圧縮率を高めるために、注目画像領
域に最も類似した画像領域を探索すること、即ち動き検
出を行う。この動き検出は、通常、マクロブロック単位
で行う。マクロブロックとは、図８（ａ）に示すように
フレームを微小区間に分けたものであって、普通１６×
１６画素より成る。ここで、動き検出は、同図（ｂ）に
示すように、あるマクロブロックの前フレームとの差分
を取る際、マクロブロックの近傍で、より差分の値が小
さくなるブロックを探し、より小さな差分データを得よ
うとするものである。マクロブロック近傍の探索対象領
域は、普通４８×４８画素程度である。

【０００７】前記の動き検出は、例えば以下のようにし
て行う。即ち、画像領域を画素数分の成分を持つベクト
ルと考え、画像領域同志の相関を２個のベクトルの相関
と考える。これら２個のベクトルの相関の程度を測るの
に、１マクロブロックにつき、（数１）に示す尺度Ｓを
用い、Ｓ値が最も小さい画像領域を最も類似している領
域と判定する。

【０００８】

【数１】 Ｘ：圧縮対象フレームのマクロブロック内データ Ｙ：前フレームのマクロブロック内データ Ｘi ：データＸのi 番目の成分 Ｙi ：データＹのi 番目の成分 このように動き検出を行うことにより、図９に示すよう
に差分データを更に小さくすることができる。

【０００９】ここで、前記の演算を探索領域の範囲内で
３２×３２＝１０２４回繰り返すのである。これを全て
のマクロブロックで行うよう４５×３０＝１３５０回行
って、１フレーム分の処理が終了する。１０分間の画像
データを処理するには、10×60×30×1350＝24,300,000
回もの演算が必要である。

【００１０】このように動き検出には膨大な演算量が繰
り返し必要であり、膨大な処理時間を必要とする。従っ
て、演算処理の時間を削減するため、基本的な演算器の
処理速度の向上が少しでも望まれる。

【００１１】一方、演算処理の向上のため、演算器を並
列に動作させることが考えられるが、この場合は、膨大
な量の演算器を並べる必要があるため、全体のハードウ
ェア面積が増大する欠点が生じる。基本的な演算器のハ
ードウェア量を削減することは、たとえそれが僅かで
も、画像処理システム全体から見ると、非常に効果的で
あるので、演算器のハードウェア面積の削減が要求され
る。

【００１２】図１０に動き検出を用いた予測器の概要を
示す。同図において５１は現フレーム、５２は現フレー
ム５１中の注目する画像領域、５３は前フレーム、５４
は前フレーム５３中の探索対象領域、５５は探索対象領
域５４の中で注目画像領域５２と最も類似する画像領域
である。前述の通り、動き検出を用いた予測は、先ず注
目する画像領域５２に対し前フレーム５３のどの領域と
最も類似しているかを探す。普通、この探索は注目する
画像領域５２に対応する位置の周辺の画像領域５４が対
象となる。次に、最も類似している領域５５が決定され
た後、探索対象領域５４と注目する画像領域５２との差
分を差分演算器５６で計算し、この差分データに対して
符号化器５７で直交変換等を行って符号化を行う。

【００１３】従来では、前記（数１）でＳを計算するの
に、Ｘi とＹi の絶対値をi 毎に計算していた。従来例
として図１１と図１２に示す方法を説明する。

【００１４】先ず、図１１の従来のベクトル相関検出回
路(1) について説明する。同図において６１と６２は２
組のＮ次元ベクトルデータ（Ｘ1 ，Ｘ2 ，…，ＸN ）、
（Ｙ1 ，Ｙ2 ，…，ＹN ）の対応する成分データＸi と
Ｙi 、６３と６４は減算器、６５はマルチプレクサ、６
６は累算器である。図１１の方法は先ず、２個のＮ次元
ベクトルデータ（Ｘ1 ，Ｘ2 ，…，ＸN ）、（Ｙ1 ，Ｙ
2 ，…，ＹN ）の対応する成分データＸi ６１とＹi ６
２に対して減算器６３でＸi −Ｙi の計算を行い、減算
器６４でＹi −Ｘi の計算を行う。これら２個の減算結
果の正の値の方をマルチプレクサ６５で選択して｜Ｘi
−Ｙi ｜の値を得て、これを累算器６６によりi が増加
するに従い順に累算する。

【００１５】次に、図１２の従来のベクトル相関検出回
路(2) について説明する。同図において、７１と７２は
前述と同様に、２個のＮ次元ベクトルデータ（Ｘ1 ，Ｘ
2 ，…，ＸN ）、（Ｙ1 ，Ｙ2 ，…，ＹN ）の対応する
成分データＸi とＹi 、７３は減算器、７４はビット反
転回路、７５は加算器、７６はマルチプレクサ、７７は
累算器である。図１２の相関検出回路は、２組のＮ次元
ベクトルデータ（Ｘ1，Ｘ2 ，…，ＸN ）、（Ｙ1 ，Ｙ2
，…，ＹN ）の入力データＸi ７１とＹi ７２に対し
て減算器７３でＸi −Ｙi の計算を行い、Ｘi −Ｙi の
減算結果が正の場合はＸi −Ｙi をそのまま出力し、Ｘ
i −Ｙi の減算結果が負の場合は（数２）に示す２の補
数表現のための演算処理を行う。

【００１６】

【数２】｜Ｘi −Ｙi ｜＝＾（Ｘi −Ｙi ）＋１ 即ち、Ｘi −Ｙi をビット反転回路７４によりビットを
反転した後、加算器７５により１を加算して＾（Ｘi −
Ｙi ）＋１のデータを出力する（ここで＾はビット反転
を表す）。このようにして｜Ｘi −Ｙi ｜の値を得て、
これを累算器７７によりi が増加するに従い順に累算す
る。

【００１７】図１３に他の従来例のベクトル相関検出回
路(3) を示す。同図において、８１及び８２は２個のＮ
次元ベクトルデータ（Ｘ1 ，Ｘ2 ，…，ＸN ）と（Ｙ1
，Ｙ2 ，…，ＹN ）、８３は減算器、８４は減算器８
３によって得られた減算結果のビットを反転するビット
反転回路、８５は減算結果そのもの、又は減算結果をビ
ット反転回路８４に通した結果を選択するマルチプレク
サ、８６は減算器８３によって得られた減算結果が負の
場合の数を数えるカウンタ、８７は累算器、８８は加算
器である。

【００１８】このベクトル相関検出回路(3) では、２個
のＮ次元ベクトルデータ（Ｘ1 ，Ｘ2 ，…，ＸN ）８
１、（Ｙ1 ，Ｙ2 ，…，ＹN ）８２に対して各成分毎に
減算器８３により（Ｘi −Ｙi ）の減算を行う。マルチ
プレクサ８５によりこの減算結果の正の場合にはそのま
まのデータ（Ｘi −Ｙi ）を選択し、（Ｘi −Ｙi ）の
減算結果が負の場合にはビット反転データ＾（Ｘi −Ｙ
i ）を選択してＮ個のデータを得る。また（Ｘi −Ｙi
）の減算結果が負の場合の数をカウンタ８６により数
える。これらのＮ個のデータとカウンタ８６の内容を加
算器８７により加算し、ベクトルの相関値を得る。

【００１９】この演算の原理は｜Ｘi −Ｙi ｜の演算で
（Ｘi −Ｙi ）の値が負の場合には ｜Ｘi −Ｙi ｜＝＾（Ｘi −Ｙi ）＋１ であるが、この式の右辺の最後の項の＋１をカウンタ８
６に蓄えておき、全体の加算結果にまとめて加えるとい
うものである。

【００２０】

【発明が解決しようとする課題】しかしながら、上記の
図１１に示したベクトル相関検出回路の場合では１個の
絶対値演算を求めるのに２個の減算器を必要とし、多く
の素子数を必要としてしまう。また、図１２に示したベ
クトル相関検出回路の場合では１を加算する段階で最下
位から最上位までの桁上げがあり、個々の絶対値演算に
要する演算時間が多くなる。更に、図１３に示した従来
例では、カウンタ及び加算器を必要とし、その分、素子
数が多くなると共に、カウンタの値を加算器に加算する
処理時間分だけ、演算時間が長くなる欠点を有する。

【００２１】本発明はかかる点に鑑み、その目的は、前
記のような演算速度を速くする要求が強いベクトル相関
検出回路において、素子数の削減を図り且つ演算時間の
少ないベクトル相関検出回路を提供することにある。

【００２２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明では、減算器の結果が負の場合にその減算デ
ータの反転データに１を加算する操作を、累算器で減算
結果を累算する際に同時に行うことにより、カウンタや
加算器を不要にして素子数を減らすと共に、演算速度を
速める構成とする。

【００２３】即ち、請求項１記載の発明の具体的な構成
は、２組のＮ次元ベクトルデータ（Ｘ1 ，Ｘ2 ，…，Ｘ
N ）、（Ｙ1 ，Ｙ2 ，…，ＹN ）に対して、対応する成
分毎に（Ｘi −Ｙi ）の減算を行なう２入力の減算器
と、前記減算器の減算結果が正の場合にはその減算結果
（Ｘi −Ｙi ）を選択する一方、前記減算結果（Ｘ i
−Ｙi ）が負の場合にはその減算結果のビットを反転
し、そのビット反転データ＾（Ｘi −Ｙi ）を選択し
て、Ｎ個のデータを得る排他的論理和回路と、前記減算
器の各減算結果の最上位ビットの値と前記排他的論理和
回路により得られたＮ個のデータの内容との総和を求め
る累算器とを設けて、ベクトル相関値を計算する構成で
ある。

【００２４】更に、請求項２記載の発明では、前記請求
項１記載の発明の排他的論理和回路のビット反転機能と
選択機能とを分け、減算器により得られる各減算結果の
ビットを反転するビット反転回路と、減算器の減算結果
が正の場合にはその減算結果を選択し、前記減算結果が
負の場合にはその減算結果を前記ビット反転回路により
得られるビット反転データを選択して、Ｎ個のデータを
得る選択手段とにより構成したものである。

【００２５】

【作用】以上の構成により、請求項１及び請求項２記載
の発明では、減算器は１個で済むと共に、減算器の結果
が負の場合にその減算データの反転データに１を加算す
る操作は、累算器で減算結果を累算する際に同時に行う
ことで済むので、素子数が少なく、しかも演算時間の少
ないベクトル相関検出回路を提供できる。

【００２６】特に、請求項１記載の発明では、減算結果
のビット反転機能と、減算結果の正，負に応じた減算結
果又はそのビット反転データの選択機能とを排他的論理
和回路で構成しているので、より一層に素子数の少ない
ベクトル相関検出回路を提供できる。

【００２７】

【実施例】

（実施例１）次に、図１に本発明の実施例１の一構成を
示すベクトル相関検出回路の構成図を示す。同図におい
て２１及び２２は、２組のＮ次元ベクトルデータ（Ｘ1
，Ｘ2 ，…，ＸN ）、（Ｙ1 ，Ｙ2 ，…，ＹN ）の対
応する成分データＸi とＹi 、２３は前記Ｎ次元ベクト
ルデータの対応する成分毎に減算を行う２入力の減算
器、２６はその減算結果、２７は前記減算器２３の減算
結果２６の最上位ビット、２４は前記減算結果２６とそ
の減算結果２６の最上位ビット２７とを入力とし、減算
結果２６の最上位ビットの値が０であれば減算結果２６
をそのまま出力し、最上位ビットの値が１であれば減算
結果２６のビットを反転して出力する排他的論理和回
路、２５は累算器である。

【００２８】次に、前記構成の動作を説明する。２組の
Ｎ次元ベクトルデータに対して先ず第１の成分Ｘ1 とＹ
1 の減算（Ｘ1 −Ｙ1 ）を減算器２３で行う。この減算
結果（Ｘ1 −Ｙ1 ）２６と減算結果２６の最上位ビット
２７とを排他的論理和回路２４に入力し、減算結果２６
の最上位ビット２７の値が０であれば減算結果２６をそ
のまま出力し、最上位ビット２７の値が１であれば減算
結果２６のビットを反転して出力する。初期値として０
の入った累算器２６でこの出力データと減算結果２６の
最上位ビット２７の値を累算する。

【００２９】ここで排他的論理和回路２４での処理を詳
しく説明する。図２に示すように、排他的論理和回路２
４では、各ビット毎に、減算結果２６の最上位ビット２
７の値と、減算結果２６の各ビットの排他的論理和をと
ることにより、同図（ｂ）にも示すように、減算結果２
６が正の場合は減算結果２６の最上位ビット２７の値が
０となるため、排他的論理和の出力２８は減算結果２６
の各ビットがそのまま出力され、減算結果２６が負の場
合は減算結果２６の最上位ビット２７の値が１となるた
め、排他的論理和の出力２８は減算結果２６の各ビット
が反転されて出力される。

【００３０】次に対象となるデータを第２の成分Ｘ2 と
Ｙ2 に変えて同様の処理を行う。即ち、減算（Ｘ2 −Ｙ
2 ）を減算器２３で行い、この減算結果（Ｘ2 −Ｙ2 ）
２６と減算結果２６の最上位ビット２７とを排他的論理
和回路２４に入力し、減算結果２６の最上位ビット２７
の値が０であれば減算結果２６をそのまま出力し、最上
位ビット２７の値が１であれば減算結果２６のビットを
反転して出力する。この出力データと減算結果２６の最
上位ビット２７の値を累算器２６で累算する。以下同様
の処理を順次添字をインクリメントしながら対象データ
が第Ｎの成分ＸN とＹN となるまで続け（数１）のＳ値
を得る。

【００３１】この演算の原理の詳細を以下に述べる。減
算結果（Ｘi −Ｙi ）の値の最上位ビット２７は、（Ｘ
i −Ｙi ）の値が正の場合には０であり、減算結果（Ｘ
i −Ｙi ）の値が負の場合は１である。このことを利用
し、図３（ａ）に示すように、加算器１０１と加算器の
出力１００を記憶する累算レジスタ１０２よりなる累算
器１６において、この減算結果２６の最上位ビット２７
と排他的論理和回路２４の出力２８を累算する際、同図
（ｂ）に示すように、減算結果２６の最上位ビット２７
を加算器１０１の最下位の桁に合わせ、これと、排他的
論理和回路２４の出力２８と、累算レジスタの値１０３
の３つを加算器１０１で加算することにより、減算結果
（Ｘi −Ｙi ）の値が正の場合にはそのまま減算結果
（Ｘi −Ｙi ）の値が累算され、減算結果（Ｘi −Ｙi
）の値が負の場合には前記（数２）に示す値が累算さ
れるので、（数２）の値を正しく求めることができるの
である。

【００３２】したがって、本実施例においては、減算器
２３を１個設ければよいので、従来の図１１のベクトル
相関検出回路(1) に比べて、素子数を少なくできる。更
に、図１２に示すベクトル相関検出回路(1) のように１
を加算する段階での桁上げがなく、個々の減算及びその
減算結果２６の絶対値演算に要する演算時間を少なくで
きる。しかも、減算器２３の減算結果２６が負の場合に
その減算結果２６の反転データに１を加算する操作は、
累算器２５で減算結果２６を累算する際に同時に行われ
るので、従来の図１３に示すベクトル相関検出回路(3)
に比べて、カウンタや加算器を要さず、素子数を少なく
できる。

【００３３】特に、排他的論理和回路２４は、ビット反
転機能と、減算結果の正，負に応じた減算結果又はその
ビット反転データの選択機能とを併有するので、これ等
の機能を別々の素子で行う場合に比して、素子数を低減
できる効果を奏する。

【００３４】（実施例２）図４に本発明の実施例２の構
成を示すベクトル相関検出回路の構成図を示す。同図に
おいて１１及び１２は２組のＮ次元ベクトルデータ（Ｘ
1 ，Ｘ2 ，…，ＸN ）と（Ｙ1 ，Ｙ2 ，…，ＹN ）の対
応する成分データＸi とＹi 、１３は前記Ｎ次元ベクト
ルデータの対応する成分毎に減算を行う２入力の減算
器、１４は前記減算器１３によって得られた各減算結果
のビットを反転するビット反転回路、１５は前記減算器
１３により得られた減算結果が正の場合にはその減算結
果を選択し、前記減算結果が負の場合にはその減算結果
を前記ビット反転回路１４により得られるビット反転デ
ータを選択してＮ個のデータを得るマルチプレクサより
成る選択手段、１６は累算器、１７は減算結果の最上位
ビット、１８はマルチプレクサの出力データである。

【００３５】前記マルチプレクサ１５の具体的構成は、
図５に示すように、減算器１３及びビット反転回路１４
からの８ビットデータの各ビットが入力される２個１対
のＡＮＤ回路１５１a1，１５１b1、１５１a2，１５１b2
…１５１aN，１５１bNと、前記１対のＡＮＤ回路１５１
a1，１５１b1…からの出力を受けるＮＯＲ回路１５２
ａ、１５２ｂ…１５２N と、前記各ＮＯＲ回路１５２ａ
…の出力を反転するインバータ１５３ａ、１５３ｂ…１
５３N とから成る。

【００３６】次に、前記の構成の動作を説明すると、２
組のＮ次元ベクトルデータに対して先ず第１の成分Ｘ1
とＹ1 の減算（Ｘ1 −Ｙ1 ）を減算器１３で行い、この
減算結果（Ｘ1 −Ｙ1 ）が正の場合にはその減算結果
（Ｘ1 −Ｙ1 ）を選択し、負の場合にはビット反転回路
１４を通した反転データ＾（Ｘ1 −Ｙ1 ）を選択する。
この選択は減算結果の最上位ビット１７を制御信号とし
てマルチプレクサ１５によって行う。初期値として０の
入った累算器１６でこの出力データ１８と減算結果の最
上位ビット１７の値を累算する。

【００３７】次に対象となるデータを第２の成分Ｘ2 と
Ｙ2 に変えて同様の処理を行う。即ち、減算（Ｘ2 −Ｙ
2 ）を減算器１３で行う。この減算結果（Ｘ2 −Ｙ2 ）
が正の場合には（Ｘ2 −Ｙ2 ）を選択し、負の場合には
ビット反転回路を通した反転データ＾（Ｘ2 −Ｙ2 ）を
選択する。この出力データ１８と減算結果の最上位ビッ
ト１７の値を累算器１６で累算する。以下、同様の処理
を順次添字をインクリメントしながら対象データが第Ｎ
の成分ＸN とＹN となるまで続け（数１）のＳ値を得
る。

【００３８】従って、前記実施例１と同様に、従来のベ
クトル相関検出回路(1) 、(2) 及び(3) に比べて、素子
数を少なくできると共に、演算時間を短縮できる効果を
奏する。

【００３９】

【発明の効果】以上述べたように、本発明のベクトル相
関検出回路によれば、減算器の結果が負の場合にその減
算データの反転データに１を加算する操作を、累算器で
減算結果を累算する際に同時に行うようにしたので、従
来のベクトル相関検出回路に比べて、素子数が少なく且
つ演算処理時間の少ないベクトル相関検出回路を提供で
きる。

【００４０】しかも、減算結果のビット反転機能と、減
算結果の正，負に応じた減算結果又はそのビット反転デ
ータの選択機能とを排他的論理和回路で構成すれば、よ
り一層に素子数の少ないベクトル相関検出回路を提供で
きる。

【図面の簡単な説明】

【図１】本発明の実施例１におけるベクトル相関検出回
路の構成図である。

【図２】同実施例におけるベクトル相関検出回路の排他
的論理和回路の説明図である。

【図３】同実施例におけるベクトル相関検出回路の累算
器の説明図である。

【図４】本発明の実施例２におけるベクトル相関検出回
路の構成図である。

【図５】同実施例におけるマルチプレクサの具体的構成
を示す図である。

【図６】動画像データの説明図である。

【図７】隣接フレーム間の画像データの差分を抽出する
説明図である。

【図８】マクロブロックにおいて隣接フレーム間の画像
データの差分を抽出する説明図である。

【図９】動き検出により差分データを少なくできる説明
図である。

【図１０】動き検出を用いた予測器の構成図である。

【図１１】従来のベクトル相関検出回路(1) の構成図で
ある。

【図１２】従来のベクトル相関検出回路(2) の構成図で
ある。

【図１３】従来のベクトル相関検出回路(3) の構成図で
ある。

【符号の説明】

１３，２３ 減算器 １４ ビット反転回路 １５ マルチプレクサ（選択手段） ２４ 排他的論理和回路 ２５，２６ 累算器

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ２組のＮ次元ベクトルデータ（Ｎは自然
   数）に対して対応する成分毎に減算を行なう２入力の減
   算器と、 前記減算器の減算結果が正の場合にはその減算結果を選
   択する一方、前記減算結果が負の場合には前記減算器に
   より得られる各減算結果のビットを反転し、そのビット
   反転データを選択して、Ｎ個のデータを得る排他的論理
   和回路と、 前記減算器の各減算結果の最上位ビットの値と、前記排
   他的論理和回路により得られたＮ個のデータの内容との
   総和を求める累算器とを有し、ベクトル相関値を計算す
   ることを特徴とするベクトル相関検出回路。
2. 【請求項２】 ２組のＮ次元ベクトルデータ（Ｎは自然
   数）に対して対応する成分毎に減算を行なう２入力の減
   算器と、 前記減算器により得られる各減算結果のビットを反転す
   るビット反転回路と、 前記減算器の減算結果が正の場合にはその減算結果を選
   択し、前記減算結果が負の場合にはその減算結果を前記
   ビット反転回路により得られるビット反転データを選択
   して、Ｎ個のデータを得る選択手段と、 前記減算器の各減算結果の最上位ビットの値と、前記選
   択手段により得られたＮ個のデータの内容との総和を求
   める累算器とを有し、ベクトル相関値を計算することを
   特徴とするベクトル相関検出回路。