JP2901463B2 - Addition device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、符号を有する絶対値形
式の３個のデータを加算するための加算装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an adder for adding three data in absolute value format having a sign.
【０００２】[0002]
【従来の技術】符号を有する絶対値形式の３個のデータ
を加算する加算装置は、例えば浮動小数点加算装置の仮
数部の加算装置として使用されている。2. Description of the Related Art An adder for adding three data in the form of an absolute value having a sign is used, for example, as an adder for a mantissa of a floating-point adder.
【０００３】図２はこのような従来の加算装置の一例を
示すブロック図である。FIG. 2 is a block diagram showing an example of such a conventional addition device.
【０００４】図２において、データＡ0 およびＢ0 およ
びＣ0 は、浮動小数点データの符号部と仮数部とである
符号付き絶対値形式データ６の３個のデータである。第
一の２の補数処理回路２０は、データＡ0 およびＢ0 お
よびＣ0 のそれぞれの符号が負であるとき、それぞれの
仮数部の２の補数を生成してそれぞれデータＡおよびＢ
およびＣとして出力する。加算器２３は、仮数部のデー
タＡおよびＢおよびＣを入力してそれらの加算処理を行
う。第二の２の補数処理回路２１は、加算器２３におけ
る加算処理結果が負であるときに２の補数を生成して絶
対値形式のデータとする処理を行い、その結果を仮数部
加算結果８として出力する。符号算出回路２２は、加算
器２３における加算処理結果が正であるとき正とし、負
であるとき負とした符号部加算結果７を出力する。In FIG. 2, data A 0, B 0, and C 0 are three data of signed absolute value format data 6 which is a sign part and a mantissa part of floating-point data. When the sign of each of the data A 0, B 0, and C 0 is negative, the first two's complement processing circuit 20 generates the two's complement of each mantissa to generate the data A and B, respectively.
And C. The adder 23 receives the mantissa data A, B, and C, and performs an addition process on them. The second two's complement processing circuit 21 performs a process of generating a two's complement when the result of the addition in the adder 23 is negative and converting the result into data in the form of an absolute value. Output as The sign calculation circuit 22 outputs a sign part addition result 7 that is positive when the result of the addition processing in the adder 23 is positive and negative when the result of the addition processing is negative.
【０００５】上述のように構成した加算装置は次のよう
に動作する。The adder constructed as described above operates as follows.
【０００６】例えば絶対値形式データ６の３個のデータ
Ａ0 およびＢ0 およびＣ0 のうちデータＡ0 が負である
ときは、第一の２の補数処理回路２０は、データＡ0 の
仮数部の２の補数を生成してそれをデータＡとし、デー
タＢ0 およびＣ0 の仮数部はそのままデータＢおよびＣ
として出力する。データＡおよびＢおよびＣは、加算器
２３において加算される。この加算結果が正の値である
ときは、第二の２の補数処理回路２１はその値をそのま
ま仮数部加算結果８として出力し、加算結果が負の値で
あるときは、２の補数処理回路２１は、２の補数を生成
して仮数部加算結果８として出力する。[0006] For example, when data A 0 of the three data A 0 and B 0 and C 0 of the absolute value format data 6 is negative, the first two's complement processing circuit 20, the mantissa data A 0 The two's complement of the part is generated and used as data A, and the mantissa parts of data B 0 and C 0 remain unchanged as data B and C
Output as Data A, B and C are added in adder 23. When the addition result is a positive value, the second two's complement processing circuit 21 outputs the value as it is as the mantissa part addition result 8, and when the addition result is a negative value, the two's complement processing is performed. The circuit 21 generates a two's complement and outputs the result as a mantissa addition result 8.
【０００７】[0007]
【発明が解決しようとする課題】上述したように、従来
の加算装置は、入力する絶対値形式データが負の値であ
るときは、仮数部の２の補数を生成してそれを負の値と
して加算し、加算結果が負の値となったときは、再び仮
数部の２の補数を生成して絶対値形式とする処理を行っ
ている。このような２の補数を生成する処理は、全ビッ
トを反転してから１を加算しなければならないため、処
理時間およびハードウエアが大きくなるという欠点を有
している。As described above, when the input absolute value data is a negative value, the conventional adder generates a 2's complement number of the mantissa and converts it to a negative value. When the result of the addition becomes a negative value, the process of generating the two's complement number of the mantissa part again and making it into the absolute value format is performed. Such a process of generating a two's complement has the disadvantage that processing time and hardware are increased because all bits must be inverted and then one must be added.
【０００８】[0008]
【課題を解決するための手段】本発明の加算装置は、符
号を有する絶対値形式の３個のデータを入力し前記３個
のデータのうち１個のデータのみが正または負の値であ
るときそのデータの１の補数を生成する第一の反転回路
と、前記第一の反転回路からの３個のデータの加算を行
う第一の加算器と、前記第一の反転回路からの３個のデ
ータを加算して更に１を加算した結果と最終キャリーと
を出力する第二の加算器と、前記第一の加算器の演算結
果の１の補数を生成する第二の反転回路と、前記第一の
加算器および前記第二の加算器および前記第二の反転回
路の出力信号を入力して指定された条件に従ってそれら
のうちの一つをを選択する選択回路と、前記絶対値形式
の３個のデータの正または負の値の数および前記最終キ
ャリーの値から正または負の符号を決定する符号算出回
路とを備えている。An adder according to the present invention inputs three data in the form of an absolute value having a sign, and only one of the three data has a positive or negative value. A first inverting circuit for generating a one's complement of the data, a first adder for adding the three data from the first inverting circuit, and a three inverting circuit from the first inverting circuit. A second adder that outputs a result of adding 1 and further adding 1 and a final carry, a second inverting circuit that generates a one's complement of the operation result of the first adder, A selection circuit that inputs an output signal of the first adder and the second adder and the second inverting circuit and selects one of them according to a designated condition; From the number of positive or negative values of the three data and the value of the last carry, Others and a code calculation circuit for determining a negative sign.
【０００９】すなわち、本発明の加算装置は、符号を有
する絶対値形式の３個のデータを入力し前記３個のデー
タのうち１個のデータのみが正または負の値であるとき
そのデータの１の補数を生成する第一の反転回路と、前
記第一の反転回路からの３個のデータの加算を行う第一
の加算器と、前記第一の反転回路からの３個のデータを
加算して更に１を加算した結果と最終キャリーとを出力
する第二の加算器と、前記第一の加算器の演算結果の１
の補数を生成する第二の反転回路と、前記絶対値形式の
３個のデータのうち１個のデータのみが正または負の値
であって前記最終キャリーが０のときは前記第二の反転
回路の出力を選択し前記３個のデータのうち１個のデー
タのみが正または負の値であって前記最終キャリーが１
のときは前記第一の加算器の出力を選択し前記３個のデ
ータの全てが正または負の値であるときは前記第二の加
算器の出力を選択する選択回路と、前記絶対値形式の３
個のデータのうち２個のデータが正の値であって前記最
終キャリーが１のときは正とし前記絶対値形式の３個の
データのうち２個のデータが正の値であって前記最終キ
ャリーが０のときは負とし前記絶対値形式の３個のデー
タのうち２個のデータが負の値であって前記最終キャリ
ーが１のときは負とし前記絶対値形式の３個のデータの
うち２個のデータが負の値であって前記最終キャリーが
０のときは正とし前記３個のデータの全てが正の値であ
るときは正とし前記３個のデータの全てが負の値である
ときは負とした符号部加算結果を出力する符号算出回路
とを備えている。That is, the adder of the present invention inputs three data in the absolute value format having a sign, and when only one of the three data is a positive or negative value, the data of the data is input. A first inverting circuit for generating a one's complement, a first adder for adding three data from the first inverting circuit, and adding three data from the first inverting circuit And a second adder that outputs a result of adding 1 and a final carry, and 1 of an operation result of the first adder.
And a second inverting circuit for generating a complement of the second inversion when only one of the three data in the absolute value format has a positive or negative value and the final carry is 0. The output of the circuit is selected, and only one of the three data is a positive or negative value and the last carry is 1
A selection circuit that selects the output of the first adder when all of the three data are positive or negative, and selects the output of the second adder when all of the three data are positive or negative. 3
When the last data is 1 and two of the three data in the absolute value format are positive, two of the three data in the absolute value format are positive. When the carry is 0, it is regarded as negative, and when the last carry is 1, two of the three data in the absolute value format are negative and the data is regarded as negative when the last carry is 1. When two of the data are negative values and the final carry is 0, the data is positive. When all of the three data are positive values, the data is positive and all of the three data are negative. And a sign calculation circuit that outputs a sign part addition result that is negative when.
【００１０】[0010]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００１１】図１は本発明の一実施例を示すブロック図
である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【００１２】図１において、データＡ0 およびＢ0 およ
びＣ0 は、浮動小数点データの符号部と仮数部とである
符号付き絶対値形式データ１の３個のデータである。反
転回路１２は、データＡ0 およびＢ0 およびＣ0 のうち
の１個のデータのみが正または負の値であるとき、その
データの仮数部を反転させたデータＡおよびＢおよびＣ
を出力する。第一の加算器１０は、仮数部のデータＡお
よびＢおよびＣを入力してそれらの加算処理を行う。第
二の加算器１１は、仮数部のデータＡおよびＢおよびＣ
を入力してそれらの加算してさらに１を加算した処理結
果と最終キャリーとを出力する。第二の反転回路１５
は、加算器１０の演算結果の１の補数を生成する。選択
回路１３は、データＡ0 およびＢ0 およびＣ0 のうち１
個のデータのみが正または負の値であって、最終キャリ
ーが０のときは第二の反転回路１５の出力を選択し、３
個のデータのうち１個のデータのみが正または負の値で
あって最終キャリーが１のときは第二の加算器１１の出
力を選択し、３個のデータの全てが正または負の値であ
るときは、最終キャリーの値に無関係に第一の加算器１
０の出力を選択して仮数部加算結果３として出力する。
符号算出回路１４は、データＡ0 およびＢ0 およびＣ0
の符号と第二の加算器１１からの最終キャリーとを入力
し、データＡ0 およびＢ0 およびＣ0 のうち２個のデー
タが正の値であって最終キャリーが１のときは正とし、
データＡ0 およびＢ0 およびＣ0 のうち２個のデータが
正の値であって最終キャリーが０のときは負とし、デー
タＡ0 およびＢ0 およびＣ0 のうち２個のデータが負の
値であって最終キャリーが１のときは負とし、データＡ
0 およびＢ0 およびＣ0 のうち２個のデータが負の値で
あって最終キャリーが０のときは正とし、データＡ0 お
よびＢ0 およびＣ0 の全てが正の値であるときは正と
し、データＡ0 およびＢ0 およびＣ0 の全てが負の値で
あるときは負とした符号部加算結果２を出力する。In FIG. 1, data A 0, B 0 and C 0 are three data of signed absolute value format data 1 which is a sign part and a mantissa part of floating point data. When only one of the data A 0, B 0, and C 0 has a positive or negative value, the inversion circuit 12 outputs the data A, B, and C obtained by inverting the mantissa of the data.
Is output. The first adder 10 receives mantissa data A, B, and C and performs an addition process on them. The second adder 11 outputs mantissa data A, B, and C
Are input, and the result of adding them and further adding 1 is output as the final carry. Second inversion circuit 15
Generates the one's complement of the operation result of the adder 10. The selection circuit 13 outputs one of the data A 0, B 0 and C 0
When only the number of data is a positive or negative value and the final carry is 0, the output of the second inverting circuit 15 is selected, and
When only one of the data has a positive or negative value and the final carry is 1, the output of the second adder 11 is selected, and all three data have a positive or negative value. , The first adder 1 is independent of the value of the last carry.
An output of 0 is selected and output as a mantissa addition result 3.
The sign calculation circuit 14 calculates the data A 0, B 0 and C 0
And the last carry from the second adder 11 are input, and when two of the data A 0, B 0, and C 0 are positive values and the last carry is 1, it is determined to be positive,
When two of the data A 0, B 0, and C 0 are positive values and the final carry is 0, the result is negative, and two of the data A 0, B 0, and C 0 are negative. If the value is a value and the last carry is 1, it is negative and data A
If two data out of 0 , B 0 and C 0 are negative values and the final carry is 0, it is positive, and if all data A 0, B 0 and C 0 are positive values, it is positive. When all of the data A 0, B 0, and C 0 are negative values, a negative sign part addition result 2 is output.
【００１３】次に上述のように構成した加算装置の動作
において、データＡ0 およびＢ0 およびＣ0 のうち１個
のデータのみが正または負の値であって最終キャリーが
０のときは第二の反転回路１５の出力が仮数部の加算結
果となり、データＡ0 およびＢ0 およびＣ0 のうち１個
のデータのみが正または負の値であって最終キャリーが
１のときは第二の加算器１１の出力が仮数部の加算結果
となる理由について説明する。Next, in the operation of the adder constructed as described above, when only one of the data A 0, B 0 and C 0 is a positive or negative value and the final carry is 0, the data is output. The output of the second inverting circuit 15 is the result of addition of the mantissa, and when only one of the data A 0, B 0 and C 0 has a positive or negative value and the final carry is 1, the second The reason why the output of the adder 11 is the result of addition of the mantissa will be described.
【００１４】絶対値形式の３個のデータをＡおよびＢお
よびＣとし、データＣのみが負の値であるとすると、If the three data in the absolute value format are A, B, and C, and only data C is a negative value,
【００１５】 [0015]
【００１６】この式から、 Ａ＋Ｂ−Ｃ が負にならな
ければ最終キャリーが存在することがわかる。すなわ
ち、 Ａ＋Ｂ−Ｃ が正のときは 最終キャリー＝１ Ａ＋Ｂ−Ｃ が負のときは 最終キャリー＝０ となる。From this equation, it can be seen that a final carry exists if A + BC is not negative. That is, when A + BC is positive, the final carry = 1 when A + BC is negative.
【００１７】従って、最終キャリーの有無から Ａ＋Ｂ
−Ｃ の値の正負がわかる。Therefore, A + B is determined based on the presence or absence of the final carry.
The sign of -C is found.
【００１８】また、 Ａ＋Ｂ−Ｃ が負の値のとき、絶
対値表現のために２の補数を生成しなければならない。When A + B−C is a negative value, a two's complement must be generated to represent an absolute value.
【００１９】 [0019]
【００２０】この式から、 Ａ＋Ｂ−Ｃ が負の値にな
るとき（最終キャリーが０のとき）は、Ｃをあらかじめ
反転させてから加算器に入力し、その加算結果を反転さ
せればよいことがわかる。From this equation, when A + BC becomes a negative value (when the final carry is 0), it is necessary to invert C beforehand, input it to the adder, and invert the addition result. I understand.
【００２１】次に図１の実施例の動作について説明す
る。Next, the operation of the embodiment shown in FIG. 1 will be described.
【００２２】例えば絶対値形式データ１の３個のデータ
Ａ0 およびＢ0 およびＣ0 のうちデータＡ0 およびＢ0
が負であり、データＣ0 のみが正であるときは、反転回
路１２は、データＣ0 のみの仮数部を反転させたデータ
ＡおよびＢおよびＣを加算器１０および１１に出力す
る。加算器１１は Ａ＋Ｂ＋Ｃ＋１ の加算を行い、加
算器１０は Ａ＋Ｂ＋Ｃ の加算を行う。反転回路１５
は、加算器１０の加算結果を入力してそれを反転した結
果を出力する。加算器１１における加算処理後の最終キ
ャリーの有無によって仮数部の加算結果が正と値になる
かまたは負の値になるかを判断できる。もし最終キャリ
ーがなかった場合は、Ａ0 ＋Ｂ0 ＋Ｃ0は負である。選
択回路１３は、Ａ＋Ｂ＋Ｃ の１の補数である反転回路
１５の出力を選択し、それを仮数部加算結果３として出
力する。符号算出回路１４は、データＣ0 のみが正であ
り、最終キャリーが０であるため、符号を負とした符号
部加算結果２を出力する。[0022] For example, the data A 0 and B 0 of the three data A 0 and B 0 and C 0 of the absolute value format data 1
Is negative and only the data C 0 is positive, the inverting circuit 12 outputs data A, B, and C obtained by inverting the mantissa of only the data C 0 to the adders 10 and 11. The adder 11 performs addition of A + B + C + 1, and the adder 10 performs addition of A + B + C. Inverting circuit 15
Inputs the result of addition of the adder 10 and outputs a result obtained by inverting the result. It is possible to determine whether the result of the addition of the mantissa becomes a positive value or a negative value based on the presence or absence of the final carry after the addition processing in the adder 11. If there was no final carry, A 0 + B 0 + C 0 is negative. The selection circuit 13 selects the output of the inversion circuit 15 which is the one's complement of A + B + C, and outputs it as the mantissa addition result 3. Since only the data C 0 is positive and the final carry is 0, the sign calculating circuit 14 outputs the sign part addition result 2 with the sign being negative.
【００２３】上述の実施例は、浮動小数点加算装置の仮
数部の加算装置として使用される場合の例であるが、他
の絶対値演算の必要な加算装置に使用できることな当然
である。The above-described embodiment is an example in the case where it is used as an adder for a mantissa part of a floating-point adder. However, it is obvious that the present invention can be used for other adders requiring an absolute value operation.
【００２４】[0024]
【発明の効果】以上説明したように、本発明の加算装置
は、符号を有する絶対値形式の３個のデータを入力した
とき、その３個のデータのうち１個のデータのみが正ま
たは負の値であって最終キャリーが０のときは Ａ＋Ｂ
＋Ｃ の加算結果を反転した結果を選択し、３個のデー
タのうち１個のデータのみが正または負の値であって最
終キャリーが１のときは Ａ＋Ｂ＋Ｃ の加算結果を選
択し、３個のデータの全てが正または負の値であるとき
は Ａ＋Ｂ＋Ｃ＋１ の加算結果を選択することによ
り、入力する絶対値形式データが負の値であるときに仮
数部の２の補数を生成してそれを負の値として加算し、
その加算結果が負の値となったとき、再び仮数部の２の
補数を生成して絶対値形式とする処理を行う必要がなく
なるため、処理時間およびハードウエアを削減すること
が可能になるという効果がある。As described above, according to the adder of the present invention, when three data in the absolute value format having a sign are input, only one of the three data is positive or negative. A + B when the final carry is 0
+ C is selected, and if only one of the three data is a positive or negative value and the final carry is 1, the addition result of A + B + C is selected, and When all of the data are positive or negative values, the addition result of A + B + C + 1 is selected, and when the absolute value format data to be input is a negative value, a two's complement of the mantissa is generated and converted to a negative value. And add
When the result of the addition becomes a negative value, it is not necessary to generate the two's complement number of the mantissa part again and to perform the processing of the absolute value form, so that the processing time and hardware can be reduced. effective.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】従来の加算装置の一例を示すブロック図であ
る。FIG. 2 is a block diagram illustrating an example of a conventional addition device.
１・６ 符号付き絶対値形式データ ２・７ 符号部加算結果 ３・８ 仮数部加算結果 １０・１１・２３ 加算器 １２・１５ 反転回路 １３ 選択回路 １４・２２ 符号算出回路 ２０・２１ ２の補数処理回路 1.6 Signed absolute value format data 2.7 Signed part addition result 3.8 Mantissa addition result 10.11.23 Adder 12.15 Inverting circuit 13 Selection circuit 14.22 Sign calculation circuit 20.21 Two's complement Processing circuit
Claims (2)
を入力し前記３個のデータのうち１個のデータのみが正
または負の値であるときそのデータの１の補数を生成す
る第一の反転回路と、前記第一の反転回路からの３個の
データの加算を行う第一の加算器と、前記第一の反転回
路からの３個のデータを加算して更に１を加算した結果
と最終キャリーとを出力する第二の加算器と、前記第一
の加算器の演算結果の１の補数を生成する第二の反転回
路と、前記第一の加算器および前記第二の加算器および
前記第二の反転回路の出力信号を入力して指定された条
件に従ってそれらのうちの一つをを選択する選択回路
と、前記絶対値形式の３個のデータの正または負の値の
数および前記最終キャリーの値から正または負の符号を
決定する符号算出回路とを備えることを特徴とする加算
装置。1. A method for inputting three data in absolute value format having a sign and generating a one's complement of the data when only one of the three data has a positive or negative value. One inverting circuit, a first adder that adds three data from the first inverting circuit, and three data from the first inverting circuit are added, and 1 is further added. A second adder that outputs a result and a final carry, a second inverting circuit that generates a one's complement of the operation result of the first adder, the first adder and the second addition And a selection circuit which receives an output signal of the second inverting circuit and selects one of them according to a designated condition, and a positive or negative value of the three data in the absolute value format. Sign calculation circuit for determining a positive or negative sign from a number and the value of the last carry An addition device comprising:
を入力し前記３個のデータのうち１個のデータのみが正
または負の値であるときそのデータの１の補数を生成す
る第一の反転回路と、前記第一の反転回路からの３個の
データの加算を行う第一の加算器と、前記第一の反転回
路からの３個のデータを加算して更に１を加算した結果
と最終キャリーとを出力する第二の加算器と、前記第一
の加算器の演算結果の１の補数を生成する第二の反転回
路と、前記絶対値形式の３個のデータのうち１個のデー
タのみが正または負の値であって前記最終キャリーが０
のときは前記第二の反転回路の出力を選択し前記３個の
データのうち１個のデータのみが正または負の値であっ
て前記最終キャリーが１のときは前記第一の加算器の出
力を選択し前記３個のデータの全てが正または負の値で
あるときは前記第二の加算器の出力を選択する選択回路
と、前記絶対値形式の３個のデータのうち２個のデータ
が正の値であって前記最終キャリーが１のときは正とし
前記絶対値形式の３個のデータのうち２個のデータが正
の値であって前記最終キャリーが０のときは負とし前記
絶対値形式の３個のデータのうち２個のデータが負の値
であって前記最終キャリーが１のときは負とし前記絶対
値形式の３個のデータのうち２個のデータが負の値であ
って前記最終キャリーが０のときは正とし前記３個のデ
ータの全てが正の値であるときは正とし前記３個のデー
タの全てが負の値であるときは負とした符号部加算結果
を出力する符号算出回路とを備えることを特徴とする加
算装置。2. A method of inputting three data in absolute value format having a sign and generating a one's complement of one of the three data when only one of the three data has a positive or negative value. One inverting circuit, a first adder that adds three data from the first inverting circuit, and three data from the first inverting circuit are added, and 1 is further added. A second adder that outputs a result and a final carry, a second inverting circuit that generates a one's complement of the operation result of the first adder, and one of the three data in the absolute value format. Pieces of data are positive or negative and the last carry is 0
In the case of, the output of the second inverting circuit is selected, and when only one of the three data is a positive or negative value and the final carry is 1, the output of the first adder is selected. A selection circuit for selecting an output and selecting the output of the second adder when all of the three data are positive or negative; and two of the three data in the absolute value format When the data is a positive value and the last carry is 1, it is positive and when two of the three data in the absolute value format are positive and the last carry is 0, it is negative. When two of the three data in the absolute value format are negative values and the final carry is 1, two of the three data in the absolute value format are negative. Value is positive when the final carry is 0, and all three data are positive. Summing device, characterized in that it comprises a code calculation circuit for outputting a code section sum negative, when all the positive the three data is a negative value when it is.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214700A JP2901463B2 (en) | 1993-08-31 | 1993-08-31 | Addition device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214700A JP2901463B2 (en) | 1993-08-31 | 1993-08-31 | Addition device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0764767A JPH0764767A (en) | 1995-03-10 |
| JP2901463B2 true JP2901463B2 (en) | 1999-06-07 |
Family
ID=16660160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214700A Expired - Fee Related JP2901463B2 (en) | 1993-08-31 | 1993-08-31 | Addition device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901463B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5515601B2 (en) * | 2009-10-16 | 2014-06-11 | 富士通株式会社 | Floating point adder |
-
1993
- 1993-08-31 JP JP5214700A patent/JP2901463B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0764767A (en) | 1995-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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