JP2900436B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に電界効果トランジスタの製
造方法、例えばショットキゲート型電界効果トランジス
タいわゆるMES−FET、２次元電子ガスチャネルによる高
電子移動度電界効果トランジスタの製造方法に係わる。The present invention relates to a method for manufacturing a semiconductor device, particularly a field effect transistor, for example, a Schottky gate type field effect transistor, so-called MES-FET, and high electron mobility by a two-dimensional electron gas channel. The present invention relates to a method for manufacturing a field effect transistor.
本発明は半導体装置の製造方法に関し、まず半導体基
体上に所要の幅Ｗを有する絶縁性の第１の材料層および
第１の金属層を順次被着形成する。この第１の材料層の
一側壁から、第１の金属層の上面に跨って、第２の金属
層を、一側壁の方向から斜め方向に被着し、この一側壁
の基部側被着部の厚さの制御によって、上記幅Ｗより小
なる幅WGをもって上記半導体基体上にショットキ接合す
るゲート電極を形成し、その後、少なくとも第１の金属
層の下部の第１の材料層を除去し、このゲート電極上か
らこのゲート電極をマスクとしてソース及びドレイン各
電極材料を上記一側壁の方向とは逆の方向から、斜め方
向に被着し、上記一側壁側をソース電極とし、反対側を
ドレイン電極としてセルフアラインによって形成するこ
とにより、ゲート電極の短ゲート長化と共にゲート抵抗
及びソース抵抗の低減化をはかり、低雑音高周波化をは
かるものである。The present invention relates to a method for manufacturing a semiconductor device. First, an insulating first material layer and a first metal layer having a required width W are sequentially formed on a semiconductor substrate. A second metal layer is applied obliquely from one sidewall to the upper surface of the first metal layer from one sidewall of the first material layer. by controlling the thickness, with a small consisting width W G than the width W to a gate electrode of a Schottky junction on the semiconductor substrate, then removing the first material layer of the bottom of at least the first metal layer Using the gate electrode as a mask, source and drain electrode materials are obliquely applied from above the gate electrode in a direction opposite to the direction of the one side wall, the one side wall as a source electrode, and the opposite side as the source electrode. By forming the drain electrode by self-alignment, the gate length of the gate electrode can be shortened, the gate resistance and the source resistance can be reduced, and low noise and high frequency can be achieved.
近年超高周波回路への応用を目指して、低雑音かつ高
利得な半導体装置、或いはそのモノリシック集積回路の
研究開発が活発化している。In recent years, research and development of a low-noise and high-gain semiconductor device or a monolithic integrated circuit thereof has been activated with the aim of application to an ultra-high frequency circuit.
マイクロ波応用としては、すでにGaAs系のMES−FET、
或いは同様のショットキゲート型の２次元電子ガスチャ
ネルによる高電子移動度電界効果トランジスタなどの半
導体装置の実用化が進められている。For microwave applications, GaAs-based MES-FETs,
Alternatively, a semiconductor device such as a high electron mobility field effect transistor using a similar Schottky gate type two-dimensional electron gas channel has been put into practical use.
これらトランジスタの高周波特性、例えばこの場合遮
断周波数fTや最大周波数fmax等の高周波特性の向上をは
かるために、益々短ゲート長化が要望されている。High-frequency characteristics of these transistors, for example, in order to improve the high frequency characteristics, such as in this case the cut-off frequency f T and maximum frequency f max, increasingly short gate length of is desired.
一方高周波トランジスタの性能を示す重要な指数の１
つに最小雑音指数NFminがある。NFminはゲートソース間
容量Cgsや、ソース抵抗Rs、ゲート抵抗Rg等の増加に伴
って増大するので、このNFminに対して、ゲート抵抗R
g、ソース抵抗Rs及びゲート・ソース間容量Cgsは重要な
パラメータとなる。On the other hand, one of the important indexes indicating the performance of the high-frequency transistor is 1
One has a minimum noise figure N Fmin . N Fmin is or gate-source capacitance Cgs, the source resistance Rs, since increases with increasing such as a gate resistor Rg, for this N Fmin, gate resistor R
g, source resistance Rs, and gate-source capacitance Cgs are important parameters.
ところが、上述したように高周波特性の向上のために
短ゲート長化をはかると、その金属ゲート電極が細くな
ることによって、付随的にゲート抵抗Rgが増加する。従
って高周波特性例えばfT、fmaxの向上と最小雑音指数N
Fminの低減化との関係は相容れないものとなっている。However, as described above, when the gate length is reduced to improve the high-frequency characteristics, the metal gate electrode becomes thinner, and the gate resistance Rg increases accompanyingly. Therefore, improvement of high frequency characteristics such as f T and f max and minimum noise figure N
The relationship with the reduction of Fmin is incompatible.
このような不都合を回避する方法として、金属ゲート
電極の断面形状を、ショットキゲートを形成する接触部
すなわち半導体基体との接触部においては、これを狭隘
化して短ゲート長化をはかるものの、これより上層の部
分は断面の形をほぼＴ字型のゲート電極構造とすること
が試みられている。As a method of avoiding such inconvenience, the cross-sectional shape of the metal gate electrode is reduced in the contact portion forming the Schottky gate, that is, in the contact portion with the semiconductor substrate, in order to shorten the gate length. Attempts have been made to make the upper layer a gate electrode structure having a substantially T-shaped cross section.
この断面Ｔ字型ゲート電極構造を得る方法としては、
例えば第１のパターン露光によるフォトリソグラフィに
よって短ゲート長電極を形成して後、さらに金属蒸着を
行って第２のフォトリソグラフィ工程によって所望の形
状に形成し、全体として断面ほぼＴ字型の金属ゲート電
極を得るようにする方法がある。第２図は、このように
してゲート抵抗低減化をはかった、Ｔ字型断面のゲート
電極を有する半導体装置製造過程の略線的拡大断面図で
ある。（21）はサブストレイト、（22）はチャネル形成
層、（23）はＴ字型ゲート電極、（24）はソース電極、
（25）はドレイン電極である。ここでゲート電極（23）
の下部は幅狭で短ゲート長化され、かつ上部は比較的幅
広とされて断面積が大きくゲート抵抗Rgの低減化がはか
られている。As a method of obtaining this cross-sectional T-shaped gate electrode structure,
For example, after forming a short gate long electrode by photolithography by the first pattern exposure, metal deposition is further performed to form a desired shape by a second photolithography process, and a metal gate having a substantially T-shaped cross section as a whole. There is a method to obtain an electrode. FIG. 2 is a schematic enlarged cross-sectional view of a process of manufacturing a semiconductor device having a T-shaped cross-sectional gate electrode in which the gate resistance has been reduced in this manner. (21) is a substrate, (22) is a channel forming layer, (23) is a T-shaped gate electrode, (24) is a source electrode,
(25) is a drain electrode. Where the gate electrode (23)
The lower portion is narrower and has a shorter gate length, and the upper portion is relatively wide and has a large cross-sectional area to reduce the gate resistance Rg.
ところが、さらに最小雑音指数NFminを下げるために
は、ソース抵抗Rs及びソース・ゲート間容量Cgsの低減
化をもはかる必要がある。ソース抵抗Rsの抵減化のため
には、上述したＴ字型断面のゲート電極（23）の下部
と、ソース電極（24）との距離Lgsの縮小が必要である
が、このＴ字型ゲート電極（23）をソース電極（24）側
に近づけると、Ｔ字型ゲート電極のソース側角部（26）
と、ソース電極肩部（27）が近づいて、ゲート・ソース
間容量Cgsが増大し、結果的に最小雑音指数NFminの低減
化をはかれないという欠点があった。However, in order to further reduce the minimum noise figure NFmin , it is necessary to reduce the source resistance Rs and the source-gate capacitance Cgs. In order to reduce the source resistance Rs, it is necessary to reduce the distance Lgs between the lower part of the gate electrode (23) having the T-shaped cross-section and the source electrode (24). When the electrode (23) is brought closer to the source electrode (24), the source-side corner of the T-shaped gate electrode (26)
When, approaching the source electrode shoulder (27), it increases the gate-source capacitance Cgs is, there is a disadvantage that consequently Hakare a reduction of the minimum noise figure N Fmin.
本発明においては、上述した諸問題を解決し、ゲート
電極の短ゲート長化及びゲート抵抗の低減化をはかり、
さらにソース抵抗及びゲート・ソース間容量の低減化を
はかって、低雑音高周波化をはかるものである。In the present invention, the above-described problems are solved, and the gate length of the gate electrode is reduced and the gate resistance is reduced.
Further, the source resistance and the capacitance between the gate and the source are reduced to achieve low noise and high frequency.
本発明は例えば第１図Ａに示すように、半導体基板
（12）上に所要の幅Ｗを有する絶縁性の第１の材料層
（３）及び第１の金属層（４）を被着形成する。第１図
Ｅに示すように、第１の材料層（３）の一側壁（3a）及
び第１の金属層（４）の一側壁（4a）から第１の金属層
（４）の上面（4b）に跨って第２の金属層（８）を、一
側壁の方向から斜め方向に被着し、この金属層（８）の
ゲート形成部（8a）の厚さの制御によって、上記幅Ｗよ
り小なる幅WGをもって半導体基体（12）上に接合するゲ
ート電極を形成し、その後、少なくとも第１の金属層
（４）の下部の第１の材料層（３）を除去し、次に第１
図Ｇに示すように、ゲート電極（48）上からこれをマス
クとしてソース及びドレイン各電極材料（10）及び（1
1）を上記一側壁の方向とは逆の方向から、斜め方向に
被着し、上記一側壁側をソース電極として、反対側をド
レイン電極としてセルフアラインによって形成する。According to the present invention, for example, as shown in FIG. 1A, an insulating first material layer (3) and a first metal layer (4) having a required width W are formed on a semiconductor substrate (12). I do. As shown in FIG. 1E, the upper surface (1a) of the first metal layer (4) extends from one side wall (3a) of the first material layer (3) and one side wall (4a) of the first metal layer (4). 4b), a second metal layer (8) is applied obliquely from the direction of one side wall, and the width W is controlled by controlling the thickness of the gate forming portion (8a) of the metal layer (8). more with small consisting width W G to form a gate electrode to be bonded onto the semiconductor substrate (12), then removed at least a first material layer of the lower portion of the first metal layer (4) (3), then First
As shown in FIG. G, using the gate electrode (48) as a mask, the source and drain electrode materials (10) and (1)
1) is obliquely applied from a direction opposite to the direction of the one side wall, and is formed by self-alignment with the one side wall as a source electrode and the opposite side as a drain electrode.
上述の本発明方法によれば、第１図Ｅに示すように、
第１の材料層（３）の側壁（3a）から上面に跨って形成
された第２及び第１の金属層（８）及び（４）によっ
て、最終的に第１図Ｇに示すように全体として断面ほぼ
Γ字型の金属ゲート電極（48）が形成される。すなわち
このゲート電極（48）はそのゲート形成部（8a）が充分
小さい幅WGとされて充分短ゲート長化をはかることがで
き、一方上方においては、幅WGより充分大なる幅WMとす
ることができ、これによってゲート抵抗の低減化をはか
ることができる。さらにゲート電極（48）を断面Γ字型
として、その上方幅広部がドレイン側に向けられるよう
にしたので、セルフアラインによって形成されたソース
及びドレイン電極（10）及び（11）において、ゲート形
成部（8a）とソース電極（10）との距離がゲート形成部
（8a）とドレイン電極（11）との距離より充分小となる
ことによって、ソース抵抗を小とするにもかかわらず、
ゲート・ソース間容量Cgsの増加を回避でき、高周波特
性の向上と共に、一層の低雑音化をはかることができ
る。さらに、ゲート電極（48）のゲート形成部（8a）と
ドレイン電極（11）との距離の増大に伴い、ゲート・ド
レイン間の耐圧向上をはかることができる。According to the method of the present invention described above, as shown in FIG.
By the second and first metal layers (8) and (4) formed from the side wall (3a) of the first material layer (3) to the upper surface, finally, as shown in FIG. A metal gate electrode (48) having a substantially U-shaped cross section is formed. That gate electrode (48) may achieve its gate forming portion (8a) is that a sufficiently small width W G sufficiently short gate length of, while in the upper, width W M made sufficiently large than the width W G , Thereby reducing the gate resistance. Further, since the gate electrode (48) has a U-shaped cross section and the upper wide portion is directed to the drain side, the source and drain electrodes (10) and (11) formed by self-alignment have a gate forming portion. Although the distance between (8a) and the source electrode (10) is sufficiently smaller than the distance between the gate forming portion (8a) and the drain electrode (11), the source resistance is small.
The increase in the gate-source capacitance Cgs can be avoided, and the high-frequency characteristics can be improved and the noise can be further reduced. Further, as the distance between the gate forming portion (8a) of the gate electrode (48) and the drain electrode (11) increases, the breakdown voltage between the gate and the drain can be improved.
またその製造方法においては、本発明によれば第１の
金属層（４）を基準にしてゲート電極（48）の形成を行
うので、第１の金属層（４）を形成するにあたってフォ
トリソグラフィの適用、すなわちパターン露光を行うの
みで良く、その後においては複数のパターン露光が不要
となる。したがってパターン露光相互のマスク合わせの
問題が解決されることによって作業能率の向上がはから
れる。In the manufacturing method, according to the present invention, since the gate electrode (48) is formed with reference to the first metal layer (4), photolithography is performed when forming the first metal layer (4). It is only necessary to apply, that is, perform pattern exposure, and thereafter, a plurality of pattern exposures become unnecessary. Therefore, the work efficiency can be improved by solving the problem of mask alignment between pattern exposures.
以下、各工程の略線的断面図を示した第１図を参照し
て本発明製造方法によってｎチャネルショットキゲート
型電界効果トランジスタを得る場合の一例を詳細に説明
する。Hereinafter, an example in which an n-channel Schottky gate type field effect transistor is obtained by the manufacturing method of the present invention will be described in detail with reference to FIG. 1 showing a schematic sectional view of each step.
この例においては半導体基体（12）は、半絶縁性GaAs
サブストレイト（１）上に、第１導電型例えばｎ型のチ
ャネル形成層例えば低不純物濃度のGaAs層（２）をCVD
法（化学的気相成長法:Chemical Vapor Deposition）等
によりエピタキシャル成長させて構成されて成る。In this example, the semiconductor substrate (12) is semi-insulating GaAs.
On the substrate (1), a first conductive type, for example, an n-type channel forming layer, for example, a low impurity concentration GaAs layer (2) is formed by CVD.
It is formed by epitaxial growth by a method (Chemical Vapor Deposition) or the like.
第１図Ａに示すように，半導体基体（12）上にすなわ
ちチャネル形成層（２）上に第１の材料層（３）例えば
SiN等の絶縁層をCVD法等により被着形成し、さらにこの
SiN材料層（３）の上に第１の金属層（４）例えばAu層
を蒸着、スパッタ法等により被着形成する。次にAu層
（４）の上にフォトレジスト層を塗布、パターン露光、
現像処理を施した後イオンビームミリング法等の、基体
（12）の主面に対して垂直方向の異方性エッチングによ
り所要の幅Ｗの層に形成し、さらにこのAu層（４）をマ
スクとしてSiN層（３）をRIE法（反応性イオンエッチン
グ:Reactive Ion Etching）等の、同様に基体（12）の
主面に対して垂直方向の異方性エッチングにより幅Ｗの
層に形成し、このSiN材料層（３）及びAu層（４）によ
り成る例えば第１図Ａにおいて紙面と直交する方向に延
びる帯状パターンの層を形成する。As shown in FIG. 1A, a first material layer (3) is formed on a semiconductor substrate (12), that is, on a channel forming layer (2).
An insulating layer such as SiN is deposited by CVD or the like, and
A first metal layer (4), for example, an Au layer is deposited on the SiN material layer (3) by vapor deposition, sputtering, or the like. Next, a photoresist layer is applied on the Au layer (4), pattern exposure is performed,
After the development process, a layer having a required width W is formed by anisotropic etching in a direction perpendicular to the main surface of the substrate (12) by an ion beam milling method or the like, and the Au layer (4) is masked. Similarly, a SiN layer (3) is formed into a layer having a width W by anisotropic etching in a direction perpendicular to the main surface of the substrate (12), such as RIE (Reactive Ion Etching). For example, a layer of a strip pattern extending in a direction perpendicular to the sheet of FIG. 1A is formed by the SiN material layer (3) and the Au layer (4).
次に第１図Ｂに示すように、半導体基体（12）すなわ
ちチャネル形成層（２）上とSiN材料層（３）及びAu金
属層（４）の側壁を含んで全面的に、SiN材料層（３）
とは異なるエッチング性を有する第２の材料層（５）、
例えばSiO2絶縁層をCVD法等により被着形成し、さらに
このSiO2層（５）の上に、第２の材料層（５）すなわち
SiO2とは異なるエッチング性を有する第３の材料層
（６）、例えばSiN層をCVD法等により被着形成する。続
いて比較的粘度の低いフォトレジストを全面的に塗布し
て後平坦化処理を施して、全面的に例えばO2プラズマエ
ッチングによるいわゆるエッチバックを行って、第３の
材料層（６）が表面に露出した時点でそのエッチングを
停止することにより、第３の材料層（６）の上面とその
上面がほぼ一致するレジスト（７）を形成する。Next, as shown in FIG. 1B, the SiN material layer is entirely formed on the semiconductor substrate (12), that is, the channel forming layer (2) and the sidewalls of the SiN material layer (3) and the Au metal layer (4). (3)
A second material layer (5) having an etching property different from that of
For example, an SiO 2 insulating layer is formed by CVD or the like, and a second material layer (5), ie, a second material layer (5) is formed on the SiO 2 layer (5).
A third material layer (6) having an etching property different from that of SiO 2 , for example, a SiN layer is formed by CVD or the like. Subsequently, a relatively low-viscosity photoresist is applied over the entire surface, followed by a flattening process, and a so-called etch-back is performed over the entire surface by, for example, O 2 plasma etching, so that the third material layer (6) is exposed to the surface. By stopping the etching at the time when the resist is exposed, a resist (7) whose upper surface almost coincides with the upper surface of the third material layer (6) is formed.
次に第１図Ｃに示すように、このレジスト（７）をエ
ッチングマスクとして第３のSiN材料層（６）を、例え
ばRIE法により基体（12）に対して垂直に異方性エッチ
ングを行う。すなわちレジスト（７）の下のSiN材料層
（６）を残す。Next, as shown in FIG. 1C, using the resist (7) as an etching mask, the third SiN material layer (6) is subjected to anisotropic etching perpendicular to the substrate (12) by, eg, RIE. . That is, the SiN material layer (6) under the resist (7) is left.
次に第１図Ｄに示すように、外部に露呈した第２のSi
O2材料層（６）を例えばHF/H2Oなどの異方性エッチング
により除去すると共に、第３の材料層（６）の縁部下に
一部入り込むエッチングを行って第３の材料層（６）の
縁部下に所要の幅WCを有する空洞部（5a）を生じさせ
る。Next, as shown in FIG. 1D, the second Si
The O 2 material layer (6) is removed by anisotropic etching such as HF / H 2 O, and etching is performed so as to partially penetrate below the edge of the third material layer (6) to perform the third material layer (6). cavity having a required width W C the edge subordinates 6) causing (5a).
次に第１図Ｅに示すように、第１の材料層（３）及び
第１の金属層（４）の一側壁（3a）及び（4a）から第１
の金属層（４）の上面（4b）に跨るように、チャネル形
成層（２）に対してショットキ接合を形成し得るショッ
トキ金属の、例えば第１の金属層と同じAuより成る第２
の金属層（８）を、斜め上方から蒸着させる。この時の
蒸着角度は、第１の材料層（３）の側壁（3a）とは反対
側の側壁（3b）と、この側壁（3b）側の半導体基体（1
2）のチャネル形成層（２）上には、Au材料層が蒸着さ
れないような角度で、さらに材料層（３）の側壁（3a）
の基部側では、チャネル形成層（２）に所要の小なる幅
WGをもって直接的に被着されてゲート形成部（8a）が生
じるような角度に選定する。Next, as shown in FIG. 1E, the first material layer (3) and the first metal layer (4) have the first side walls (3a) and (4a).
Of a Schottky metal capable of forming a Schottky junction with the channel forming layer (2) so as to straddle the upper surface (4b) of the first metal layer (4), for example, the second metal made of Au same as the first metal layer.
Is deposited from obliquely above. The deposition angle at this time is determined by the side wall (3b) opposite to the side wall (3a) of the first material layer (3) and the semiconductor substrate (1) on the side wall (3b) side.
On the channel forming layer (2) in (2), the side wall (3a) of the material layer (3) is formed at an angle such that the Au material layer is not deposited.
On the base side, the channel forming layer (2) requires a small width.
With W G is directly applied to select the angle that gate forming portion (8a) occurs.
このようにして所要の幅WGをもってチャネル形成層
（２）に対してショットキ接合を形成し、第１の材料層
（３）の側面から上面に跨って、金属層（４）と（８）
から成る断面Γ字型のゲート電極（48）が形成される。
またこのようにして形成されたゲート電極（48）の上部
は、第１の材料層（３）の幅Ｗと第１の金属層（４）の
側面（4a）上に形成された第２の金属層（８）の厚さと
を加えた幅WMを有し、この幅WMは、WM≫WGとなる。Thus with a required width W G to form a Schottky junction with the channel formation layer (2), across the upper surface from the side surface of the first material layer (3), the metal layer (4) (8)
A gate electrode (48) having a U-shaped cross section is formed.
The upper portion of the gate electrode (48) formed in this manner is formed on the width W of the first material layer (3) and the second side formed on the side surface (4a) of the first metal layer (4). has a width W M plus the thickness of the metal layer (8), the width W M is a W M »W G.
次に第１図Ｆに示すようにそれぞれ等方性エッチング
により第２のSiO2材料層（５）、第１及び第３のSiN材
料層（３）及び（６）を除去し、同時にこのSiN材料層
（６）上に蒸着した第２のAu金属層（８）をリフトオフ
する。この場合、第１の材料層（３）の側面（3a）上の
第２の金属層（８）と第２の材料層（５）との間には空
洞部（5a）が存在していることによってそのリフトオフ
は確実に行われる。Next, as shown in FIG. 1F, the second SiO 2 material layer (5) and the first and third SiN material layers (3) and (6) are removed by isotropic etching, respectively. The second Au metal layer (8) deposited on the material layer (6) is lifted off. In this case, a cavity (5a) exists between the second metal layer (8) and the second material layer (5) on the side surface (3a) of the first material layer (3). This ensures that the lift-off takes place.
次に第１図Ｇに示すように、チャネル形成層に対して
オーミックメタルとなる、例えばAuGeを、第２の金属層
（８）を蒸着した時とは反対側の斜め上の方向より蒸着
し、さらにこれをアロイすることによりソース電極（1
0）及びドレイン電極（11）を形成する。この時の角度
は、ソース電極（10）を形成するに当って、充分ゲート
形成部（8a）に近い位置に形成できるような角度に選択
する。また、ドレイン電極を形成するに当っては、ゲー
ト電極（48）上部との距離を保つように、第１の絶縁層
（３）の厚さより充分薄い厚さに形成する。このように
すればソース電極を形成する側にゲート形成部（8a）を
有する、Γ字型電極のｎチャネルショットキゲート型電
界効果トランジスタを構成することができる。Next, as shown in FIG. 1G, AuGe, for example, which becomes an ohmic metal with respect to the channel forming layer, is vapor-deposited from an obliquely upper direction opposite to the side where the second metal layer (8) is vapor-deposited. , And by alloying it, the source electrode (1
0) and a drain electrode (11) are formed. The angle at this time is selected so that the source electrode (10) can be formed at a position sufficiently close to the gate forming portion (8a) when forming the source electrode (10). In forming the drain electrode, the thickness is made sufficiently smaller than the thickness of the first insulating layer (3) so as to keep the distance from the upper part of the gate electrode (48). In this manner, an n-channel Schottky gate field effect transistor having a Γ-shaped electrode having a gate forming portion (8a) on the side where the source electrode is formed can be formed.
なお上述した例では、ｎチャネルショットキゲート型
電界効果トランジスタに本発明を適用した場合である
が、ｐチャネル形を始めとして２次元電子ガスチャネル
によるいわゆる高電子移動度電界効果トランジスタ等の
各種半導体装置を得る場合に適用することができる。In the above-described example, the present invention is applied to an n-channel Schottky gate type field effect transistor. However, various semiconductor devices such as a so-called high electron mobility field effect transistor using a two-dimensional electron gas channel including a p-channel type. Can be applied to obtain
上述したように本発明によれば、断面ほぼΓ字型のゲ
ート電極（48）のゲート形成部（8a）の幅WGを充分小さ
くできることから短ゲート長化をはかることができ、一
方これより上方においては幅WGより充分大なる幅WMとさ
れていることによって、ゲート抵抗の低減化をはかるこ
とができる。さらにゲート電極（48）を断面Γ字型とし
て、その上方幅広部がドレイン側に向けられるようにし
たので、セルフアラインによってゲート形成部（8a）と
ソース電極（10）との距離を小とすることによって、ソ
ース抵抗を小とするにもかかわらず、ゲート・ソース間
容量Cgsの増加を回避でき、高周波特性の向上と共に、
一層の低雑音化をはかることができる。According to the present invention as described above, it is possible to achieve a short gate length of the ability to sufficiently reduce the width W G of the gate forming part of the cross section substantially Γ-shaped gate electrode (48) (8a), whereas from this by being the width W M made sufficiently large than the width W G is in the upper, it is possible to reduce the gate resistance. Further, since the gate electrode (48) has a cross-sectional shape of a letter "U" and its upper wide portion is directed to the drain side, the distance between the gate forming portion (8a) and the source electrode (10) is reduced by self-alignment. As a result, it is possible to avoid an increase in the gate-source capacitance Cgs despite the fact that the source resistance is small, and to improve the high frequency characteristics and
Further noise reduction can be achieved.
さらにゲート電極（48）のゲート形成部（8a）とドレ
イン電極（11）との距離を大とすることができるため、
ゲートドレイン間の耐圧向上をはかることができる。Further, since the distance between the gate formation portion (8a) of the gate electrode (48) and the drain electrode (11) can be increased,
The breakdown voltage between the gate and the drain can be improved.
またその製造方法においては、本発明によれば第１の
金属層（４）を形成するにあたって、フォトリソグラフ
ィの適用、すなわちパターン露光を行うものの、その後
においてはこれを基準にしてゲート電極（48）の形成を
行うので、複数のパターン露光が不要となり、これによ
ってパターン露光相互のマスク合わせの問題が解決さ
れ、作業性の向上がはかられる。In the manufacturing method, according to the present invention, when forming the first metal layer (4), photolithography is applied, that is, pattern exposure is performed, but thereafter, the gate electrode (48) is referred to based on this. Is performed, a plurality of pattern exposures become unnecessary, thereby solving the problem of mask alignment between pattern exposures and improving workability.
第１図Ａ〜Ｇは本発明製造方法の一例の各製造工程にお
ける略線的拡大断面図、第２図はＴ字型ゲート電極を有
する半導体装置製造過程の略線的拡大断面図である。 （１）はサブストレイト、（２）はチャネル形成層、
（12）は半導体基体、（３）は第１の材料層、（3a）は
第１の材料層の側壁、（3b）は第１の材料層の反対側の
側壁、（４）は第１の金属層、（4a）は第１の金属層の
側壁、（4b）は第１の金属層の上面、（５）は第２の材
料層、（5a）は空洞部、（６）は第３の材料層、（７）
はレジスト、（８）は第２の金属層、（8a）はゲート形
成部、（48）はゲート電極、（９）は合金層、（10）は
ソース電極、（11）はドレイン電極である。1A to 1G are enlarged schematic cross-sectional views in respective manufacturing steps of an example of the manufacturing method of the present invention, and FIG. 2 is an enlarged schematic cross-sectional view of a semiconductor device having a T-shaped gate electrode in a manufacturing process. (1) is a substrate, (2) is a channel forming layer,
(12) is a semiconductor substrate, (3) is a first material layer, (3a) is a side wall of the first material layer, (3b) is a side wall opposite to the first material layer, and (4) is a first side. (4a) is the side wall of the first metal layer, (4b) is the upper surface of the first metal layer, (5) is the second material layer, (5a) is the cavity, and (6) is the 3 material layers, (7)
Is a resist, (8) is a second metal layer, (8a) is a gate forming portion, (48) is a gate electrode, (9) is an alloy layer, (10) is a source electrode, and (11) is a drain electrode. .
フロントページの続き (72)発明者 柴田 浩正 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭63−278278（ＪＰ，Ａ) 特開 昭62−57256（ＪＰ，Ａ) 特開 昭59−130479（ＪＰ，Ａ) 特開 昭61−248570（ＪＰ，Ａ) 特開 昭59−124172（ＪＰ，Ａ) 特開 昭60−144980（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812 Continuation of the front page (72) Inventor Hiromasa Shibata Sony Corporation, 6-7-35 Kita Shinagawa, Shinagawa-ku, Tokyo (56) References JP-A-63-278278 (JP, A) JP-A-62-57256 (JP, A) JP-A-59-130479 (JP, A) JP-A-61-248570 (JP, A) JP-A-59-124172 (JP, A) JP-A-60-144980 (JP, A) ( 58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/337-21/338 H01L 27/095-27/098 H01L 29/775-29/778 H01L 29/80-29/812
Claims (1)
の第１の材料層および第１の金属層を順次被着形成し、 この第１の材料層の一側壁から、第１の金属層の上面に
跨って、第２の金属層を、一側壁の方向から斜め方向に
被着し、 この一側壁の基部側被着部の厚さの制御によって、上記
幅Ｗより小なる幅WGをもって上記半導体基体上に、ショ
ットキ接合するゲート電極を形成し、 その後、少なくとも第１の金属層の下部の第１の材料層
を除去し、 このゲート電極上から、該ゲート電極をマスクとしてソ
ースおよびドレイン各電極材料を、上記一側壁の方向と
は逆の方向から、斜め方向に被着し、 上記一側壁側をソース電極とし、反対側をドレイン電極
としてセルフアラインによって形成することを特徴とす
る半導体装置の製造方法。An insulating first material layer and a first metal layer having a required width W are sequentially formed on a semiconductor substrate, and a first material layer is formed on one side wall of the first material layer. A second metal layer is applied obliquely from the direction of one side wall over the upper surface of the metal layer, and the width smaller than the width W is controlled by controlling the thickness of the base-side applied portion of the one side wall. on the semiconductor substrate with a W G, forming a gate electrode Schottky junction, then removing the first material layer of the bottom of at least the first metal layer, a gate electrode, the gate electrode as a mask Source and drain electrode materials are obliquely applied from a direction opposite to the direction of the one side wall, and are formed by self-alignment with the one side wall as a source electrode and the opposite side as a drain electrode. Manufacturing method of a semiconductor device.
Priority Applications (1)
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|---|---|---|---|
| JP26770289A JP2900436B2 (en) | 1989-10-13 | 1989-10-13 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26770289A JP2900436B2 (en) | 1989-10-13 | 1989-10-13 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03127840A JPH03127840A (en) | 1991-05-30 |
| JP2900436B2 true JP2900436B2 (en) | 1999-06-02 |
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| JP (1) | JP2900436B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05211170A (en) * | 1991-11-29 | 1993-08-20 | Nec Corp | Manufacturing method of field-effect transistor |
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| JPH03127840A (en) | 1991-05-30 |
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