JP2898160B2 - Transversal filter amplifier - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、フローティングゲート
検出方式(以下、FGA方式という)の電荷結合素子
(以下、CCDという)を用いたトランスバーサルフィ
ルタ(遅延線フィルタ)において、その電荷検出部に設
けられるトランスバーサルフィルタ用増幅器に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transversal filter (delay line filter) using a charge-coupled device (hereinafter, referred to as a CCD) of a floating gate detection system (hereinafter, referred to as an FGA system). The present invention relates to a transversal filter amplifier provided.
【0002】[0002]
【従来の技術】図2は、従来の一般的なトランスバーサ
ルフィルタの構成ブロック図である。このトランスバー
サルフィルタは、入力電圧Vinを順次遅延するCCD遅
延線からなる複数段の転送段101 〜10n を有し、そ
れらが縦続接続されている。各転送段101 〜10n の
出力電圧V1 〜Vn は、重み係数hk (但し、k;1
1,2,…,n)が乗算され、加算回路20に入力され
る。加算回路20は、重み係数hk が乗算された各転送
段101 〜10n の出力電圧hk ・Vk を加算し、出力
電圧Vout として出力する機能を有している。この種の
トランスバーサルフィルタでは、入力電圧Vinが信号電
荷Qs の形で入力されると、その信号電荷Qs が各転送
段101 〜10n で順次遅延され、その各段の遅延出力
電圧V1 〜Vn に対して重み係数hk が乗算され、加算
回路20へ入力される。加算回路20では、各段の重み
係数乗算後の出力電圧Kk ・Vk を加算し、出力電圧V
out として出力する。2. Description of the Related Art FIG. 2 is a block diagram showing a configuration of a conventional general transversal filter. The transversal filter has a transfer stage 10 1 to 10 n in a plurality of stages consisting of CCD delay line for successively delaying an input voltage V in, they are connected in cascade. The output voltages V 1 to V n of the transfer stages 10 1 to 10 n are weighted by a weight coefficient h k (where k; 1
1, 2,..., N) are multiplied and input to the addition circuit 20. The addition circuit 20 has a function of adding the output voltages h k and V k of the transfer stages 10 1 to 10 n multiplied by the weight coefficient h k and outputting the result as an output voltage V out . In this type of transversal filter, the input voltage V in is inputted in the form of a signal charge Q s, the signal charges Q s is sequentially delayed by each transfer stage 10 1 to 10 n, the delay output of the respective stages The voltages V 1 to V n are multiplied by a weight coefficient h k and input to the addition circuit 20. The adding circuit 20 adds the output voltages K k and V k after multiplying the weight coefficients of the respective stages, and
Output as out .
【0003】図3は、図2のトランスバーサルフィルタ
の概略の回路図である。このトランスバーサルフィルタ
では、図示しない半導体基板の表面に、各転送段101
〜10n を構成する転送電極11,12が順に配置さ
れ、それらの間に検出電極である各段のフローティング
ゲート(以下、FGという)13が配置されている。各
段のFG13は、(1+hk ):(1−hk )の長さの
比に2分割され、その両電極長の差hによって各段の重
み係数hk が決定される。各段の転送電極11,12に
は、クロックパルスφ1,φ2がそれぞれ印加されるよ
うになっている。各段の2分割されたFG13の一方の
FG13aが検出ライン14に、他方のFG13bが検
出ライン15に、それぞれ接続されている。検出ライン
14,15には、加算回路20を構成する増幅器20a
が接続され、その増幅器20aから出力電圧Vout を出
力するようになっている。FIG. 3 is a schematic circuit diagram of the transversal filter of FIG. In this transversal filter, each transfer stage 10 1 is placed on the surface of a semiconductor substrate (not shown).
The transfer electrodes 11 and 12 constituting 10 to 10 n are sequentially arranged, and a floating gate (hereinafter, referred to as FG) 13 of each stage as a detection electrode is arranged between them. The FG 13 of each stage is divided into two by the length ratio of (1 + h k ) :( 1−h k ), and the weight coefficient h k of each stage is determined by the difference h between the two electrode lengths. Clock pulses φ1 and φ2 are applied to the transfer electrodes 11 and 12 of each stage, respectively. One FG 13 a of the FG 13 divided into two in each stage is connected to the detection line 14, and the other FG 13 b is connected to the detection line 15. The detection lines 14 and 15 include an amplifier 20a constituting the addition circuit 20.
Is connected, and the output voltage Vout is output from the amplifier 20a.
【0004】増幅器20aは、直流のバイアス電圧Va
(例えば、2.5V)が印加される差動増幅回路21を
有し、その+側入力端子が検出ライン14に、−側入力
端子が検出ライン15に、それぞれ接続されている。差
動増幅回路21の+側入力端子とバイアス電圧Va との
間には、リセット手段を構成するリセット用容量22と
リセット用スイッチ24とが並列に接続されている。ま
た、差動増幅回路21の出力端子とその−側入力端子と
の間には、リセット手段を構成するリセット用容量23
とリセット用スイッチ25とが並列に接続されている。[0004] The amplifier 20a, the DC bias voltage V a
(For example, 2.5 V) is applied, and its + input terminal is connected to the detection line 14, and its − input terminal is connected to the detection line 15. Between the positive input terminal of the differential amplifier circuit 21 and the bias voltage Va, a reset capacitor 22 and a reset switch 24 constituting reset means are connected in parallel. A reset capacitor 23 constituting reset means is provided between the output terminal of the differential amplifier circuit 21 and its negative input terminal.
And the reset switch 25 are connected in parallel.
【0005】このトランスバーサルフィルタは、入力電
圧Vinが信号電荷Qs の形で入力される共に、クロック
パルスφ1,φ2が各段の転送電極11,12に順次印
加されると、該転送電極11,12下に形成されるポテ
ンシャル井戸の深さが変わる。そのため、入力された信
号電荷Qs は、各段の転送電極11,12、及びFG1
3下のポテンシャル井戸内を転送方向Xに沿って転送さ
れていく。そして、信号電荷Qs によって各段のFG1
3a,13bにイメージ電荷が誘起され、それが検出ラ
イン14,15を通して差動増幅回路21の+側入力端
子及び−側入力端子へ送られる。[0005] The transversal filter, both the input voltage V in is inputted in the form of a signal charge Q s, the clock pulse .phi.1, when φ2 is sequentially applied to the transfer electrodes 11 and 12 in each stage, the transfer electrodes The depth of the potential wells formed below 11 and 12 changes. Therefore, the signal charge Q s entered, the transfer electrodes 11 and 12 in each stage, and FG1
3 is transferred along the transfer direction X in the lower potential well. Then, FG1 of each stage by a signal charge Q s
Image charges are induced in 3a and 13b, and are sent to the + input terminal and the − input terminal of the differential amplifier circuit 21 through the detection lines 14 and 15.
【0006】電荷検出期間では、リセット用スイッチ2
4,25がオフ状態となり、差動増幅回路21により、
両FG13a,13bのイメージ電荷の差が求められ、
該差動増幅回路21の出力端子から出力電圧Vout が出
力される。この出力電圧Vou t は、次式(1)で表わせ
る。 電荷検出期間経過後のリセット期間になると、リセット
用スイッチ24,25がオン状態となり、差動増幅回路
21がボルテージフォロワ回路として動作し、該差動増
幅回路21の利得Aが0dBになる。この種のトランス
バーサルフィルタでは、電極長の差hによって重み係数
hkが決定されるため、小さな重み係数hk も精度良く
得られる。しかも、差動増幅回路21でイメージ電荷の
差を求めることによって出力電圧Vout が得られるの
で、加算回路20の回路構成が簡単になるという利点を
有している。In the charge detection period, the reset switch 2
4 and 25 are turned off, and the differential amplifier circuit 21
The difference between the image charges of the FGs 13a and 13b is obtained,
An output voltage V out is output from the output terminal of the differential amplifier circuit 21. The output voltage V ou t is expressed by the following equation (1). In the reset period after the elapse of the charge detection period, the reset switches 24 and 25 are turned on, the differential amplifier 21 operates as a voltage follower circuit, and the gain A of the differential amplifier 21 becomes 0 dB. In this type of transversal filter, the weight coefficient h k is determined by the electrode length difference h, so that a small weight coefficient h k can be obtained with high accuracy. In addition, since the output voltage Vout can be obtained by determining the difference between the image charges by the differential amplifier circuit 21, the circuit configuration of the adder circuit 20 is simplified.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、従来の
トランスバーサルフィルタ用増幅器20aでは、次のよ
うな課題があった。図4は、図3のトランスバーサルフ
ィルタの電荷検出期間Ta及びリセット期間Tbを示す
図である。また、図5は図3の周波数−利得特性図であ
る。従来のトランスバーサルフィルタでは、図4及び図
5に示すように、電荷検出期間Taの経過後、リセット
期間Tbになると、リセット用スイッチ24,25をオ
ン状態にして差動増幅回路21の利得Aを0dBにす
る。利得Aを0dBにした場合、そのときの周波数f2
が高いため、リンギング(ピーキング)Pが生じる。そ
のため、周波数帯域内の群遅延時間が長くなり、リセッ
ト期間Tbの経過後の電荷検出動作を速くできないとい
う問題がある。However, the conventional transversal filter amplifier 20a has the following problems. FIG. 4 is a diagram showing a charge detection period Ta and a reset period Tb of the transversal filter of FIG. FIG. 5 is a frequency-gain characteristic diagram of FIG. In the conventional transversal filter, as shown in FIG. 4 and FIG. 5, when the reset period Tb is reached after the elapse of the charge detection period Ta, the reset switches 24 and 25 are turned on, and the gain A of the differential amplifier circuit 21 is increased. To 0 dB. When the gain A is set to 0 dB, the frequency f2 at that time
, Ringing (peaking) P occurs. Therefore, there is a problem that the group delay time in the frequency band becomes longer, and the charge detection operation after the lapse of the reset period Tb cannot be accelerated.
【0008】また、リセット期間Tbと次の電荷検出期
間Taとの間で、FG13の電圧が不安定となり、周波
数fの特性がずれる。そのため、高精度な信号検出がで
きないという問題がある。本発明は、前記従来技術が持
っていた課題として、リンギングPが生じるために、リ
セット後の電荷検出動作を速くできないという点と、高
精度な信号検出ができないという点について解決したト
ランスバーサルフィルタ用増幅器を提供するものであ
る。Further, between the reset period Tb and the next charge detection period Ta, the voltage of the FG 13 becomes unstable, and the characteristic of the frequency f shifts. Therefore, there is a problem that highly accurate signal detection cannot be performed. The present invention provides a transversal filter for a transversal filter which solves the problems of the prior art that ringing P is generated, so that the charge detection operation after reset cannot be performed quickly and signal detection cannot be performed with high accuracy. An amplifier is provided.
【0009】[0009]
【課題を解決するための手段】本発明は、前記課題を解
決するために、複数段の信号電荷転送用転送電極間に配
置された分割構造の複数段のFGに誘起されるイメージ
電荷の差を増幅して重み付けされた信号を出力する差動
増幅段と、電荷検出後のリセット時に前記差動増幅段の
利得を0dBにするリセット手段とを、備えたトランス
バーサルフィルタ用増幅器において、位相補償手段を設
けている。この位相補償手段は、リセット時にのみオン
状態となるスイッチを介して位相補償用容量を前記差動
増幅段の出力側に接続する構成になっている。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention is directed to a difference between image charges induced in a plurality of stages of FGs of a divided structure arranged between a plurality of stages of transfer electrodes for signal charge transfer. A differential amplification stage that amplifies the signal and outputs a weighted signal; and a reset unit that sets the gain of the differential amplification stage to 0 dB at the time of reset after charge detection. Means are provided. This phase compensating means is configured to connect a phase compensating capacitor to the output side of the differential amplification stage via a switch that is turned on only at the time of reset.
【0010】[0010]
【作用】本発明によれば、以上のようにトランスバーサ
ルフィルタ用増幅器を構成したので、電荷検出期間では
FGに誘起されるイメージ電荷の差が差動増幅段で増幅
される。リセット期間では、リセット手段によって差動
増幅段の利得が0dBに設定される。このとき、位相補
償手段内のスイッチがオン状態となって位相補償用容量
が差動増幅段の出力側に接続される。そのため、利得が
0dBのときの最大周波数が下がり、該リセット時のリ
ンギングがなくなる。According to the present invention, since the amplifier for a transversal filter is configured as described above, the difference between the image charges induced in the FG is amplified by the differential amplifier stage during the charge detection period. In the reset period, the gain of the differential amplifier stage is set to 0 dB by the reset means. At this time, the switch in the phase compensation means is turned on, and the phase compensation capacitance is connected to the output side of the differential amplification stage. Therefore, the maximum frequency when the gain is 0 dB decreases, and ringing at the time of resetting is eliminated.
【0011】[0011]
【実施例】図1は、本発明の実施例を示すトランスバー
サルフィルタ用増幅器の構成図であり、従来の図2及び
図3中の要素と共通の要素には共通の符号が付されてい
る。この増幅器は、従来の図3に示す増幅器20aに代
えて検出ライン14,15に接続される回路であり、差
動増幅回路30と、スイッチ41,42,43,44等
で構成されるリセット手段と、該差動増幅回路30の出
力の位相補償を行う容量61と、リセット時にのみオン
状態となる位相補償手段62とを、備えている。即ち、
検出ライン14には、スイッチ41を介して直流のバイ
アス電圧Vb (例えば、2.5V)が印加されると共
に、容量52を介して差動増幅回路30の−側入力端子
が接続されている。また、検出ライン14は、容量51
を介して差動増幅回路30の出力端子に接続されると共
に、直列接続された該容量51及びスイッチ43を介し
て該差動増幅回路30の−側入力端子に接続されてい
る。FIG. 1 is a block diagram of a transversal filter amplifier according to an embodiment of the present invention. Elements common to those shown in FIGS. 2 and 3 are denoted by the same reference numerals. . This amplifier is a circuit connected to the detection lines 14 and 15 in place of the conventional amplifier 20a shown in FIG. 3, and includes a differential amplifier circuit 30 and reset means including switches 41, 42, 43 and 44 and the like. A capacitor 61 for compensating the phase of the output of the differential amplifier circuit 30; and a phase compensating means 62 that is turned on only at the time of reset. That is,
To the detection line 14, a DC bias voltage V b (for example, 2.5 V) is applied via a switch 41, and a negative input terminal of the differential amplifier circuit 30 is connected via a capacitor 52. . Further, the detection line 14 has a capacity 51
Is connected to the output terminal of the differential amplifier circuit 30 through the capacitor 51 and to the negative input terminal of the differential amplifier circuit 30 via the capacitor 51 and the switch 43 connected in series.
【0012】検出ライン15には、スイッチ42を介し
てバイアス電圧Vb が印加されると共に、容量54を介
して差動増幅回路30の+側入力端子が接続されてい
る。また、検出ライン15には、容量53を介して直流
のバイアス電圧VLA(例えば、2.5V)が印加され
ると共に、直列接続された該容量53及びスイッチ44
を介して差動増幅回路30の+側入力端子が接続されて
いる。差動増幅回路30の出力側と接地電位Vssとの間
には、出力の位相補償用容量61が接続されると共に、
リセット時にのみオン状態となる位相補償手段62が接
続されている。位相補償手段62は、リセット時にのみ
オン状態となるスイッチ62aと位相補償用容量62b
との直列回路で構成されている。A bias voltage Vb is applied to the detection line 15 via a switch 42, and the + input terminal of the differential amplifier circuit 30 is connected via a capacitor 54. In addition, a DC bias voltage VLA (for example, 2.5 V) is applied to the detection line 15 via a capacitor 53, and the capacitor 53 and the switch 44 connected in series are connected.
Is connected to the + input terminal of the differential amplifier circuit 30 via. An output phase compensation capacitor 61 is connected between the output side of the differential amplifier circuit 30 and the ground potential V ss .
The phase compensator 62 which is turned on only at the time of reset is connected. The phase compensating means 62 includes a switch 62a that is turned on only at the time of reset and a phase compensating capacitor 62b.
And a series circuit.
【0013】図6は、図1に示す増幅器の構成例を示す
回路図である。この増幅器では、各スイッチ41,4
2,43,44,62aが、PチャネルMOSトランジ
スタ(以下、PMOSという)及びNチャネルMOSト
ランジスタ(以下、NMOSという)が並列接続された
アナログスイッチで構成されている。これらのアナログ
スイッチは、リセット信号RSの“H”レベル及び反転
リセット信号RS/の“L”レベルでオン状態、リセッ
ト信号RSの“L”レベル及び反転リセット信号RS/
の“H”レベルでオフ状態となる。また、差動増幅回路
30は、差動増幅段と出力段とで構成されている。FIG. 6 is a circuit diagram showing a configuration example of the amplifier shown in FIG. In this amplifier, each switch 41, 4
Reference numerals 2, 43, 44, and 62a each include an analog switch in which a P-channel MOS transistor (hereinafter, referred to as a PMOS) and an N-channel MOS transistor (hereinafter, referred to as an NMOS) are connected in parallel. These analog switches are turned on when the reset signal RS is at the “H” level and the inverted reset signal RS / is at the “L” level, and when the reset signal RS is “L” level and the inverted reset signal RS /
At "H" level. Further, the differential amplifier circuit 30 includes a differential amplifier stage and an output stage.
【0014】差動増幅段は、+側入力端子の電圧によっ
てオン,オフ動作する入力用NMOS31と、−側入力
端子の電圧によってオン,オフ動作する入力用NMOS
32と、該NMOS31,32と電源電圧Vccとの間に
接続されたPMOS33,34からなるカレントミラー
回路と、該NMOS31,32と接地電位Vssとの間に
接続されゲートに直流のバイアス電圧VGS(例えば、
1.1V)が印加される電流源用NMOS35とで、構
成されている。出力段は、電源電圧Vccと出力電圧V
out との間に接続され差動増幅段の出力でオン,オフ動
作する出力用NMOS36と、出力端子Vout と接地電
位Vssとの間に接続されゲートにバイアス電圧VGSが
印加される電流源用NMOS37とで、構成されてい
る。図7は図6の電荷検出期間Ta及びリセット期間T
bの動作波形図、及び図8は図6の周波数−利得特性図
であり、これらの図を参照しつつ、図1及び図6の動作
を説明する。The differential amplification stage includes an input NMOS 31 that is turned on and off by a voltage of a positive input terminal, and an input NMOS that is turned on and off by a voltage of a negative input terminal.
32, the NMOS31,32 a power source and a current mirror circuit consisting of PMOS33,34 connected between the voltage V cc, DC bias voltage connected to the gate between the ground potential V ss and the NMOS31,32 VGS (for example,
1.1V) to which a current source NMOS 35 is applied. The output stage includes a power supply voltage Vcc and an output voltage V
out , connected between the output terminal V out and the ground potential V ss, and a current source connected between the output terminal V out and the ground potential V ss to apply the bias voltage VGS to the gate. And the NMOS 37 for use. FIG. 7 shows the charge detection period Ta and the reset period T of FIG.
FIG. 8B is an operation waveform diagram, and FIG. 8 is a frequency-gain characteristic diagram of FIG. 6, and the operation of FIGS. 1 and 6 will be described with reference to these diagrams.
【0015】先ず、図7の電荷検出期間Taでは、図6
のリセット信号RSが“L”レベル及び反転リセット信
号RS/が“H”レベルとなり、スイッチ41,42,
43,44,62aがオフ状態となる。従来と同様に、
図3の信号電荷Qs によって各段のFG13a,13b
にイメージ電荷が誘起され、それが検出ライン14,1
5を通して図1及び図6の増幅器へ送られる。図1及び
図6の増幅器内では、検出ライン14,15からのイメ
ージ電荷が容量52,54を介して差動増幅回路30内
の入力用NMOS31,32に入力される。すると、入
力されるイメージ電荷の差に応じて入力用NMOS3
1,32が相補的にオン,オフ動作し、その差が増幅さ
れて出力用MOS36がオン,オフ動作し、該出力用N
MOS36から出力電圧Vout が出力される。First, in the charge detection period Ta of FIG.
Reset signal RS goes low and the inverted reset signal RS / goes high, and the switches 41, 42,
43, 44 and 62a are turned off. As before,
Each stage of the FG13a the signal charge Q s in Fig. 3, 13b
Image charge is induced on the detection lines 14, 1
5 to the amplifier of FIGS. 1 and 6, the image charges from the detection lines 14 and 15 are input to the input NMOSs 31 and 32 in the differential amplifier circuit 30 via the capacitors 52 and 54. Then, according to the difference between the input image charges, the input NMOS 3
1 and 32 are turned on and off complementarily, the difference is amplified and the output MOS 36 is turned on and off, and the output N
The output voltage V out is output from the MOS 36.
【0016】次に、図6のリセット信号RSが“H”レ
ベル及び反転リセット信号RS/が“L”レベルとな
り、スイッチ41,42,43,44,62aがオン状
態となり、図7のリセット期間Tbになる。このリセッ
ト期間Tbでは、スイッチ41,42,43,44がオ
ン状態となるため、差動増幅回路30がボルテージフォ
ロワ回路として動作し、その利得Aが0dBになる。利
得Aが0dBの場合、従来の回路では、図5に示すよう
に周波数f2が高いため、リンギングPが生じる。これ
を解消するため、本実施例では位相補償手段62が設け
られているので、その中の容量62bが差動増幅段の出
力側に接続され、位相補償用の容量値が増加し、図8に
示すように周波数f2が周波数f2a へ下がる。Next, the reset signal RS in FIG. 6 goes high and the inverted reset signal RS / goes low, turning on the switches 41, 42, 43, 44, and 62a. It becomes Tb. During the reset period Tb, the switches 41, 42, 43, and 44 are turned on, so that the differential amplifier circuit 30 operates as a voltage follower circuit, and the gain A thereof becomes 0 dB. When the gain A is 0 dB, the ringing P occurs in the conventional circuit because the frequency f2 is high as shown in FIG. In order to solve this, in the present embodiment, the phase compensating means 62 is provided, so that the capacitance 62b therein is connected to the output side of the differential amplification stage, and the capacitance value for phase compensation increases. frequency f2 as shown in drops to the frequency f2 a.
【0017】その結果、図7に示すように、リセット時
におけるリンギングPがなくなる。従って、周波数帯域
内の群遅延時間が短くなり、リセット期間Tb経過後の
電荷検出期間Taにおける電荷検出動作を速くできる。
さらに、リセット期間Tbとそれに続く電荷検出期間T
aとの間におけるFG13の電圧が安定し、従来のよう
に周波数特性がずれないので、高精度な信号検出ができ
る。As a result, as shown in FIG. 7, the ringing P at the time of resetting is eliminated. Therefore, the group delay time in the frequency band is reduced, and the charge detection operation in the charge detection period Ta after the reset period Tb has elapsed can be accelerated.
Further, the reset period Tb and the subsequent charge detection period T
Since the voltage of the FG 13 between the FG 13 and the signal a is stable and the frequency characteristics do not shift as in the related art, highly accurate signal detection can be performed.
【0018】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (a) 図1及び図6の増幅器を、他のトランジスタ構
成にしてもよい。また、上記実施例では固定の位相補償
用容量61とリセット時のみ接続される位相補償用容量
62bとを設けているが、それらの容量や数を任意の数
にしたり、あるいは容量61を省略して位相補償手段6
2のみで位相補償をするようにしてもよい。 (b) 図1及び図6の増幅器が接続される電極構造
は、図3以外の他の構成に変更してもよい。The present invention is not limited to the above embodiment,
Various modifications are possible. For example, there are the following modifications. (A) The amplifiers of FIGS. 1 and 6 may have other transistor configurations. Further, in the above embodiment, the fixed phase compensation capacitor 61 and the phase compensation capacitor 62b connected only at the time of resetting are provided. However, the capacity and the number thereof may be arbitrarily set, or the capacitor 61 may be omitted. Phase compensation means 6
Alternatively, the phase compensation may be performed only by using two. (B) The electrode structure to which the amplifiers of FIGS. 1 and 6 are connected may be changed to a configuration other than that of FIG.
【0019】[0019]
【発明の効果】以上詳細に説明したように、本発明によ
れば、位相補償手段を設けたので、リセット時にのみ位
相補償用容量が差動増幅段の出力側に接続され、該リセ
ット時における増幅器の利得0の場合において、該位相
補償用容量によって位相補償が行われ、周波数が下がっ
て従来のようなリンギングを防止できる。そのため、周
波数帯域内の群遅延時間が短くなり、リセット後の電荷
検出動作を速くできる。しかも、リセット期間とその後
の電荷検出期間との間でFGの電圧が安定し、周波数特
性がずれることなく、高精度な信号検出ができる。As described above in detail, according to the present invention, since the phase compensating means is provided, the phase compensating capacitor is connected to the output side of the differential amplifier stage only at the time of resetting, In the case where the gain of the amplifier is 0, phase compensation is performed by the phase compensation capacitor, and the frequency is reduced, so that ringing as in the related art can be prevented. Therefore, the group delay time in the frequency band is shortened, and the charge detection operation after reset can be speeded up. In addition, the voltage of the FG is stable between the reset period and the subsequent charge detection period, and high-precision signal detection can be performed without a shift in frequency characteristics.
【図1】本発明の実施例を示す増幅器の構成図である。FIG. 1 is a configuration diagram of an amplifier according to an embodiment of the present invention.
【図2】従来のトランスバーサルフィルタの構成ブロッ
ク図である。FIG. 2 is a configuration block diagram of a conventional transversal filter.
【図3】図2に示すトランスバーサルフィルタの概略の
回路図である。FIG. 3 is a schematic circuit diagram of the transversal filter shown in FIG. 2;
【図4】図3に示す増幅器の電荷検出期間及びリセット
期間の動作波形図である。4 is an operation waveform diagram of the amplifier shown in FIG. 3 during a charge detection period and a reset period.
【図5】図3に示す増幅器の周波数−利得特性図であ
る。FIG. 5 is a frequency-gain characteristic diagram of the amplifier shown in FIG.
【図6】図1に示す増幅器の構成例を示す回路図であ
る。FIG. 6 is a circuit diagram illustrating a configuration example of the amplifier illustrated in FIG. 1;
【図7】図6に示す増幅器の電荷検出期間及びリセット
期間の動作波形図である。7 is an operation waveform diagram of the amplifier shown in FIG. 6 during a charge detection period and a reset period.
【図8】図6に示す増幅器の周波数−利得特性図であ
る。8 is a frequency-gain characteristic diagram of the amplifier shown in FIG.
11,12 転送電極 13,13a,13b フローティ
ングゲート(FG) 14,15 検出ライン 20 加算回路 30 差動増幅回
路 52,54,61,62b 容量 41,42,43,44,62a スイッチ 62 位相補償手
段11, 12 Transfer electrode 13, 13a, 13b Floating gate (FG) 14, 15 Detection line 20 Addition circuit 30 Differential amplification circuit 52, 54, 61, 62b Capacity 41, 42, 43, 44, 62a Switch 62 Phase compensation means
Claims (1)
置された分割構造の複数段のフローティングゲートに誘
起されるイメージ電荷の差を増幅して重み付けされた信
号を出力する差動増幅段と、 電荷検出後のリセット時に前記差動増幅段の利得を0d
Bにするリセット手段とを、備えたトランスバーサルフ
ィルタ用増幅器において、 前記リセット時にのみオン状態となるスイッチを介して
位相補償用容量を前記差動増幅段の出力側に接続する構
成の位相補償手段を、 設けたことを特徴とするトランスバーサルフィルタ用増
幅器。1. A differential amplifier stage for amplifying a difference between image charges induced in a plurality of floating gates of a divided structure arranged between a plurality of signal charge transfer transfer electrodes and outputting a weighted signal. And the gain of the differential amplification stage is set to 0d at the time of reset after detecting the electric charge.
B. A transversal filter amplifier comprising: a reset unit for setting the phase compensation capacitor to B. A phase compensation unit configured to connect a phase compensation capacitor to an output side of the differential amplification stage via a switch that is turned on only at the time of the reset. And a transversal filter amplifier.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP392293A JP2898160B2 (en) | 1993-01-13 | 1993-01-13 | Transversal filter amplifier |
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JP392293A JP2898160B2 (en) | 1993-01-13 | 1993-01-13 | Transversal filter amplifier |
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Publication Number | Publication Date |
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JPH06216672A JPH06216672A (en) | 1994-08-05 |
JP2898160B2 true JP2898160B2 (en) | 1999-05-31 |
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Family Applications (1)
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JP392293A Expired - Lifetime JP2898160B2 (en) | 1993-01-13 | 1993-01-13 | Transversal filter amplifier |
Country Status (1)
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-01-13 JP JP392293A patent/JP2898160B2/en not_active Expired - Lifetime
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JPH06216672A (en) | 1994-08-05 |
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