JP2893690B2 - Semiconductor memory - Google Patents
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described in the following order.
A.産業上の利用分野 B.発明の概要 C.背景技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図乃至第３図］ a.回路構成［第１図］ b.回路動作［第２図］ c.別の実施例［第３図］ H.発明の効果 （A.産業上の利用分野） 本発明は半導体メモリ、特にメモリセルアレイを複数
のメモリセルブロックに分割してなり任意のメモリセル
ブロックをのみ一括書き込みすることができるようにし
た新規な半導体メモリに関する。A. Industrial application fields B. Summary of the invention C. Background art D. Problems to be solved by the invention E. Means to solve the problems F. Function G. Embodiments [FIGS. 1 to 3] Figure] a. Circuit configuration [Fig. 1] b. Circuit operation [Fig. 2] c. Another embodiment [Fig. 3] H. Effects of the invention (A. Industrial application field) More particularly, the present invention relates to a novel semiconductor memory in which a memory cell array is divided into a plurality of memory cell blocks so that only an arbitrary memory cell block can be collectively written.
（B.発明の概要） 本発明は、半導体メモリにおいて、 メモリセルアレイを部分的に一括書き込みできるよう
にするため、 メモリセルアレイを複数のメモリセルブロックに分割
することとし、更にブロック選択手段を設けて該ブロッ
ク選択手段によりメモリセルブロックを指定して一括書
き込みを行い得るようにしたものである。(B. Summary of the Invention) In the present invention, in a semiconductor memory, a memory cell array is divided into a plurality of memory cell blocks so that a memory cell array can be partially collectively written, and a block selecting means is further provided. The block selecting means can specify a memory cell block and perform collective writing.
（C.背景技術） 一般にランダムアクセスメモリはフラッシュクリア機
能を備えていることは既に特願昭62−290408等によって
紹介済である。このフラッシュクリア機能は外部から信
号を与えると例えば数μsec以内に全ビットのデータを
０あるいは１にすることができる機能である。(C. Background Art) The fact that a random access memory generally has a flash clear function has already been introduced in Japanese Patent Application No. 62-290408. This flash clear function is a function that, when a signal is externally applied, all bits of data can be set to 0 or 1 within several μsec, for example.
そして、上記特願昭62−290408により提案した技術的
思想は、一括書き込み時に流れる電流のピーク値を小さ
くするため、メモリセルアレイを複数のメモリセルブロ
ック（メモリセル群）に分割し、各メモリセルブロック
に対して互いに異なるタイミングで一括書き込みを行う
ようにするものである。The technical idea proposed in Japanese Patent Application No. 62-290408 is that a memory cell array is divided into a plurality of memory cell blocks (memory cell groups) in order to reduce a peak value of a current flowing at the time of batch writing. Batch writing is performed on the blocks at different timings.
（D.発明が解決しようとする問題点） ところで、従来の半導体メモリあるいは特願昭62−29
0408により提案中の半導体メモリはいずれも１つの半導
体メモリのメモリセルアレイ全部を同じ内容のデータに
書き込むという一括書き込みしかすることができなかっ
た。(D. Problems to be Solved by the Invention) By the way, the conventional semiconductor memory or Japanese Patent Application No. 62-29
[0408] According to the semiconductor memory proposed in [0408], all of the proposed semiconductor memories could only perform batch write, in which the entire memory cell array of one semiconductor memory is written with the same data.
しかし、半導体メモリにおいては特定の部分のみを一
括書き込みできるようにする機能を備えることが要求さ
れるに至っている。というのは、メモリ容量が増大の一
途をたどり、1Mビットの半導体メモリの製品化は既に完
全に実現し、4Mビットの半導体メモリの製品化も略実現
し、16Mビット、64Mビットの半導体メモリの製品化も実
現の可能性が生じており、メモリチップ１個で１画面分
のデータを記憶できるようになった。そして、多様な画
像処理機能を持たなければならない画像処理装置は当然
に一つの機能として画面の一部分をクリアする画像処理
機能を持つことが要求される。従って、その画像処理装
置に画像信号を記憶する画像メモリとして１画面を記憶
する半導体メモリを用いる場合には必然的にその半導体
メモリにはメモリセルアレイの一部分のみをクリアする
機能を有することが要求されるのである。そして、従来
においてその要求に応えるものがなかった。However, semiconductor memories have been required to be provided with a function of allowing only a specific portion to be collectively written. That is, as the memory capacity continues to increase, the commercialization of 1Mbit semiconductor memory has already been fully realized, and the commercialization of 4Mbit semiconductor memory has also been substantially realized, and 16Mbit and 64Mbit semiconductor memory has been realized. The possibility of realization has also arisen in commercialization, and one memory chip can store data for one screen. An image processing apparatus that must have various image processing functions is naturally required to have an image processing function of clearing a part of a screen as one function. Therefore, when a semiconductor memory for storing one screen is used as an image memory for storing an image signal in the image processing apparatus, the semiconductor memory is necessarily required to have a function of clearing only a part of the memory cell array. Because And there was no thing which responded to the demand conventionally.
本発明はその要求に応えるべく為されたもので、メモ
リセルアレイの任意に指定した部分にのみ一括書き込み
をすることができるようにすることを端子数を徒に増や
すことなく実現すること目的とする。SUMMARY OF THE INVENTION The present invention has been made to meet such a demand, and an object of the present invention is to realize that batch writing can be performed only on an arbitrarily designated portion of a memory cell array without unnecessarily increasing the number of terminals. .
（E.問題点を解決するための手段） 本発明半導体メモリは上記問題点を解決するため、複
数のメモリセルブロックに分割されたメモリセルアレイ
と、該メモリセルブロックを選択するブロック選択手段
を有し、該ブロック選択手段により任意のメモリセルブ
ロックに対して一括書き込みを行い得るようにしてなる
半導体メモリにおいて、上記ブロック選択手段は、 第１の端子にウィンドパルスが入力されている間に第
２の端子に入力されたシリアルパルスの数をカウントす
るカウンタと、該カウンタの出力信号に対応したメモリ
セルブロックを選択するデコーダとを有することを特徴
とする、 或いは、第１の端子にウィンドパルスが入力されてい
る間に第２の端子に入力されたシリアル信号を受けメモ
リセルブロックを指定するパラレル信号を出力するシフ
トレジスタを有することを特徴とする。(E. Means for Solving the Problems) In order to solve the above problems, the semiconductor memory of the present invention has a memory cell array divided into a plurality of memory cell blocks and a block selecting means for selecting the memory cell blocks. In a semiconductor memory in which the block selecting means can perform a batch write to an arbitrary memory cell block, the block selecting means performs the second writing while the wind pulse is being input to the first terminal. And a decoder for selecting a memory cell block corresponding to the output signal of the counter, or a decoder for selecting a memory cell block corresponding to an output signal of the counter. A parallel signal which receives a serial signal input to the second terminal while inputting and designates a memory cell block. Characterized in that it has a shift register for outputting.
（F.作用） 本発明半導体メモリによれば、メモリセルアレイを複
数のメモリセルブロックに分け、ブロック選択手段によ
ってメモリセルブロックを指定して一括書き込みをする
ことができるので、任意のメモリセルブロックに対して
一括書き込みを行うことができる。(F. Operation) According to the semiconductor memory of the present invention, the memory cell array can be divided into a plurality of memory cell blocks, and the memory cell blocks can be designated by the block selecting means and batch writing can be performed. Batch writing can be performed on the same.
そして、任意のメモりセルブロックに対して一括書き
込みを行い得るようにするために必要になる入力端子
は、ウィンドパルスを受ける第１の端子と、シリアルパ
ルスを受ける第２の端子で済む。即ち、端子数を僅かに
２個増すだけで任意のメモリセルブロックに対して一括
書き込みが可能になるようにできる。しかも、第１の端
子をチップイネーブル信号入力端子として用いることと
した場合には、増やす端子数は僅かに１個で済む。Then, the only input terminals required to enable batch writing to an arbitrary memory cell block are a first terminal for receiving a window pulse and a second terminal for receiving a serial pulse. That is, it is possible to write data to an arbitrary memory cell block at a time by increasing the number of terminals by only two. Moreover, when the first terminal is used as a chip enable signal input terminal, the number of terminals to be added is only one.
（G.実施例）［第１図乃至第３図］ 以下、本発明半導体メモリを図示実施例に従って詳細
に説明する。(G. Embodiment) [FIGS. 1 to 3] Hereinafter, the semiconductor memory of the present invention will be described in detail with reference to the illustrated embodiments.
第１図及び第２図は本発明半導体メモリの一つの実施
例を説明するためのもので、第１図は回路ブロック図、
第２図は動作タイミングチャートである。1 and 2 are for explaining one embodiment of the semiconductor memory of the present invention. FIG. 1 is a circuit block diagram,
FIG. 2 is an operation timing chart.
（a.回路構成）［第１図］ 図面において、１は半導体メモリ、２は該半導体メモ
リ１のメモリセルアレイで、該メモリセルアレイ２はｎ
個のメモリセルブロック31〜3nに分割されている。そし
て、各メモリセルブロック31〜3nに対応してそれぞれ１
個ずつフラッシュクリア制御回路41〜4nが設けられてい
る。該フラッシュクリア制御回路41〜4nは後述するフラ
ッシュクリアイネーブル信号FCEを受けると、後述する
デコーダからの信号によって自己と対応するメモリセル
ブロック３内の全メモリセルに例えば「０」を一括書き
込みする。(A. Circuit Configuration) [FIG. 1] In the drawings, 1 is a semiconductor memory, 2 is a memory cell array of the semiconductor memory 1, and the memory cell array 2 is n
It is divided into pieces of the memory cell blocks 3 1 to 3 n. Then, in correspondence to each memory cell block 3 1 to 3 n 1
Flash clear control circuit 4 1 to 4 n are provided by pieces. When the flash clear control circuit 4 1 to 4 n is subjected to flash clear enable signal FCE described below, collectively writes "0", for example, in all the memory cells in the memory cell block 3 and the corresponding self by a signal from the decoder to be described later I do.
５はデコーダで、カウンタ６の出力信号をデコードし
てメモリセルブロック３を指定する信号を出力するもの
で、該デコーダ５の出力はフラッシュクリア制御回路４
に入力されるようになっている。カウンタ６は外部から
入力ピンPinbを通して半導体メモリ１に入力されたシリ
アル信号Ｓをカウントし、カウント値を示す複数ビット
のディジタル信号を上記デコーダ５へ送出する。そし
て、該デコーダ５とカウンタ６によってブロック選択回
路７が構成されている。A decoder 5 decodes the output signal of the counter 6 and outputs a signal designating the memory cell block 3. The output of the decoder 5 is a flash clear control circuit 4.
To be entered. The counter 6 counts the serial signal S input from the outside to the semiconductor memory 1 through the input pin Pinb, and sends a digital signal of a plurality of bits indicating the count value to the decoder 5. The decoder 5 and the counter 6 constitute a block selection circuit 7.
８はタイマ回路で、外部から入力ピンPinaを通して半
導体メモリ１に入力されたウインドパルスＷを受けると
クリア信号▲▼とフラッシュクリアイネーブル信
号FCEを後述する適宜なタイミングで出力してデコーダ
５及びカウンタ６をクリアしたりフラッシュクリア制御
回路41〜4nをフラッシュクリア可能な状態にしたりす
る。Reference numeral 8 denotes a timer circuit, which receives a window pulse W input from the outside to the semiconductor memory 1 through the input pin Pina, outputs a clear signal ▼ and a flash clear enable signal FCE at an appropriate timing described later, and outputs a decoder 5 and a counter 6. the to or clear or flash clear control circuit 4 1 to 4 n to flash clear state.
９は半導体メモリ１の外部に設けられた起動信号発生
回路で、フラッシュクリアを指令する信号を受けるとウ
インドパルスＷと、メモリセルブロック３を指定するた
めのセレクトパルスＳとを半導体メモリ１へ送出する。
メモリセルブロック３の指定はセレクトパルスＳのパル
スの数によって行われるようになっている。Reference numeral 9 denotes a start signal generation circuit provided outside the semiconductor memory 1, which sends a window pulse W and a select pulse S for designating the memory cell block 3 to the semiconductor memory 1 when receiving a signal for instructing flash clear. I do.
The memory cell block 3 is specified by the number of select pulses S.
尚、ウインドパルスＷを入力するピンPinaはチップイ
ネーブル信号▲▼を入力ピンとして使用するピンで
あっても良い。即ち、１つのピンPinaをウインドパルス
Ｗの入力とチップイネーブル信号▲▼の入力に兼用
しても良い。というのは、チップイネーブル信号▲
▼は「ロウ」レベルで半導体メモリがイネーブルにな
り、そのイネーブルの間は実質的にそのピンPinaが遊び
になるからである。尤も、ピンPinaが遊びだからといっ
てそれに信号を入力してハイレベルの状態を長く継続さ
せると半導体メモリ１が動作しない状態になるが、しか
し、ウインドパルスＷのパルス幅はせいぜい数100nsec
と非常に狭いのでウインドパルスＷがイネーブル状態を
停止する信号として読み込まれる虞れはない。従って、
兼用が充分に可能なのである。The pin Pina for inputting the window pulse W may be a pin that uses the chip enable signal ▲ as an input pin. That is, one pin Pina may be used for both the input of the window pulse W and the input of the chip enable signal ▼. This is because the chip enable signal ▲
The symbol ▼ indicates that the semiconductor memory is enabled at the “low” level, and the pin Pina substantially becomes idle during the enable. However, if the pin Pina is idle and a signal is input to the pin to play and the high-level state is continued for a long time, the semiconductor memory 1 does not operate. However, the pulse width of the window pulse W is at most several hundred nanoseconds.
Therefore, there is no possibility that the window pulse W is read as a signal for stopping the enable state. Therefore,
The dual use is fully possible.
（b.回路動作）［第２図］ 次に、第２図に従って本半導体メモリ１の任意のメモ
リセルブロック３に対してプラッシュクリアする動作に
ついて説明する。(B. Circuit Operation) [FIG. 2] Next, the operation of clearing an arbitrary memory cell block 3 of the semiconductor memory 1 by splash clearing will be described with reference to FIG.
先ず、フラッシュクリアを指令する信号が起動信号発
生回路９に入力されると、ウインドパルスＷとフラッシ
ュクリアするメモリセルブロックの番号と同じパルス数
のセレクトパルスＳとが該起動信号発生回路９から出力
される。ウインドパルスＷはタイマ回路８に入力され、
該タイマ回路８はウインドパルスＷを受けると直ちにク
リア信号▲▼を「ロウ」から「ハイ」にしてカウ
ンタ６及びデコーダ５を動作可能な状態にする。上記セ
レクトパルスＳはウインドパルスＷの発生期間中に必要
なパルス数だけ起動信号発生回路９から発生されるよう
になっており、これがカウンタ６によってカウントされ
る。そして、カウント値を示すパラレル信号がデコーダ
５へ送出される。すると、デコーダ５はそのカウント値
を同じ番号のメモリセルブロック４を指定する信号を出
力する状態になる。First, when a signal for instructing flash clear is input to the start signal generating circuit 9, a window pulse W and a select pulse S having the same number of pulses as the number of the memory cell block to be flash cleared are output from the start signal generating circuit 9. Is done. The window pulse W is input to the timer circuit 8,
Upon receiving the window pulse W, the timer circuit 8 immediately changes the clear signal ▲ from “low” to “high” to make the counter 6 and the decoder 5 operable. The select pulse S is generated from the start signal generating circuit 9 by the necessary number of pulses during the generation period of the window pulse W, and this is counted by the counter 6. Then, a parallel signal indicating the count value is sent to the decoder 5. Then, the decoder 5 enters a state of outputting a signal designating the memory cell block 4 having the same number as the count value.
そして、ウインドパルスＷの発生後一定時間Ｔ経過す
るとウインドパルスＷは立ち下がる。それに伴ってタイ
マ回路８からフラッシュクリアイネーブル信号FCEが全
フンラッシュクリア制御回路41〜4nへ出力され、該フラ
ッシュクリア制御回路41〜4nはフラッシュクリアが可能
な状態になり、そのうちデコーダ５の出力によって指定
された１つのメモリセルブロック３に対応したフラッシ
ュクリア制御回路４がそのメモリセルブロック３を
「０」にフラッシュクリアする。ウインドパルスＷ発生
期間中に発生したセレクトパルスＳのパルス数が仮に１
であった場合にはフラッシュクリア制御回路41によって
メモリセルブロック31に対する「０」の一括書き込みが
実行されることになる。そして、フラッシュクリアに要
する時間経過するとそのフラッシュクリアイネーブル信
号FCEが消滅すると共にクリア信号▲▼も「ハ
イ」から「ロウ」に立ち下がる。これによってフラッシ
ュクリア制御回路41〜4nはフラッシュクリア不能状態に
なると共にカウンタ６及びデコーダ５がクリアされる。Then, when a certain time T elapses after the generation of the window pulse W, the window pulse W falls. Along with this flash clear enable signal FCE from the timer circuit 8 is outputted to all droppings lash clear control circuit 4 1 to 4 n, the flash clear control circuit 4 1 to 4 n becomes ready for a flash clear, of which the decoder The flash clear control circuit 4 corresponding to one memory cell block 3 designated by the output of 5 flash-clears the memory cell block 3 to "0". If the number of select pulses S generated during the window pulse W generation period is 1
So that the batch writing of "0" to the memory cell block 3 1 is performed by flash clear control circuit 4 1 when it was. When the time required for flash clear has elapsed, the flash clear enable signal FCE disappears, and the clear signal ▲ also falls from “high” to “low”. This flash clear control circuit 4 1 to 4 n by the counter 6 and a decoder 5 are cleared with will flash clear disabled state.
これによって１回のフラッシュクリアが終了すること
になる。尚、第２図において、tSはセットタイム、tHは
ホールドタイムである。t1はセレクトパルスｓの１周期
で、例えば40nsec程度の時間である。そして、ウインド
パルスＷのパルス幅ＴはtS＋tH＋nt1となる。This completes one flash clear. In FIG. 2, t S is a set time, and t H is a hold time. t 1 in one period of the select pulse s, for example, of the order of 40nsec time. Then, the pulse width T of the window pulse W becomes a t S + t H + nt 1 .
本実施例においては、カウンタ６のビット数がｍであ
り、デコーダ５はそのｍビットの信号をｎ個のメモリセ
ルブロック31〜3nから１つを特定して選択する信号に変
換するようになっており、そしてｍとｎとの間には2m＝
ｎの関係が成立している。従って、１回のフラッシュク
リア動作サイクル内にフラッシュクリアすることができ
るメモリセルブロック３の数は１個だけである。依っ
て、本実施例においてはメモリセルアレイ２の全部をフ
ラッシュクリアするときはｎ回のフラッシュクリア動作
が必要ということになる。In this embodiment, the number of bits is m of the counter 6, the decoder 5 to convert the signal to select to identify the one signal of the m bits from the n memory cell blocks 3 1 to 3 n And between m and n is 2 m =
The relationship of n is established. Therefore, only one memory cell block 3 can be flash-cleared in one flash clear operation cycle. Therefore, in this embodiment, when the entire memory cell array 2 is flash cleared, n flash clear operations are required.
しかしながら、2m＞ｎの関係にすることにより１回の
一括書き込み動作サイクル内で複数のメモリセルブロッ
ク３を同時にフラッシュクリアするようにすることも可
能である。即ち、第１図に示す半導体メモリ１において
はデコーダ５が有するｎ本の出力ラインのうちの１本の
ラインからしかフラッシュクリアをさせる信号が出力さ
れないが、カウンタ６のビット数ｍを増やして2m＞ｎの
関係にすることにより（勿論、それと共にデコーダ５の
回路構成も適宜複雑にしなければならない。）デコーダ
５のｎ個の出力線のうちの複数本からフラッシュクリア
させる信号が出力され１度で任意の複数のメモリセルブ
ロック３、３、…が同時にフラッシュクリアされるよう
にすることができるのである。However, it is also possible to simultaneously flash-clear a plurality of memory cell blocks 3 in one batch write operation cycle by setting the relationship of 2 m > n. That is, in the semiconductor memory 1 shown in FIG. 1, a signal for performing flash clear is output from only one of the n output lines of the decoder 5, but the bit number m of the counter 6 is increased to 2 By setting the relationship of m > n (of course, the circuit configuration of the decoder 5 must be appropriately complicated as well), a signal to be flash cleared is output from a plurality of n output lines of the decoder 5 and 1 .. Can be simultaneously flash-cleared.
尚、フラッシュクリアにより「０」を書き込むのでは
なく「１」を書き込むようにしても良い。Note that "1" may be written instead of "0" by flash clear.
（c.別の実施例）［第３図］ 第３図は本発明半導体メモリの別の実施例を示すもの
である。(C. Another Embodiment) [FIG. 3] FIG. 3 shows another embodiment of the semiconductor memory of the present invention.
本実施例はブロック選択手段としてｎビットのシフト
レジスタ7aを用いたものであり、ｎビットのシリアル信
号をセレクトパルス信号Ｓとして該シフトレジスタ7aに
入力し、これをシリアル・パラレル変換してフラックリ
ア制御回路41〜4nに与えてセレクトパルス信号Ｓによっ
て指定された１又は複数のメモリセルブロックを同時に
フラッシュクリアすることができる。尚、本実施例にお
いてはタイマ回路８がシフトレジスタ7aを駆動するクロ
ックパルスCLKを発生する発振回路を内蔵している。In this embodiment, an n-bit shift register 7a is used as a block selecting means. An n-bit serial signal is input to the shift register 7a as a select pulse signal S, and this is serial-parallel converted and flush-cleared. the control circuit 4 1 1 specified given to to 4 n by the select pulse signal S or a plurality of memory cell blocks can be a flash clear at the same time. In this embodiment, the timer circuit 8 incorporates an oscillation circuit for generating a clock pulse CLK for driving the shift register 7a.
このように本発明半導体メモリには種々の実施態様が
有り得る。Thus, the semiconductor memory of the present invention can have various embodiments.
（H.発明の効果） 以上に述べたように、本発明半導体メモリは、複数の
メモリセルブロックに分割されたメモリセルアレイと、
該メモリセルブロックを選択するブロック選択手段を有
し、該ブロック選択手段により任意のメモリセルブロッ
クに対して一括書き込みを行い得るようにしてなる半導
体メモリにおいて、上記ブロック選択手段は、 第１の端子にウィンドパルスが入力されている間に第
２の端子に入力されたシリアルパルスの数をカウントす
るカウンタと、該カウンタの出力信号に対応したメモリ
セルブロックを選択するデコーダとを有することを特徴
とする、 或いは、第１の端子にウィンドパルスが入力されてい
る間に第２の端子に入力されたシリアル信号を受けメモ
リセルブロックを指定するパラレル信号を出力するシフ
トレジスタを有することを特徴とする。(H. Effects of the Invention) As described above, the semiconductor memory of the present invention includes a memory cell array divided into a plurality of memory cell blocks,
In a semiconductor memory having block selecting means for selecting the memory cell block, the block selecting means can perform collective writing on an arbitrary memory cell block. A counter for counting the number of serial pulses input to the second terminal while a window pulse is being input to the second terminal; and a decoder for selecting a memory cell block corresponding to the output signal of the counter. Or a shift register that receives a serial signal input to the second terminal while the window pulse is input to the first terminal and outputs a parallel signal specifying a memory cell block. .
従って、本発明半導体メモリによれば、メモリセルア
レイを複数のメモリセルブロックに分け、ブロック選択
手段によってメモリセルブロックを指定して一括書き込
みをすることができるので、任意のメモリセルブロック
に対して一括書き込みを行うことができるのである。Therefore, according to the semiconductor memory of the present invention, the memory cell array can be divided into a plurality of memory cell blocks, and the memory cell blocks can be designated and written collectively by the block selecting means. Writing can be performed.
そして、任意のメモりセルブロックに対して一括書き
込みを行い得るようにするために必要になる入力端子
は、ウィンドパルスを受ける第１の端子と、シリアルパ
ルスを受ける第２の端子で済む。即ち、端子数を僅かに
２個増すだけで任意のメモリセルブロックに対して一括
書き込みが可能になるようにできる。しかも、第１の単
位をチップイネーブル信号入力端子として用いることと
した場合には、増やす端子数は僅かに１個で済む。Then, the only input terminals required to enable batch writing to an arbitrary memory cell block are a first terminal for receiving a window pulse and a second terminal for receiving a serial pulse. That is, it is possible to write data to an arbitrary memory cell block at a time by increasing the number of terminals by only two. In addition, when the first unit is used as a chip enable signal input terminal, the number of terminals to be added is only one.
第１図及び第２図は本発明半導体メモリの一つの実施例
を説明するためのもので、第１図は回路ブロック図、第
２図は動作タイミングチャート、第３図は本発明半導体
メモリの別の実施例を示す回路ブロック図である。 符号の説明 １……半導体メモリ、 ２……メモリセルアレイ、 31〜3n……メモリセルブロック、 ５……デコーダ、６……カウンタ、 ７……ブロック選択手段、 7a……シフトレジスタ（ブロック選択手段）。1 and 2 are diagrams for explaining one embodiment of the semiconductor memory of the present invention. FIG. 1 is a circuit block diagram, FIG. 2 is an operation timing chart, and FIG. FIG. 10 is a circuit block diagram showing another embodiment. REFERENCE NUMERALS 1 ...... semiconductor memory, 2 ...... memory cell array, 3 1 to 3 n ...... memory cell block, 5 ...... decoder, 6 ...... counter, 7 ...... block selecting means, 7a ...... shift register (block Selection means).
Claims (3)
モリセルアレイと、該メモリセルブロックを選択するブ
ロック選択手段を有し、該ブロック選択手段により任意
のメモリセルブロックに対して一括書き込みを行い得る
ようにしてなる半導体メモリにおいて、 上記ブロック選択手段は、第１の端子にウィンドパルス
が入力されている間に第２の端子に入力されたシリアル
パルスの数をカウントするカウンタと、 上記カウンタの出力信号に対応したメモリセルブロック
を選択するデコーダと、 を有することを特徴とする半導体メモリA memory cell array divided into a plurality of memory cell blocks; and a block selecting means for selecting the memory cell block, and the block selecting means can perform batch writing on an arbitrary memory cell block. In the semiconductor memory configured as above, the block selecting means includes: a counter that counts the number of serial pulses input to the second terminal while the window pulse is input to the first terminal; and an output of the counter. And a decoder for selecting a memory cell block corresponding to a signal.
モリセルアレイと、該メモリセルブロックを選択するブ
ロック選択手段を有し、該ブロック選択手段により任意
のメモリセルブロックに対して一括書き込みを行い得る
ようにしてなる半導体メモリにおいて、 上記ブロック選択手段は、第１の端子が、第１の端子に
ウィンドパルスが入力されている間に第２の端子に入力
されたシリアル信号を受けメモリセルブロックを指定す
るパラレル信号を出力するシフトレジスタを有する ことを特徴とする半導体メモリA memory cell array divided into a plurality of memory cell blocks; and a block selecting means for selecting the memory cell block, and the block selecting means can perform batch writing on an arbitrary memory cell block. In the semiconductor memory configured as described above, the block selecting means may include a memory cell block in which the first terminal receives a serial signal input to the second terminal while a wind pulse is input to the first terminal. A semiconductor memory having a shift register for outputting a designated parallel signal.
信号として受ける入力端子である ことを特徴とする請求項１又は２記載の半導体メモリ3. The semiconductor memory according to claim 1, wherein the first terminal is an input terminal receiving a chip enable signal as an input signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295160A JP2893690B2 (en) | 1988-11-22 | 1988-11-22 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63295160A JP2893690B2 (en) | 1988-11-22 | 1988-11-22 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141990A JPH02141990A (en) | 1990-05-31 |
| JP2893690B2 true JP2893690B2 (en) | 1999-05-24 |
Family
ID=17817029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63295160A Expired - Fee Related JP2893690B2 (en) | 1988-11-22 | 1988-11-22 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893690B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140627A (en) * | 1984-07-31 | 1986-02-26 | Nec Corp | Memory clear control system |
| JPH0612611B2 (en) * | 1987-02-23 | 1994-02-16 | 株式会社東芝 | Semiconductor memory |
-
1988
- 1988-11-22 JP JP63295160A patent/JP2893690B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02141990A (en) | 1990-05-31 |
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