JP2889955B2 - 分岐予測の方法とそのための装置 - Google Patents
分岐予測の方法とそのための装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Description
【発明の詳細な説明】 発明の背景 この発明は、分岐命令に伴う処理遅延を減ずることに
よりプロセッサ性能を改善するための方法および装置に
関する。特に、この発明は、分岐予測情報が命令キャッ
シュ内に設けられるスーパースカラープロセッサのため
の命令キャッシュを提供する。
よりプロセッサ性能を改善するための方法および装置に
関する。特に、この発明は、分岐予測情報が命令キャッ
シュ内に設けられるスーパースカラープロセッサのため
の命令キャッシュを提供する。
特定のアプリケーションを行うために計算システムが
要する時間は、３つの基礎的な要因、すなわちプロセッ
ササイクル時間、アプリケーションを行うために必要と
されるプロセッサ命令の数、および命令を実行するため
に必要とされるプロセッササイクルの平均数により決定
される。全体的システム性能は、これらの要因の１以上
を小さくすることにより改善できる。たとえば、アプリ
ケーションを行うために必要とされる平均サイクル数
は、マルチプロセッサアーキテクチャを採用すること、
すなわち別個の命令を同時に実行する２以上のプロセッ
サを設けることにより、大きく減ずることができる。
要する時間は、３つの基礎的な要因、すなわちプロセッ
ササイクル時間、アプリケーションを行うために必要と
されるプロセッサ命令の数、および命令を実行するため
に必要とされるプロセッササイクルの平均数により決定
される。全体的システム性能は、これらの要因の１以上
を小さくすることにより改善できる。たとえば、アプリ
ケーションを行うために必要とされる平均サイクル数
は、マルチプロセッサアーキテクチャを採用すること、
すなわち別個の命令を同時に実行する２以上のプロセッ
サを設けることにより、大きく減ずることができる。
しかし、マルチプロセッサアーキテクチャを実現する
ことに伴う不利益が存在する。マルチプロセシングが有
効であるためには、別個のプロセッサにより同時に行わ
れるように独立したタスクにアプリケーションを容易に
セグメント化できることが必要である。容易にタスクに
セグメント化可能であること、という要件により、マル
チプロセッシングを効果的に適用する可能性が制限され
る。さらに、多くの状況においては、マルチプロセシン
グにより達成される処理性能の増大が、マルチプロセッ
サを必要とすることにより課せられる費用増に見合わな
いかもしれない。
ことに伴う不利益が存在する。マルチプロセシングが有
効であるためには、別個のプロセッサにより同時に行わ
れるように独立したタスクにアプリケーションを容易に
セグメント化できることが必要である。容易にタスクに
セグメント化可能であること、という要件により、マル
チプロセッシングを効果的に適用する可能性が制限され
る。さらに、多くの状況においては、マルチプロセシン
グにより達成される処理性能の増大が、マルチプロセッ
サを必要とすることにより課せられる費用増に見合わな
いかもしれない。
マルチプロセッサに関連する不利益をさける単一プロ
セッサハードウェアアーキテクチャが提案されている。
これらのいわゆる「スーパースカラ」プロセッサは、プ
ロセッササイクル当たり１個を越える命令を持続的に実
行する速度を許容するものであり、従来のスカラプロセ
ッサのように１サイクル中で別々のパイプラインステー
ジで複数個の命令が扱うことができはするものの、最大
パイプライン容量が１サイクル当たり１命令に制限され
るものと対立するものである。対照的に、スーパースカ
ラープロセッサアーキテクチャは、別々のパイプライン
ステージ間においても、同一パイプラインステージ内に
おいても、命令の間の並列性を達成する。
セッサハードウェアアーキテクチャが提案されている。
これらのいわゆる「スーパースカラ」プロセッサは、プ
ロセッササイクル当たり１個を越える命令を持続的に実
行する速度を許容するものであり、従来のスカラプロセ
ッサのように１サイクル中で別々のパイプラインステー
ジで複数個の命令が扱うことができはするものの、最大
パイプライン容量が１サイクル当たり１命令に制限され
るものと対立するものである。対照的に、スーパースカ
ラープロセッサアーキテクチャは、別々のパイプライン
ステージ間においても、同一パイプラインステージ内に
おいても、命令の間の並列性を達成する。
しかし、サイクル当たり１個を越える命令を実行する
スーパースカラープロセッサは、命令が十分な速度で供
給されるときしか効果的ではない。もし命令フェッチの
平均速度が命令実行の平均速度より小さければ、命令フ
ェッチが全体的システム性能の制限要因となり得ること
は明白である。シーケンシャルな命令のために必要な命
令帯域幅を与えることは比較的容易である。なぜなら、
命令フェッチャは、サイクル当たりいくつもの命令を簡
単にフェッチすることができるからである。しかし、分
岐によりひき起こされるシーケンシャルでないフェッチ
が存在するときに十分な命令帯域幅を与えることははる
かに困難である。なぜなら、分岐により、命令フェッチ
が命令実行の結果に依存することになるからである。し
たがって、分岐の結果が知られていないときには、命令
フェッチャはストールするか、不正確な命令をフェッチ
してしまう。
スーパースカラープロセッサは、命令が十分な速度で供
給されるときしか効果的ではない。もし命令フェッチの
平均速度が命令実行の平均速度より小さければ、命令フ
ェッチが全体的システム性能の制限要因となり得ること
は明白である。シーケンシャルな命令のために必要な命
令帯域幅を与えることは比較的容易である。なぜなら、
命令フェッチャは、サイクル当たりいくつもの命令を簡
単にフェッチすることができるからである。しかし、分
岐によりひき起こされるシーケンシャルでないフェッチ
が存在するときに十分な命令帯域幅を与えることははる
かに困難である。なぜなら、分岐により、命令フェッチ
が命令実行の結果に依存することになるからである。し
たがって、分岐の結果が知られていないときには、命令
フェッチャはストールするか、不正確な命令をフェッチ
してしまう。
たとえば、第１図は命令キャッシュメモリにおいて４
つの命令キャッシュブロック（４ワードのキャッシュブ
ロックを仮定する）を占有する複数の命令からなる２つ
の命令ランを例示する。第１の命令ランは、命令S1ない
しS5からなり、それは第２の命令ランT1ないしT4への分
岐を含む。第２図は、例示の目的のために分岐の結果を
決定するために２サイクルが必要とされると仮定して、
これらの命令ランが４命令デコーダおよび２命令デコー
ダによってどのように順序付けられるかを示す。予想さ
れるように、４命令デコーダは、２命令デコーダより高
い命令帯域幅を与えるが、どちらもスーパースカラープ
ロセッサのために十分な命令帯域幅は与えない。第３図
に示されるように、もし分岐遅延が０に減じられれば、
命令の帯域幅は劇的に改善される。
つの命令キャッシュブロック（４ワードのキャッシュブ
ロックを仮定する）を占有する複数の命令からなる２つ
の命令ランを例示する。第１の命令ランは、命令S1ない
しS5からなり、それは第２の命令ランT1ないしT4への分
岐を含む。第２図は、例示の目的のために分岐の結果を
決定するために２サイクルが必要とされると仮定して、
これらの命令ランが４命令デコーダおよび２命令デコー
ダによってどのように順序付けられるかを示す。予想さ
れるように、４命令デコーダは、２命令デコーダより高
い命令帯域幅を与えるが、どちらもスーパースカラープ
ロセッサのために十分な命令帯域幅は与えない。第３図
に示されるように、もし分岐遅延が０に減じられれば、
命令の帯域幅は劇的に改善される。
分岐により引起こされる命令フェッチャおよび実行ユ
ニットの間の依存は、実行ユニットが分岐を実行すべき
かどうかを示すのを待つことなしに、命令のフェッチの
間に分岐の結果を予測することにより減少できる。分岐
予測は、分岐の結果が所与の時間期間内では頻繁には変
化しないという事実を大きな基礎とする。命令フェッチ
ャは、実行ユニットにより行なわれた先の分岐実行の結
果により集積された情報を使用して将来の分岐実行を予
測することができる。
ニットの間の依存は、実行ユニットが分岐を実行すべき
かどうかを示すのを待つことなしに、命令のフェッチの
間に分岐の結果を予測することにより減少できる。分岐
予測は、分岐の結果が所与の時間期間内では頻繁には変
化しないという事実を大きな基礎とする。命令フェッチ
ャは、実行ユニットにより行なわれた先の分岐実行の結
果により集積された情報を使用して将来の分岐実行を予
測することができる。
ハードウェア分岐予測のための従来の方法は、最も最
近実行された分岐についての命令を収集するために、分
岐ターゲットバッファを使用する。たとえば、1984年１
月「IEEEコンピュータ」第17巻６頁ないし22頁、Ｊ・Ｋ
・Ｆ・リー氏およびＡ・Ｊ・スミス氏による、「分岐予
測戦略および分岐ターゲットバッファ設計（Branch Pre
diction Strategies and Branch Target Buffer Desig
n）」を参照されたい。典型的には、分岐ターゲットバ
ッファは命令アドレスを使用してアクセスされ、そのア
ドレスの命令が分岐命令であるかどうかを示す。もし命
令が分岐命令であれば、分岐ターゲットバッファは予測
された結果およびターゲットアドレスを示す。
近実行された分岐についての命令を収集するために、分
岐ターゲットバッファを使用する。たとえば、1984年１
月「IEEEコンピュータ」第17巻６頁ないし22頁、Ｊ・Ｋ
・Ｆ・リー氏およびＡ・Ｊ・スミス氏による、「分岐予
測戦略および分岐ターゲットバッファ設計（Branch Pre
diction Strategies and Branch Target Buffer Desig
n）」を参照されたい。典型的には、分岐ターゲットバ
ッファは命令アドレスを使用してアクセスされ、そのア
ドレスの命令が分岐命令であるかどうかを示す。もし命
令が分岐命令であれば、分岐ターゲットバッファは予測
された結果およびターゲットアドレスを示す。
分岐ターゲットバッファの的中率、すなわちそれがフ
ェッチされたときに分岐ターゲットバッファ内で分岐が
見つけられる確率は、分岐ターゲットバッファのサイズ
が大きくなるにつれて増加する。第４図は、選択された
サンプルでのベンチマークプログラムのためのターゲッ
ト分岐バッファに対する的中率のグラフであり、容認で
きる予測の正確さを得るためには、比較的大きな分岐タ
ーゲットバッファが必要であることを示す。したがっ
て、従来の分岐ターゲットバッファと比べてハードウェ
アサポートがより小さくてよい。改良されたハードウェ
ア分岐予測アーキテクチャを提供することが望ましい。
ェッチされたときに分岐ターゲットバッファ内で分岐が
見つけられる確率は、分岐ターゲットバッファのサイズ
が大きくなるにつれて増加する。第４図は、選択された
サンプルでのベンチマークプログラムのためのターゲッ
ト分岐バッファに対する的中率のグラフであり、容認で
きる予測の正確さを得るためには、比較的大きな分岐タ
ーゲットバッファが必要であることを示す。したがっ
て、従来の分岐ターゲットバッファと比べてハードウェ
アサポートがより小さくてよい。改良されたハードウェ
ア分岐予測アーキテクチャを提供することが望ましい。
発明の概要 この発明は、分岐予測命令が命令キャッシュメモリ内
に設けられるスーパースカラープロセッサを提供する。
命令キャッシュメモリにストアされる各命令キャッシュ
ブロックは、命令ブロックの後続のもののアドレスおよ
び命令ブロック内の分岐命令の場所を示す情報を示す命
令フィールドに加えて分岐予測命令フィールドを含む。
こうして次のキャッシュブロックを、実行すべき適切な
フェッチ動作をデコーダまたは実行ユニットが示すまで
待つことなく容易にフェッチすることができる。
に設けられるスーパースカラープロセッサを提供する。
命令キャッシュメモリにストアされる各命令キャッシュ
ブロックは、命令ブロックの後続のもののアドレスおよ
び命令ブロック内の分岐命令の場所を示す情報を示す命
令フィールドに加えて分岐予測命令フィールドを含む。
こうして次のキャッシュブロックを、実行すべき適切な
フェッチ動作をデコーダまたは実行ユニットが示すまで
待つことなく容易にフェッチすることができる。
より特定的には、この発明に従えば、命令キャッシュ
メモリに複数個の命令ブロックをロードすることにより
分岐予測が行われる。命令ブロックの各々は複数個の命
令および命令フェッチ情報を含む。命令フェッチ情報
は、アドレスタグ、分岐ブロックインデックスおよび後
続有効ビットを含む後続インデックスを含む。フェッチ
プログラムカウンタは、命令キャッシュメモリ内にスト
アされた複数個の命令ブロックの１つをプリフェッチす
るためにフェッチプログラムカウンタ値を発生させ命令
キャッシュメモリに供給するために使用される。プロセ
ッサは、プリフェッチされた命令の後続有効ビットがプ
リフェッチされた命令ブロック内の分岐命令で分岐が実
行されると予測されたことを示す予め定められた状態に
設定されているかどうかを決定する。もし後続有効ビッ
トが予め定められた状態に設定されていなければ、後続
の命令ブロックをプリフェッチするために、フェッチプ
ログラムカウンタ値が増分され命令キャッシュメモリに
供給される。もし後続有効ビットが予め定められた状態
に設定されていれば、予測されたターゲット分岐予測
が、命令ブロックに関連付けられた命令フェッチ情報フ
ィールドに含まれる情報に基づいて命令キャッシュメモ
リにより発生される。次いで、命令キャッシュメモリ内
の予測されたターゲット分岐アドレスおよび分岐命令の
分岐場所が、分岐予測メモリ内にストアされる。その後
分岐命令は、分岐実行ユニットにより実行される。分岐
実行ユニットは、実行された分岐命令に対する実際の分
岐場所アドレスおよびターゲット分岐アドレスを発生す
る。次いで、実際の分岐場所およびターゲット分岐アド
レスは、分岐予測メモリにストアされた分岐場所および
予測されたターゲット分岐アドレスとそれぞれ比較され
る。もし比較された値が等しくなければ、予測誤り信号
が発生され、当該命令ブロックに対する後続有効ビット
および命令フェッチ情報が予測誤り信号に応答して更新
される。
メモリに複数個の命令ブロックをロードすることにより
分岐予測が行われる。命令ブロックの各々は複数個の命
令および命令フェッチ情報を含む。命令フェッチ情報
は、アドレスタグ、分岐ブロックインデックスおよび後
続有効ビットを含む後続インデックスを含む。フェッチ
プログラムカウンタは、命令キャッシュメモリ内にスト
アされた複数個の命令ブロックの１つをプリフェッチす
るためにフェッチプログラムカウンタ値を発生させ命令
キャッシュメモリに供給するために使用される。プロセ
ッサは、プリフェッチされた命令の後続有効ビットがプ
リフェッチされた命令ブロック内の分岐命令で分岐が実
行されると予測されたことを示す予め定められた状態に
設定されているかどうかを決定する。もし後続有効ビッ
トが予め定められた状態に設定されていなければ、後続
の命令ブロックをプリフェッチするために、フェッチプ
ログラムカウンタ値が増分され命令キャッシュメモリに
供給される。もし後続有効ビットが予め定められた状態
に設定されていれば、予測されたターゲット分岐予測
が、命令ブロックに関連付けられた命令フェッチ情報フ
ィールドに含まれる情報に基づいて命令キャッシュメモ
リにより発生される。次いで、命令キャッシュメモリ内
の予測されたターゲット分岐アドレスおよび分岐命令の
分岐場所が、分岐予測メモリ内にストアされる。その後
分岐命令は、分岐実行ユニットにより実行される。分岐
実行ユニットは、実行された分岐命令に対する実際の分
岐場所アドレスおよびターゲット分岐アドレスを発生す
る。次いで、実際の分岐場所およびターゲット分岐アド
レスは、分岐予測メモリにストアされた分岐場所および
予測されたターゲット分岐アドレスとそれぞれ比較され
る。もし比較された値が等しくなければ、予測誤り信号
が発生され、当該命令ブロックに対する後続有効ビット
および命令フェッチ情報が予測誤り信号に応答して更新
される。
以上に述べたような命令キャッシュおよび分岐予測メ
モリの利用は、同量のハードウェアサポートを必要とす
ることなしに、ターゲット分岐バッファのものと実質的
に同一の分岐予測の正確さを与える。
モリの利用は、同量のハードウェアサポートを必要とす
ることなしに、ターゲット分岐バッファのものと実質的
に同一の分岐予測の正確さを与える。
以上を背景として、次に図面と関連して以下の好まし
い実施例の詳細な説明が参照されるべきである。
い実施例の詳細な説明が参照されるべきである。
好ましい実施例の詳細な説明 スーパースカラープロセッサに必要とされる命令キャ
ッシュメモリのエントリの好ましいレイアウトを示す第
５図を参照して、この発明にしたがったスーパースカラ
ープロセッサのための命令キャッシュの基本的動作につ
いて述べる。図示された例において、キャッシュエント
リは４つの命令と命令フェッチ情報とを保持し、命令フ
ェッチ情報は拡大して示しているように従来のアドレス
タグフィールドと、二つの新たなフィールド（フェッチ
されると予測された次のエントリと、実行されると予測
された次のエントリ内の最初の命令との双方を示す後続
インデックスフィールドと、当該命令ブロック内の分岐
点の場所を示す分岐ブロックインデックスフィールド）
とを含む。後続インデックスフィールドは完全な命令ア
ドレスを特定するわけではないが、命令キャッシュ内の
任意の命令アドレスを選択するためには十分なサイズを
持っている。後続インデックスフィールドは後続有効ビ
ットを含み、後続有効ビットは、セットされている場合
には分岐が実行されると予測されたことを示し、クリア
されているときには分岐が実行されないと予測されたこ
とを示す。
ッシュメモリのエントリの好ましいレイアウトを示す第
５図を参照して、この発明にしたがったスーパースカラ
ープロセッサのための命令キャッシュの基本的動作につ
いて述べる。図示された例において、キャッシュエント
リは４つの命令と命令フェッチ情報とを保持し、命令フ
ェッチ情報は拡大して示しているように従来のアドレス
タグフィールドと、二つの新たなフィールド（フェッチ
されると予測された次のエントリと、実行されると予測
された次のエントリ内の最初の命令との双方を示す後続
インデックスフィールドと、当該命令ブロック内の分岐
点の場所を示す分岐ブロックインデックスフィールド）
とを含む。後続インデックスフィールドは完全な命令ア
ドレスを特定するわけではないが、命令キャッシュ内の
任意の命令アドレスを選択するためには十分なサイズを
持っている。後続インデックスフィールドは後続有効ビ
ットを含み、後続有効ビットは、セットされている場合
には分岐が実行されると予測されたことを示し、クリア
されているときには分岐が実行されないと予測されたこ
とを示す。
第６図は、64キロバイトのダイレクトマップされたキ
ャッシュと図示したような命令アドレスとを前提とし
て、第３図に示されるコードシーケンスに対する命令キ
ャッシュのエントリを示している。キャッシュエントリ
が最初にロードされるとき、アドレスタグがセットされ
後続有効ビットはクリアされる。したがって新たにロー
ドされたエントリに対するデフォルトは、分岐が実行さ
れたないと予測すること、および次のシーケンシャルな
命令ブロックがフェッチされるべきこと、である。第６
図はまた、分岐が生ずる命令ブロックの後続インデック
スフィールドを後続命令ブロックのアドレスタグと連結
することにより、分岐点において分岐ターゲットプログ
ラムカウンタを組み立てることができるということを示
す。
ャッシュと図示したような命令アドレスとを前提とし
て、第３図に示されるコードシーケンスに対する命令キ
ャッシュのエントリを示している。キャッシュエントリ
が最初にロードされるとき、アドレスタグがセットされ
後続有効ビットはクリアされる。したがって新たにロー
ドされたエントリに対するデフォルトは、分岐が実行さ
れたないと予測すること、および次のシーケンシャルな
命令ブロックがフェッチされるべきこと、である。第６
図はまた、分岐が生ずる命令ブロックの後続インデック
スフィールドを後続命令ブロックのアドレスタグと連結
することにより、分岐点において分岐ターゲットプログ
ラムカウンタを組み立てることができるということを示
す。
現在の命令ブロックの先頭の命令の有効性は、好まし
くは先行する命令ブロックの後続インデックスフィール
ドの下位ビットによって決定される。先行する命令ブロ
ックの後続インデックスは現在の命令ブロック内のどの
命令をポイントすることもでき、現在の命令ブロック内
の当該ポイントまでの命令はプロセッサによって実行さ
れない。ブロックの最後の命令の有効性は、分岐ブロッ
クインデックスにより決定され、分岐ブロックインデッ
クスは分岐が実行されると予測された点を示す。命令デ
コーダが有効な命令を判定するときには分岐ブロックイ
ンデックスが必要であるが、キャッシュエントリは後続
インデックスフィールドのみによって取出される。
くは先行する命令ブロックの後続インデックスフィール
ドの下位ビットによって決定される。先行する命令ブロ
ックの後続インデックスは現在の命令ブロック内のどの
命令をポイントすることもでき、現在の命令ブロック内
の当該ポイントまでの命令はプロセッサによって実行さ
れない。ブロックの最後の命令の有効性は、分岐ブロッ
クインデックスにより決定され、分岐ブロックインデッ
クスは分岐が実行されると予測された点を示す。命令デ
コーダが有効な命令を判定するときには分岐ブロックイ
ンデックスが必要であるが、キャッシュエントリは後続
インデックスフィールドのみによって取出される。
分岐予測を検査するために、プロセッサは、予測され
た分岐が予測された順番にしたがって格納されたリスト
を、命令キャッシュと関連付けられた分岐予測FIFO内に
維持する。リスト内の各エントリは、命令キャッシュ内
の分岐の位置を示し、それら位置は分岐エントリに先行
するエントリの後続インデックスと分岐場所インデック
スとを連結することにより特定される。各エントリはま
た、分岐のターゲットに対する完全なプログラムカウン
タ値を含んでいる。
た分岐が予測された順番にしたがって格納されたリスト
を、命令キャッシュと関連付けられた分岐予測FIFO内に
維持する。リスト内の各エントリは、命令キャッシュ内
の分岐の位置を示し、それら位置は分岐エントリに先行
するエントリの後続インデックスと分岐場所インデック
スとを連結することにより特定される。各エントリはま
た、分岐のターゲットに対する完全なプログラムカウン
タ値を含んでいる。
プロセッサは、分岐実行ユニットを用いて全分岐をそ
れらのもとの順番にしたがって実行し、それら分岐の実
行の結果得られる情報を予測された分岐のリストの先頭
の情報と比較する。分岐予測が成功するためには以下の
条件が成立しなければならない。第１に、もし分岐が実
行されれば、命令キャッシュ内におけるその位置は分岐
予測FIFO内に含まれるリストのうちの次の分岐の位置と
一致しなければならない。この条件は、分岐しないと予
測された分岐命令で分岐が実行されたものを検出するた
めに必要である。第２に、リストの先頭の分岐の予測さ
れたターゲットアドレスは、分岐を実行することにより
決定された次の命令アドレスと一致しなければならな
い。
れらのもとの順番にしたがって実行し、それら分岐の実
行の結果得られる情報を予測された分岐のリストの先頭
の情報と比較する。分岐予測が成功するためには以下の
条件が成立しなければならない。第１に、もし分岐が実
行されれば、命令キャッシュ内におけるその位置は分岐
予測FIFO内に含まれるリストのうちの次の分岐の位置と
一致しなければならない。この条件は、分岐しないと予
測された分岐命令で分岐が実行されたものを検出するた
めに必要である。第２に、リストの先頭の分岐の予測さ
れたターゲットアドレスは、分岐を実行することにより
決定された次の命令アドレスと一致しなければならな
い。
２番目の比較は、二つの位置が一致したときだけ意味
があり、分岐すると予測された分岐命令であって分岐が
されなかったものを検出するのに主として必要とされ
る。しかし、予測されたターゲットアドレスは後続ブロ
ックのアドレスタグに基づいているので、この比較によ
りまた、実行時のキャッシュの入換えにより、もとのタ
ーゲットエントリが取り除かれていたことが検出され
る。加えて、プログラムカウタン値を比較することによ
り間接分岐が適切に予測されたかどうかが検査される。
があり、分岐すると予測された分岐命令であって分岐が
されなかったものを検出するのに主として必要とされ
る。しかし、予測されたターゲットアドレスは後続ブロ
ックのアドレスタグに基づいているので、この比較によ
りまた、実行時のキャッシュの入換えにより、もとのタ
ーゲットエントリが取り除かれていたことが検出され
る。加えて、プログラムカウタン値を比較することによ
り間接分岐が適切に予測されたかどうかが検査される。
上述した条件のいずれか一つまたは双方が満足されな
いときには、分岐予測は誤りである。予測誤りが生ずる
と、実行ユニットにより決定された分岐の場所を用いて
適切なキャッシュエントリをフェッチしなければならな
い。不正確な命令ブロックに対する後続有効ビットおよ
び命令フェッチ情報はまた、予測誤りに基づいて、分岐
の実際の実行結果を反映するように更新されなければな
らない。たとえば、分岐すると予測されたにもかかわら
ず分岐が生じなかったときには、当該命令ブロックの次
のフェッチ時には、分岐は生じないと予測されるよう
に、後続有効ビットはクリアされなければならない。こ
うして、後続有効ビットと命令フェッチ情報とは常に当
該分岐命令の前回の実際の実行結果を常に反映する。
いときには、分岐予測は誤りである。予測誤りが生ずる
と、実行ユニットにより決定された分岐の場所を用いて
適切なキャッシュエントリをフェッチしなければならな
い。不正確な命令ブロックに対する後続有効ビットおよ
び命令フェッチ情報はまた、予測誤りに基づいて、分岐
の実際の実行結果を反映するように更新されなければな
らない。たとえば、分岐すると予測されたにもかかわら
ず分岐が生じなかったときには、当該命令ブロックの次
のフェッチ時には、分岐は生じないと予測されるよう
に、後続有効ビットはクリアされなければならない。こ
うして、後続有効ビットと命令フェッチ情報とは常に当
該分岐命令の前回の実際の実行結果を常に反映する。
上述した事項を背景として、本願発明の好ましい実施
例の詳細な説明のために第７図を参照する。第７図は、
バスインターフェイスユニット（BIU）10、命令キャッ
シュ12、分岐予測FIFO14、命令デコーダ16、レジスタフ
ァイル18、リオーダバッファ20、分岐実行ユニット22、
算術論理ユニット（ALU）24、シフタユニット30、ロー
ドユニット32、ストアユニット33、およびデータキャッ
シュ34を含むスーパースカラープロセッサのブロック図
を示す。
例の詳細な説明のために第７図を参照する。第７図は、
バスインターフェイスユニット（BIU）10、命令キャッ
シュ12、分岐予測FIFO14、命令デコーダ16、レジスタフ
ァイル18、リオーダバッファ20、分岐実行ユニット22、
算術論理ユニット（ALU）24、シフタユニット30、ロー
ドユニット32、ストアユニット33、およびデータキャッ
シュ34を含むスーパースカラープロセッサのブロック図
を示す。
リオーダバッファ20はFIFOとして管理される。命令デ
コーダ16によって命令がデコードされたとき、対応のエ
ントリがリオーダバッファ20内にアロケートされる。命
令の実行が完了したときに、デコードされた命令の結果
値が、アロケートされたエントリに書込まれる。この結
果値はもしこの命令と関連する例外が何もなければその
後レジスタファイル18に書込まれる。もしある命令につ
いて、関連するエントリがリオーダバッファ20の先頭に
達するまでに完了しなければ、リオーダバッファ20の歩
進は当該命令が完了するまで停止されるが、さらに他の
エントリをアロケートし続けることはできる。もし例外
または分岐予測誤りがある場合、リオーダバッファ20の
内容は全体が廃棄される。
コーダ16によって命令がデコードされたとき、対応のエ
ントリがリオーダバッファ20内にアロケートされる。命
令の実行が完了したときに、デコードされた命令の結果
値が、アロケートされたエントリに書込まれる。この結
果値はもしこの命令と関連する例外が何もなければその
後レジスタファイル18に書込まれる。もしある命令につ
いて、関連するエントリがリオーダバッファ20の先頭に
達するまでに完了しなければ、リオーダバッファ20の歩
進は当該命令が完了するまで停止されるが、さらに他の
エントリをアロケートし続けることはできる。もし例外
または分岐予測誤りがある場合、リオーダバッファ20の
内容は全体が廃棄される。
第８図に示すように、命令キャッシュ12は、ダイレク
トマッピングされた各々４ワードからなる512個の命令
ブロックとして編成された命令キャッシュである命令ス
トアアレイ36と、19ビットタグからなる512個のエント
リと全ブロックに対する単一の有効ビットとを有するタ
グアレイ38と、11ビット後続インデックスおよびセット
時には命令ストアアレイ36をアクセスするのに後続アレ
イ40に格納された後続インデックスが使用されるべきで
あることを示しクリア時には当該命令ブロック内では分
岐はないと予測されたことを示す後続有効ビットとを有
するデュアルポートの後続アレイ40と、命令キャッシュ
12内の各命令ブロックに対して、ブロック内で実行され
ると最後に予測された命令を示す分岐ブロックインジケ
ータを含むデュアルポートブロック状態アレイ42と、命
令流を命令キャッシュ12からプリフェッチするのに使用
されるPC値を生成する（フェッチPCラッチ46、MUXユニ
ット48およびインクリメンタ（INC）50を含む）フェッ
チプログラムカウンタ（PC）44と、命令キャッシュ12か
らの命令のフェッチ、ミス発生時のキャッシュブロック
の入換え、および予測誤りされた分岐があったときに後
続アレイ40とデュアルポートブロック状態アレイ42とを
再フォーマットするための命令フェッチ制御ユニット52
と、命令デコーダ16に与えられるべき命令がロードされ
る命令レジスタラッチ54とを含む。
トマッピングされた各々４ワードからなる512個の命令
ブロックとして編成された命令キャッシュである命令ス
トアアレイ36と、19ビットタグからなる512個のエント
リと全ブロックに対する単一の有効ビットとを有するタ
グアレイ38と、11ビット後続インデックスおよびセット
時には命令ストアアレイ36をアクセスするのに後続アレ
イ40に格納された後続インデックスが使用されるべきで
あることを示しクリア時には当該命令ブロック内では分
岐はないと予測されたことを示す後続有効ビットとを有
するデュアルポートの後続アレイ40と、命令キャッシュ
12内の各命令ブロックに対して、ブロック内で実行され
ると最後に予測された命令を示す分岐ブロックインジケ
ータを含むデュアルポートブロック状態アレイ42と、命
令流を命令キャッシュ12からプリフェッチするのに使用
されるPC値を生成する（フェッチPCラッチ46、MUXユニ
ット48およびインクリメンタ（INC）50を含む）フェッ
チプログラムカウンタ（PC）44と、命令キャッシュ12か
らの命令のフェッチ、ミス発生時のキャッシュブロック
の入換え、および予測誤りされた分岐があったときに後
続アレイ40とデュアルポートブロック状態アレイ42とを
再フォーマットするための命令フェッチ制御ユニット52
と、命令デコーダ16に与えられるべき命令がロードされ
る命令レジスタラッチ54とを含む。
分岐予測FIFO14は、命令ブロック内に全ての予測され
た分岐に関する情報を維持するのに使用される。特に、
分岐が発生すると予測されたキャッシュ内の場所（すな
わち分岐場所）と、分岐の、予測された分岐ターゲット
PCとが分岐予測FIFO14内に格納される。第９図に示すよ
うに、分岐予測FIFO14は好ましくはターゲットPC FIFO
と分岐場所FIFO、ならびにインクリメントされる読出／
書込ポインタ56および58を有する固定したアレイとして
実現され、さらに分岐場所データバス（CPC）およびタ
ーゲットPCデータバス（TPC）にそれぞれ結合されたタ
ーゲットPC比較器60および分岐場所比較器62を含む。タ
ーゲットPC比較器60および分岐場所比較器62の出力信号
は分岐FIFO制御回路63に与えられる。分岐予測FIFO14に
替えて、シフト可能なアレイまたは循環型のFIFOとして
実現することもできる。
た分岐に関する情報を維持するのに使用される。特に、
分岐が発生すると予測されたキャッシュ内の場所（すな
わち分岐場所）と、分岐の、予測された分岐ターゲット
PCとが分岐予測FIFO14内に格納される。第９図に示すよ
うに、分岐予測FIFO14は好ましくはターゲットPC FIFO
と分岐場所FIFO、ならびにインクリメントされる読出／
書込ポインタ56および58を有する固定したアレイとして
実現され、さらに分岐場所データバス（CPC）およびタ
ーゲットPCデータバス（TPC）にそれぞれ結合されたタ
ーゲットPC比較器60および分岐場所比較器62を含む。タ
ーゲットPC比較器60および分岐場所比較器62の出力信号
は分岐FIFO制御回路63に与えられる。分岐予測FIFO14に
替えて、シフト可能なアレイまたは循環型のFIFOとして
実現することもできる。
分岐実行ユニット22は、分岐命令を実際に実行し分岐
結果をリオーダバッファ20に書込むハードウェアを含ん
でいる。第10図に示すように、分岐実行ユニット22は分
岐予約ステーション82と、分岐計算ユニット84と、結果
バスインターフェイス86とを含む。分岐予約ステーショ
ン82はFIFOアレイであって、デコードされた命令を命令
デコーダ16から、オペランド情報をレジスタファイル18
およびリオーダバッファ20から受け、デコードされた命
令に依存性がなくなり、かつ分岐計算ユニット84が命令
を自由に実行可能となるまでこの情報を保持する。結果
バスインターフェイス86は分岐実行ユニット22をCPCバ
スおよびTPCバスに結合し、これらバスは第９図に示す
ように分岐予測FIFO14の分岐場所比較器62およびターゲ
ットPC比較器60に結合されている。
結果をリオーダバッファ20に書込むハードウェアを含ん
でいる。第10図に示すように、分岐実行ユニット22は分
岐予約ステーション82と、分岐計算ユニット84と、結果
バスインターフェイス86とを含む。分岐予約ステーショ
ン82はFIFOアレイであって、デコードされた命令を命令
デコーダ16から、オペランド情報をレジスタファイル18
およびリオーダバッファ20から受け、デコードされた命
令に依存性がなくなり、かつ分岐計算ユニット84が命令
を自由に実行可能となるまでこの情報を保持する。結果
バスインターフェイス86は分岐実行ユニット22をCPCバ
スおよびTPCバスに結合し、これらバスは第９図に示す
ように分岐予測FIFO14の分岐場所比較器62およびターゲ
ットPC比較器60に結合されている。
動作において、命令キャッシュ12には命令メモリから
BIU10を介して受ける命令がロードされる。フェッチPC4
4は、命令流をプリフェッチするために、予測されたフ
ェッチPC値を命令キャッシュ12に対して供給する。前述
したように、各命令ブロックに対する後続有効ビット
は、当該命令ブロックが最初に命令キャッシュ12にロー
ドされたときにクリアされる。したがって、所与の命令
ブロックが最初に命令キャッシュ12からフェッチされた
ときには、そのブロック内のどの分岐も実行されないも
のと予測されている。プリフェッチされた命令ブロック
は命令レジスタラッチ54を介して命令デコーダ16に供給
される。予測されたフェッチPCはこの後インクリメンタ
50によって増分され再びMUXユニット48を介してフェッ
チPCラッチ46にロードされる。その結果得られたPCが、
命令記憶装置内のシーケンシャルな命令ブロックをフェ
ッチするために命令キャッシュ12に供給される。
BIU10を介して受ける命令がロードされる。フェッチPC4
4は、命令流をプリフェッチするために、予測されたフ
ェッチPC値を命令キャッシュ12に対して供給する。前述
したように、各命令ブロックに対する後続有効ビット
は、当該命令ブロックが最初に命令キャッシュ12にロー
ドされたときにクリアされる。したがって、所与の命令
ブロックが最初に命令キャッシュ12からフェッチされた
ときには、そのブロック内のどの分岐も実行されないも
のと予測されている。プリフェッチされた命令ブロック
は命令レジスタラッチ54を介して命令デコーダ16に供給
される。予測されたフェッチPCはこの後インクリメンタ
50によって増分され再びMUXユニット48を介してフェッ
チPCラッチ46にロードされる。その結果得られたPCが、
命令記憶装置内のシーケンシャルな命令ブロックをフェ
ッチするために命令キャッシュ12に供給される。
分岐実行ユニット22は、プリフェッチされた先頭の命
令ブロック内に含まれる分岐命令をいずれも処理し、実
行された分岐命令に対する実際のPC値とターゲットPC値
とを生成する。ここで、実行時に分岐が実行されなかっ
たら、分岐実行ユニット22によって生成されたターゲッ
トPC値が実際のPC値の次のシーケンシャルな値となるこ
と、すなわちこの意味での「ターゲットPC」という語は
必ずしも実行された分岐のターゲットのことは意味せ
ず、代わりに分岐結果にかかわらず実行されるべき次の
命令ブロックのアドレスのことを指すことに注意すべき
である。実際のPC値およびターゲットPC値はそれぞれCP
CバスおよびTPCバスに供給され、分岐予測FIFO内の分岐
場所比較器およびターゲットPC比較器にロードされる。
令ブロック内に含まれる分岐命令をいずれも処理し、実
行された分岐命令に対する実際のPC値とターゲットPC値
とを生成する。ここで、実行時に分岐が実行されなかっ
たら、分岐実行ユニット22によって生成されたターゲッ
トPC値が実際のPC値の次のシーケンシャルな値となるこ
と、すなわちこの意味での「ターゲットPC」という語は
必ずしも実行された分岐のターゲットのことは意味せ
ず、代わりに分岐結果にかかわらず実行されるべき次の
命令ブロックのアドレスのことを指すことに注意すべき
である。実際のPC値およびターゲットPC値はそれぞれCP
CバスおよびTPCバスに供給され、分岐予測FIFO内の分岐
場所比較器およびターゲットPC比較器にロードされる。
分岐が生じないと予測されたにもかかわらず実行時に
分岐が生じた場合、分岐実行ユニット22によって供給さ
れた実際のPC値と分岐予測FIFO14の分岐場所FIFOによっ
て供給された分岐場所値との比較は失敗するであろう。
分岐予測FIFO14は分岐予測誤り信号をリセットして発生
し、当該信号は命令キャッシュ12の命令フェッチ制御ユ
ニットに供給される。分岐実行ユニット22からのターゲ
ットPCがMUXユニット48を介してフェッチPCラッチ46に
ロードされ、後続アレイは命令フェッチ制御ユニット52
による制御のもとで後続有効ビットをセットするように
更新される。こうして、当該命令ブロックを後でフェッ
チしたときには、この分岐が生ずるものとして予測され
ることになる。
分岐が生じた場合、分岐実行ユニット22によって供給さ
れた実際のPC値と分岐予測FIFO14の分岐場所FIFOによっ
て供給された分岐場所値との比較は失敗するであろう。
分岐予測FIFO14は分岐予測誤り信号をリセットして発生
し、当該信号は命令キャッシュ12の命令フェッチ制御ユ
ニットに供給される。分岐実行ユニット22からのターゲ
ットPCがMUXユニット48を介してフェッチPCラッチ46に
ロードされ、後続アレイは命令フェッチ制御ユニット52
による制御のもとで後続有効ビットをセットするように
更新される。こうして、当該命令ブロックを後でフェッ
チしたときには、この分岐が生ずるものとして予測され
ることになる。
後続有効ビットがセットされ分岐が生ずると予測され
たことを示している場合、フェッチPCラッチの値が分岐
予測FIFO内のエントリのうち利用可能な次のものにロー
ドされる。タグアレイから読み出されたタグフィールド
と後続インデックスとから形成された再構成された予測
フェッチPCはMUXユニット48を介してフェッチPCラッチ4
6にロードされる。この再構成されたフェッチPCは次の
命令をフェッチするために命令ストアアレイ36に、およ
び分岐予測FIFOに供給される。このようにして、分岐予
測FIFOは、分岐の分岐場所と予測された分岐のターゲッ
トとをともに含む。
たことを示している場合、フェッチPCラッチの値が分岐
予測FIFO内のエントリのうち利用可能な次のものにロー
ドされる。タグアレイから読み出されたタグフィールド
と後続インデックスとから形成された再構成された予測
フェッチPCはMUXユニット48を介してフェッチPCラッチ4
6にロードされる。この再構成されたフェッチPCは次の
命令をフェッチするために命令ストアアレイ36に、およ
び分岐予測FIFOに供給される。このようにして、分岐予
測FIFOは、分岐の分岐場所と予測された分岐のターゲッ
トとをともに含む。
分岐実行ユニット22はこの後分岐命令を実行し実際の
PC値とターゲットPC値とを発生し、それらは分岐予測FI
FO内の分岐場所比較器およびターゲットPC比較器に供給
される。分岐が生ずると予測されると、分岐実行ユニッ
ト22によって発生されたPC値は常に分岐場所FIFOからロ
ードされた分岐場所と一致する。しかし、分岐実行ユニ
ット22によって発生されたターゲットPC値が分岐予測FI
FO14にストアされているターゲットPC値と一致しないと
いう結果を生ずる可能性がある状態が３つ有る。分岐が
生ずると予測されたが実際には生じなかった場合には後
続有効ビットはクリアされなければならない。分岐が、
予測されたアドレスと異なるアドレスへのサブルーチン
からの戻りを実行した場合には、後続インデックスは更
新しなければならない。または、分岐命令の実行前にキ
ャッシュの入換えが生じた場合、命令キャッシュをリロ
ードする必要が生ずる。
PC値とターゲットPC値とを発生し、それらは分岐予測FI
FO内の分岐場所比較器およびターゲットPC比較器に供給
される。分岐が生ずると予測されると、分岐実行ユニッ
ト22によって発生されたPC値は常に分岐場所FIFOからロ
ードされた分岐場所と一致する。しかし、分岐実行ユニ
ット22によって発生されたターゲットPC値が分岐予測FI
FO14にストアされているターゲットPC値と一致しないと
いう結果を生ずる可能性がある状態が３つ有る。分岐が
生ずると予測されたが実際には生じなかった場合には後
続有効ビットはクリアされなければならない。分岐が、
予測されたアドレスと異なるアドレスへのサブルーチン
からの戻りを実行した場合には、後続インデックスは更
新しなければならない。または、分岐命令の実行前にキ
ャッシュの入換えが生じた場合、命令キャッシュをリロ
ードする必要が生ずる。
上述した分岐予測方式の主たるハードウェア費用は、
命令キャッシュ内の各エントリに対して後続インデック
スと分岐ブロックインデックスフィールドとを設けるこ
とによるキャッシュサイズの増加である。しかし、この
増加は、他のハードウェア予測方式と比較すると最小で
ある。なぜなら、本願発明では、キャッシュブロック当
たり、生ずるだろう分岐については１つだけ予測し、当
該命令ブロックにおいて生じないだろう分岐については
後続インデックスに分岐情報を全く記憶しないことによ
り非分岐を予測することによって記憶空間を節約してい
るからである。８キロバイトのダイレクトマップされた
キャッシュに対しては、フィールドを追加することによ
り必要となるキャッシュ容量は約８パーセント増加す
る。しかし、分岐予測によるシステム全体の性能の増大
により、命令キャッシュのサイズ増を要するという条件
は正当化される。
命令キャッシュ内の各エントリに対して後続インデック
スと分岐ブロックインデックスフィールドとを設けるこ
とによるキャッシュサイズの増加である。しかし、この
増加は、他のハードウェア予測方式と比較すると最小で
ある。なぜなら、本願発明では、キャッシュブロック当
たり、生ずるだろう分岐については１つだけ予測し、当
該命令ブロックにおいて生じないだろう分岐については
後続インデックスに分岐情報を全く記憶しないことによ
り非分岐を予測することによって記憶空間を節約してい
るからである。８キロバイトのダイレクトマップされた
キャッシュに対しては、フィールドを追加することによ
り必要となるキャッシュ容量は約８パーセント増加す
る。しかし、分岐予測によるシステム全体の性能の増大
により、命令キャッシュのサイズ増を要するという条件
は正当化される。
分岐予測誤りがあった場合にキャッシュエントリを更
新しなければならないという条件は、正しい分岐ターゲ
ットをフェッチしなければならないという要件と競合す
る。つまり、２つの別々のエントリに対するフェッチ情
報を同時に読み書きすることができなければ、分岐予測
誤りがあったときのフェッチ情報の更新によって命令フ
ェッチの１サイクルが奪われてしまう。しかし、１サイ
クルを余計に必要とすることによる性能低下は小さいも
のでしかない。なぜなら、分岐予測誤りはそれほど頻繁
には生じないし、分岐予測に伴う性能の向上の方が、分
岐予測誤りに対して必要となるサイクル数による性能低
下よりずっと影響が大きいためである。
新しなければならないという条件は、正しい分岐ターゲ
ットをフェッチしなければならないという要件と競合す
る。つまり、２つの別々のエントリに対するフェッチ情
報を同時に読み書きすることができなければ、分岐予測
誤りがあったときのフェッチ情報の更新によって命令フ
ェッチの１サイクルが奪われてしまう。しかし、１サイ
クルを余計に必要とすることによる性能低下は小さいも
のでしかない。なぜなら、分岐予測誤りはそれほど頻繁
には生じないし、分岐予測に伴う性能の向上の方が、分
岐予測誤りに対して必要となるサイクル数による性能低
下よりずっと影響が大きいためである。
ある好ましい実施例を特に参照しながら本願発明を説
明してきた。しかし本願発明はこれら開示された実施例
に限定されるものではなく、前掲の特許請求の範囲の記
載の範囲内で修正および変形を行うことができる。
明してきた。しかし本願発明はこれら開示された実施例
に限定されるものではなく、前掲の特許請求の範囲の記
載の範囲内で修正および変形を行うことができる。
第１図は、デコーダの動きを示すための、二つの命令ラ
ンのシーケンスを示す図である。 第２図は、第１図に示される命令ランの、２命令および
４命令デコーダによる順序付けを示す図である。 第３図は、分岐遅延が避けられたときの、第２図に示さ
れた命令ランのための命令帯域幅の改善を示す図であ
る。 第４図は、ターゲット分岐バッファの的中率を示すグラ
フである。 第５図は、本願発明による命令キャッシュエントリの好
ましいレイアウトを示す図である。 第６図は、第３図に示されるコードシーケンスに対する
命令キャッシュエントリの例を示す図である。 第７図は、本願発明によるスーパースカラープロセッサ
のブロック図である。 第８図は、第７図に示されるスーパースカラープロセッ
サ内で使用される命令キャッシュのブロック図である。 第９図は、第７図に示されるスーパースカラープロセッ
サ内で使用される分岐予測FIFOのブロック図である。 第10図は、第７図に示されるスーパースカラープロセッ
サ内で使用される分岐実行ユニットのブロック図であ
る。 図において、10はバスインターフェイスユニット（BI
U）、12は命令キャッシュ、14は分岐予測FIFO、16は命
令デコーダ、18はレジスタファイル、20はリオーダバッ
ファ、22は分岐実行ユニット、24はALU、30はシフトユ
ニット、32はロードユニット、33はストアユニット、34
はデータキャッシュユニット、36は命令ストアアレイ、
38はタグアレイ、40は後続アレイ、42はブロック状態ア
レイ、44はフェッチPC、46はフェッチPCラッチ、48はMU
Xユニット、50はインクリメンタ、52は命令フェッチ制
御ユニット、54は命令レジスタラッチ、60はターゲット
PC比較器、62は分岐場所比較器、63は分岐FIFO制御回
路、82は分岐予約ステーション、84は分岐計算ユニッ
ト、86は結果バスインターフェイスである。
ンのシーケンスを示す図である。 第２図は、第１図に示される命令ランの、２命令および
４命令デコーダによる順序付けを示す図である。 第３図は、分岐遅延が避けられたときの、第２図に示さ
れた命令ランのための命令帯域幅の改善を示す図であ
る。 第４図は、ターゲット分岐バッファの的中率を示すグラ
フである。 第５図は、本願発明による命令キャッシュエントリの好
ましいレイアウトを示す図である。 第６図は、第３図に示されるコードシーケンスに対する
命令キャッシュエントリの例を示す図である。 第７図は、本願発明によるスーパースカラープロセッサ
のブロック図である。 第８図は、第７図に示されるスーパースカラープロセッ
サ内で使用される命令キャッシュのブロック図である。 第９図は、第７図に示されるスーパースカラープロセッ
サ内で使用される分岐予測FIFOのブロック図である。 第10図は、第７図に示されるスーパースカラープロセッ
サ内で使用される分岐実行ユニットのブロック図であ
る。 図において、10はバスインターフェイスユニット（BI
U）、12は命令キャッシュ、14は分岐予測FIFO、16は命
令デコーダ、18はレジスタファイル、20はリオーダバッ
ファ、22は分岐実行ユニット、24はALU、30はシフトユ
ニット、32はロードユニット、33はストアユニット、34
はデータキャッシュユニット、36は命令ストアアレイ、
38はタグアレイ、40は後続アレイ、42はブロック状態ア
レイ、44はフェッチPC、46はフェッチPCラッチ、48はMU
Xユニット、50はインクリメンタ、52は命令フェッチ制
御ユニット、54は命令レジスタラッチ、60はターゲット
PC比較器、62は分岐場所比較器、63は分岐FIFO制御回
路、82は分岐予約ステーション、84は分岐計算ユニッ
ト、86は結果バスインターフェイスである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−75934（ＪＰ，Ａ) 特開 昭53−74857（ＪＰ，Ａ) 入江直彦（外３名）”「新風」プロセ ッサにおける命令フェッチ機構”，情報 処理学会第38回（昭和64年前期）全国大 会論文集，平成元年（1989年）３月17 日，ｐ．1472−1473 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38
Claims (27)
- 【請求項１】a.複数個の命令ブロックを命令キャッシュ
メモリにロードするステップを含み、前記命令ブロック
の各々は複数個の命令および命令フェッチ情報を含み、
前記命令フェッチ情報は、アドレスタグと、予測された
ターゲット分岐アドレスと、後続有効ビットを含む後続
インデックスとを含み、さらに、 b.前記命令キャッシュメモリにストアされた前記複数個
の命令ブロックの１つをプリフェッチするために、フェ
ッチプログラムカウンタ値を発生して前記命令キャッシ
ュメモリに供給するステップと、 c.前記プリフェッチされた命令ブロックの前記後続有効
ビットが、前記プリフェッチされた命令ブロック内の分
岐命令で分岐が実行されると予測されたことを示す予め
定められた条件に設定されているかどうかを決定するス
テップと、 d.前記後続有効ビットが前記予め定められた条件に設定
されていれば、前記命令キャッシュメモリ内の前記分岐
命令の場所を示す分岐場所アドレスと、予測されたター
ゲット分岐アドレスとを発生するステップと、 e.前記後続有効ビットが前記予め定められた条件に設定
されていれば、前記予測されたターゲット分岐アドレス
および前記分岐場所アドレスを分岐予測メモリにストア
するステップと、 f.前記後続有効ビットが前記予め定められた条件に設定
されていなければ、前記フェッチプログラムカウンタ値
を増分し、増分されたフェッチプログラムカウンタ値を
前記命令キャッシュメモリに供給して後続の命令ブロッ
クをプリフェッチするステップと、 g.前記分岐命令を実行ユニットで実行し、実行された分
岐命令の実際の分岐アドレスおよびターゲット分岐アド
レスを発生するステップと、 h.前記実行ユニットによって発生された前記実際の分岐
アドレスを前記分岐予測メモリにストアされた前記分岐
場所アドレスと比較し、前記分岐命令に対応する分岐が
実行されており、かつ前記実際の分岐アドレスが前記分
岐場所アドレスと等しくないかまたは前記実行されたタ
ーゲット分岐アドレスが前記分岐予測メモリにストアさ
れた前記予測されたターゲット分岐アドレスと等しくな
ければ、第１の予測誤り信号を発生するステップと、 i.前記実際の分岐アドレスを前記分岐予測メモリにスト
アされた前記分岐場所アドレスと比較し、前記分岐命令
に対応する前記分岐が実行されておらず、かつ前記実際
の分岐アドレスが前記分岐場所アドレスと等しければ、
第２の予測誤り信号を発生するステップと、 j.前記第１または第２の予測誤り信号に応答して、前記
命令ブロックのための後続有効ビットおよび命令フェッ
チ情報を更新するステップと、 k.前記第１または第２の予測誤り信号に応答して、ター
ゲット分岐アドレスによって前記フェッチプログラムカ
ウンタ値を更新するステップとを含む、分岐予測方法。 - 【請求項２】前記予測されたターゲット分岐アドレス
は、前記プリフェッチされた命令ブロックの前記後続イ
ンデックスを後続の命令ブロックのアドレスタグに連結
することによって発生される、請求項１に記載の方法。 - 【請求項３】前記分岐場所アドレスは、先行の命令ブロ
ックからの後続インデックスを前記プリフェッチされた
命令ブロックのアドレスタグと連結することによって発
生される、請求項２に記載の方法。 - 【請求項４】a.複数個の命令ブロックをストアするため
の第１の手段を含み、前記命令ブロックの各々は複数個
の命令および命令フェッチ情報を含み、前記命令フェッ
チ情報は、アドレスタグと、予測されたターゲット分岐
アドレスと、分岐ブロックインデックスと、後続有効ビ
ットを含む後続インデックスとを含み、さらに、 b.前記第１の手段にストアされた前記複数個の命令ブロ
ックの１つをプリフェッチするために、フェッチプログ
ラムカウンタ値を発生し前記第１の手段に供給するため
の第２の手段と、 c.前記プリフェッチされた命令ブロックの前記後続有効
ビットが、前記プリフェッチされた命令ブロック内の分
岐命令で分岐が実行されると予測されたことを示す予め
定められた条件に設定されているかどうかを決定するた
めの第３の手段と、 d.前記後続有効ビットが前記予め定められた条件に設定
されていれば、分岐場所アドレスおよび予測されたター
ゲット分岐アドレスを発生するための第４の手段と、 e.前記後続有効ビットが前記予め定められた条件に設定
されていれば、前記予測されたターゲット分岐アドレス
および前記分岐場所アドレスをストアするための第５の
手段と、 f.前記後続有効ビットが前記予め定められた条件に設定
されていなければ、前記フェッチプログラムカウンタ値
を増分し、増分されたフェッチプログラムカウンタ値を
前記命令キャッシュメモリに供給して後続の命令ブロッ
クをプリフェッチするための第６の手段と、 g.前記分岐命令を実行し、実行された分岐命令の実際の
分岐アドレスおよびターゲット分岐アドレスを発生する
ための第７の手段と、 h.前記第７の手段によって発生された前記実際の分岐ア
ドレスを前記第６の手段にストアされた前記分岐場所ア
ドレスと比較し、前記分岐命令に対応する分岐が実行さ
れており、かつ前記実際の分岐アドレスが前記分岐場所
アドレスと等しくないかまたは前記実行されたターゲッ
ト分岐アドレスが前記第６の手段にストアされた前記予
測された分岐アドレスと等しくなければ、第１の予測誤
り信号を発生するための第８の手段と、 i.前記実際の分岐アドレスを前記第６の手段にストアさ
れた前記分岐場所アドレスと比較し、前記分岐命令に対
応する前記分岐が実行されておらず、かつ前記実際の分
岐アドレスが前記分岐場所アドレスと等しければ、第２
の予測誤り信号を発生するための第９の手段と、 j.前記第１または第２の予測誤り信号に応答して、前記
命令ブロックのための後続有効ビットおよび命令フェッ
チ情報を更新するための第10の手段と、 k.前記第１または第２の予測誤り信号に応答して、ター
ゲット分岐アドレスによって前記フェッチプログラムカ
ウンタ値を更新するための第11の手段とを含む、装置。 - 【請求項５】前記第４の手段は、前記プリフェッチされ
た命令ブロックの前記後続インデックスを後続の命令ブ
ロックのアドレスタグと連結することによって前記予測
されたターゲット分岐アドレスを発生する、請求項４に
記載の装置。 - 【請求項６】前記第４の手段は、先行の命令ブロックか
らの後続インデックスを前記プリフェッチされた命令ブ
ロックのアドレスタグと連結することによって前記分岐
場所アドレスを発生する、請求項４に記載の装置。 - 【請求項７】バスインタフェースユニットと、 前記バスインタフェースユニットに結合され、複数個の
命令ブロックを受取るように構成された命令キャッシュ
メモリとを含み、前記命令ブロックの各々は複数個の命
令および命令フェッチ情報を含み、前記命令フェッチ情
報は、アドレスタグと、分岐ブロックインデックスと、
後続有効ビットを含む後続インデックスとを含み、 さらに、 前記命令キャッシュメモリに結合された分岐予測メモリ
と、 前記命令キャッシュメモリに結合された命令デコーダと
を含み、前記後続有効ビットが予め定められた条件に設
定されていなければ、フェッチプログラムカウンタ値が
増分されて、後続の命令ブロックをプリフェッチするた
めに前記命令キャッシュメモリに供給され、前記後続有
効ビットが予め定められた条件に設定されていれば、前
記命令フェッチ情報に含まれた情報に基づいて、予測さ
れたターゲット分岐アドレスが前記命令キャッシュメモ
リによって発生され、当該命令キャッシュメモリ内の前
記予測されたターゲット分岐アドレスは前記分岐予測メ
モリにストアされ、 さらに、 前記命令デコーダおよびレジスタファイルに結合された
分岐実行ユニットを含む処理ユニットを含み、前記分岐
命令は後に前記分岐実行ユニットによって実行され、前
記分岐実行ユニットは実行された分岐命令の実際の分岐
場所アドレスおよびターゲット分岐アドレスを発生し、
前記実際の分岐場所アドレスおよびターゲット分岐アド
レスは分岐予測メモリにストアされた分岐場所アドレス
および前記予測されたターゲット分岐アドレスとそれぞ
れ比較され、前記分岐命令で分岐が実行されており、か
つ比較された値が等しくなければ予測誤り信号を発生
し、当該命令ブロックに対する前記後続有効ビットおよ
び前記命令フェッチ情報は予測誤り信号に応答して更新
され、前記予測誤り信号に応答してターゲット分岐アド
レスによって前記フェッチプログラムカウンタ値を更新
する、装置。 - 【請求項８】前記命令キャッシュメモリは、前記バスイ
ンタフェースユニットに結合された命令ストアアレイ
と、前記命令ストアアレイに結合されたタグアレイと、
前記タグアレイに結合された後続部アレイと、前記後続
部アレイに結合されたブロック状態アレイとを含む、請
求項７に記載の装置。 - 【請求項９】前記命令キャッシュメモリは、PCラッチ、
増分器、およびMUXユニットを含むフェッチプログラム
カウンタをさらに含む、請求項８に記載の装置。 - 【請求項１０】前記命令キャッシュメモリは前記フェッ
チプログラムカウンタに結合された命令フェッチ制御回
路をさらに含み、前記命令フェッチ制御回路は、前記増
分器によって発生される値、前記分岐実行ユニットによ
って供給される値、または再構成されたフェッチPC値を
PCラッチに選択的にロードするように前記MUXユニット
の動作を制御する、請求項９に記載の装置。 - 【請求項１１】前記分岐予測メモリは、分岐ターゲット
FIFOおよび分岐場所FIFOを含む、請求項７に記載の装
置。 - 【請求項１２】前記分岐予測メモリは、前記分岐ターゲ
ットFIFOと前記分岐実行ユニットに結合されたバスとに
結合されたターゲットPC比較器と、前記分岐場所FIFOと
前記分岐実行ユニットに結合されたバスとに結合された
分岐場所比較器とをさらに含み、前記ターゲットPC比較
器の出力と前記分岐場所比較器の出力とは制御回路に結
合される、請求項11に記載の装置。 - 【請求項１３】a.複数個の命令ブロックを命令キャッシ
ュメモリにロードするステップを含み、前記命令ブロッ
クの各々は複数個の命令および命令フェッチ情報を含
み、前記命令フェッチ情報は予測されたターゲット分岐
アドレスと後続有効ビットとを示す後続インデックスを
含み、さらに、 b.前記命令キャッシュメモリにストアされた前記複数個
の命令ブロックの１つをプリフェッチするために、フェ
ッチプログラムカウンタ値を発生し命令キャッシュメモ
リに供給するステップと、 c.前記プリフェッチされた命令ブロックの前記後続有効
ビットが、前記プリフェッチされた命令ブロック内の分
岐命令で分岐が実行されると予測されたことを示す予め
定められた条件に設定されているかどうかを決定するス
テップと、 d.前記後続有効ビットが前記予め定められた条件に設定
されていれば、前記命令キャッシュメモリ内の前記分岐
命令の場所を示す分岐場所アドレスと予測されたターゲ
ット分岐アドレスとを発生するステップと、 e.前記後続有効ビットが前記予め定められた条件に設定
されていれば、前記予測されたターゲット分岐アドレス
および前記分岐場所アドレスを分岐予測メモリにストア
するステップと、 f.前記後続有効ビットが前記予め定められた条件に設定
されていなければ、前記フェッチプログラムカウンタ値
を増分し、増分されたフェッチプログラムカウンタ値を
前記命令キャッシュメモリに供給して後続の命令ブロッ
クをプリフェッチするステップと、 g.実行ユニットで前記分岐命令を実行し、実行された分
岐命令の実際の分岐アドレスおよびターゲット分岐アド
レスを発生するステップと、 h.前記実行ユニットによって発生された前記実際の分岐
アドレスを前記分岐予測メモリにストアされた前記分岐
場所アドレスと比較し、前記分岐命令で分岐が実行され
ており、かつ前記実際の分岐アドレスが前記分岐場所ア
ドレスと等しくないかまたは前記実行されたターゲット
分岐アドレスが前記分岐予測メモリにストアされた前記
予測されたターゲット分岐アドレスと等しくなければ、
第１の予測誤り信号を発生するステップと、 i.前記実際の分岐アドレスを前記分岐予測メモリにスト
アされた前記分岐場所アドレスと比較し、前記分岐命令
がで分岐が実行されておらず、かつ前記実際の分岐アド
レスが前記分岐場所アドレスと等しければ、第２の予測
誤り信号を発生するステップと、 j.前記第１または第２の予測誤り信号に応答して、前記
命令ブロックに対する後続有効ビットおよび命令フェッ
チ情報を更新するステップと、 k.前記第１または第２の予測誤り信号に応答して、ター
ゲット分岐アドレスによって前記フェッチプログラムカ
ウンタ値を更新するステップとを含む、分岐予測方法。 - 【請求項１４】前記命令フェッチ情報はアドレスタグを
さらに含み、前記予測されたターゲット分岐アドレス
は、前記プリフェッチされた命令ブロックの前記後続イ
ンデックスを後続の命令ブロックのアドレスタグと連結
することによって発生される、請求項13に記載の方法。 - 【請求項１５】前記分岐場所アドレスは、先行の命令ブ
ロックからの後続インデックスを前記プリフェッチされ
た命令ブロックのアドレスタグと連結することによって
発生される、請求項14に記載の方法。 - 【請求項１６】a.複数個の命令ブロックをストアするた
めの第１の手段を含み、前記命令ブロックの各々は複数
個の命令および命令フェッチ情報を含み、前記命令フェ
ッチ情報は予測されたターゲット分岐アドレスと後続有
効ビットとを示す後続インデックスを含み、さらに、 b.前記第１の手段にストアされた前記複数個の命令ブロ
ックの１つをプリフェッチするために、フェッチプログ
ラムカウンタ値を発生し前記第１の手段に供給するため
の第２の手段と、 c.前記プリフェッチされた命令ブロックの前記後続有効
ビットが、前記プリフェッチされた命令ブロック内の分
岐命令で分岐が実行されると予測されたことを示す予め
定められた条件に設定されているかどうかを決定するた
めの第３の手段と、 d.前記後続有効ビットが前記予め定められた条件に設定
されていれば、分岐場所アドレスおよび予測されたター
ゲット分岐アドレスを発生するための第４の手段と、 e.前記後続有効ビットが前記予め定められた条件に設定
されていれば、前記予測されたターゲット分岐アドレス
および前記分岐場所アドレスをストアするための第５の
手段と、 f.前記後続有効ビットが前記予め定められた条件に設定
されていなければ、前記フェッチプログラムカウンタ値
を増分し、増分されたフェッチプログラムカウンタ値を
前記第１の手段に供給して後続の命令ブロックをプリフ
ェッチするための第６の手段と、 g.前記分岐命令を実行し、実行された分岐命令に対する
実際の分岐アドレスおよびターゲット分岐アドレスを発
生するための第７の手段と、 h.前記第７の手段によって発生された前記実際の分岐ア
ドレスを前記第６の手段にストアされた前記分岐場所ア
ドレスと比較し、前記分岐命令に対応する分岐が実行さ
れており、かつ前記実際の分岐アドレスが前記分岐場所
アドレスと等しくないかまたは前記実行されたターゲッ
ト分岐アドレスが前記第５の手段にストアされた前記予
測されたターゲット分岐アドレスと等しくなければ、第
１の予測誤り信号を発生するための第８の手段と、 i.前記実際の分岐アドレスを前記第６の手段にストアさ
れた前記分岐場所アドレスと比較し、前記分岐命令で分
岐が実行されておらず、かつ前記実際の分岐アドレスが
前記分岐場所アドレスと等しければ、第２の予測誤り信
号を発生するための第９の手段と、 j.前記第１または第２の予測誤り信号に応答して、前記
命令ブロックに対する後続有効ビットおよび命令フェッ
チ情報を更新するための第10の手段と、 k.前記第１または第２の予測誤り信号に応答して、ター
ゲット分岐アドレスによって前記フェッチプログラムカ
ウンタ値を更新するための第11の手段とを含む、装置。 - 【請求項１７】前記命令フェッチ情報はアドレスタグを
さらに含み、前記第４の手段は、前記プリフェッチされ
た命令ブロックの前記後続インデックスを後続の命令ブ
ロックのアドレスタグと連結することによって前記予測
されたターゲット分岐アドレスを発生する、請求項16に
記載の装置。 - 【請求項１８】前記命令フェッチ情報はアドレスタグを
さらに含み、前記第４の手段は、先行の命令ブロックか
らの後続インデックスを前記プリフェッチされた命令ブ
ロックのアドレスタグと連結することによって前記分岐
場所アドレスを発生する、請求項16に記載の装置。 - 【請求項１９】複数個の命令ブロックを受取るように構
成された命令キャッシュメモリを含み、前記命令ブロッ
クの各々は複数個の命令および命令フェッチ情報を含
み、前記命令フェッチ情報は予測されたターゲット分岐
アドレスと後続有効ビットとを示す後続インデックスを
含み、さらに、 前記命令キャッシュメモリに結合された分岐予測メモリ
と、 前記命令キャッシュメモリに結合された命令デコーダと
を含み、前記後続有効ビットが予め定められた条件に設
定されていなければ、フェッチプログラムカウンタ値が
増分され、後続の命令ブロックをプリフェッチするため
に前記命令キャッシュメモリに供給され、前記後続有効
ビットが予め定められた条件に設定されていれば、予測
されたターゲット分岐アドレスが、前記命令フェッチ情
報に含まれた情報に基づいて前記命令キャッシュメモリ
によって分岐場所アドレスに対して発生され、前記予測
されたターゲット分岐アドレスおよび前記分岐場所アド
レスは前記分岐予測メモリにストアされ、さらに、 前記命令デコーダに結合された分岐実行ユニットを含む
処理ユニットを含み、前記分岐命令は前記分岐実行ユニ
ットによって実行され、前記分岐実行ユニットは、実行
された分岐命令の実際の分岐場所アドレスおよびターゲ
ット分岐アドレスを発生し、前記実際の分岐場所アドレ
スおよびターゲット分岐アドレスは分岐予測メモリにス
トアされた分岐場所アドレスおよび前記予測されたター
ゲット分岐アドレスとそれぞれ比較され、前記分岐命令
に対応する分岐が実行されており、かつ比較された値が
等しくなければ予測誤り信号を発生し、前記後続インデ
ックスは予測誤り信号に応答して前記命令キャッシュメ
モリの命令ブロックに対して更新され、前記予測誤り信
号に応答してターゲット分岐アドレスによって前記フェ
ッチプログラムカウンタ値を更新する、装置。 - 【請求項２０】前記命令キャッシュメモリは、命令スト
アアレイと、前記命令ストアアレイに結合されたタグア
レイと、前記タグアレイに結合された後続部アレイと、
前記後続部アレイに結合されたブロック状態アレイとを
含む、請求項19に記載の装置。 - 【請求項２１】前記命令キャッシュメモリは、PCラッ
チ、増分器、およびMUXユニットを含むフェッチプログ
ラムカウンタをさらに含む、請求項20に記載の装置。 - 【請求項２２】前記命令キャッシュメモリは前記フェッ
チプログラムカウンタに結合された命令フェッチ制御回
路をさらに含み、前記命令フェッチ制御回路は、前記増
分器によって発生される値、前記分岐実行ユニットによ
って供給される値、または再構成されたフェッチPC値を
PCラッチに選択的にロードするように前記MUXユニット
の動作を制御する、請求項21に記載の装置。 - 【請求項２３】前記分岐予測メモリは分岐ターゲットFI
FOおよび分岐場所FIFOを含む、請求項19に記載の装置。 - 【請求項２４】前記分岐予測メモリは、前記分岐ターゲ
ットFIFOと前記分岐実行ユニットに結合されたバスとに
結合されたターゲットPC比較器と、前記分岐場所FIFOと
前記分岐実行ユニットに結合されたバスとに結合された
分岐場所比較器とをさらに含み、前記ターゲットPC比較
器の出力と前記分岐場所比較器の出力とは制御回路に結
合される、請求項23に記載の装置。 - 【請求項２５】処理装置のための分岐命令をプリフェッ
チするための装置であって、 a.複数個の命令ブロックをストアするための第１の手段
を含み、前記命令ブロックの各々は複数個の命令および
命令フェッチ情報を含み、前記命令フェッチ情報は、後
続の命令ブロックがフェッチされると予測されたことを
示すインデックスフィールドと分岐／非分岐予測とを含
み、さらに、 b.プリフェッチされる命令ブロックとして、前記第１の
手段にストアされた前記複数個の命令ブロックの１つを
プリフェッチするために、フェッチプログラムカウンタ
値を発生し第１の手段に供給するための第２の手段と、 c.前記プリフェッチされた命令ブロックの前記命令フェ
ッチ情報を読出し、前記プリフェッチされた命令ブロッ
クの前記命令フェッチ情報内の前記分岐／非分岐予測が
非分岐条件を示すならば前記フェッチプログラムカウン
タ値を増分し、前記増分されたフェッチプログラムカウ
ンタ値を前記第１の手段に供給し、前記プリフェッチさ
れた命令ブロックの前記命令フェッチ情報内にストアさ
れた前記分岐／非分岐予測が分岐条件を示すならば、前
記プリフェッチされた命令ブロックの前記命令フェッチ
情報にストアされた前記後続の命令ブロックによって前
記フェッチプログラムカウンタ値を更新するための第３
の手段と、 d.前記プリフェッチされた命令ブロックの前記命令フェ
ッチ情報内にストアされた前記分岐／非分岐予測が前記
分岐条件を示すならば、分岐場所アドレスと対応の予測
されたターゲット分岐アドレスとをストアするための第
４の手段と、 e.前記プリフェッチされた命令ブロックに含まれた分岐
命令を実行し、前記分岐命令の前記実行の結果として実
際のターゲット分岐アドレスを発生するための第５の手
段と、 f.前記実際のターゲット分岐アドレスを前記第４の手段
にストアされた前記分岐命令に対応する前記予測された
ターゲット分岐アドレスと比較し、前記分岐命令に対応
する分岐が実行されており、前記比較の結果が、前記第
４の手段にストアされた前記分岐場所アドレスが前記第
５の手段によって実行された前記分岐命令に対応し、か
つ前記予測されたターゲット分岐アドレスが前記実際の
ターゲット分岐アドレスと同等ではないことを示すと
き、第１の更新信号を前記第１の手段に送って、前記イ
ンデックスフィールドを前記実際のターゲット分岐アド
レスと交換するための第６の手段と、 g.前記第４の手段にストアされた前記分岐場所アドレス
を前記第５の手段によって実行された前記分岐命令のア
ドレスと比較し、前記分岐命令に対応する前記分岐が実
行されておらず、かつ前記比較の結果が、前記分岐命令
の前記アドレスが前記第４の手段にストアされた前記分
岐場所アドレスと等しいことを示すならば、第２の更新
信号を前記第１の手段に送って、前記分岐／非分岐予測
を前記非分岐条件に更新するための第７の手段とを含
む、装置。 - 【請求項２６】処理装置のための分岐命令をプリフェッ
チする方法であって、 a.複数個の命令ブロックを命令キャッシュメモリにロー
ドするステップを含み、前記命令ブロックの各々は複数
個の命令および命令フェッチ情報を含み、前記命令フェ
ッチ情報は、後続のブロックがフェッチされると予測さ
れたことを示すインデックスフィールドと分岐／非分岐
予測とを含み、さらに、 b.プリフェッチされる命令ブロックとして、前記複数個
の命令ブロックの１つをプリフェッチするために、フェ
ッチプログラムカウンタ値を発生し前記命令キャッシュ
メモリに供給するステップと、 c.前記プリフェッチされた命令ブロックの前記命令フェ
ッチ情報を読出し、前記プリフェッチされた命令ブロッ
クの前記命令フェッチ情報内にストアされた前記分岐／
非分岐予測が非分岐条件を示すならば前記フェッチプロ
グラムカウンタ値を増分し、前記プリフェッチされた命
令ブロックの前記命令フェッチ情報内にストアされた前
記分岐／非分岐予測が分岐条件を示すならば、前記プリ
フェッチされた命令ブロックの前記命令フェッチ情報に
ストアされた前記後続の命令ブロックで前記フェッチプ
ログラムカウンタ値を更新するステップと、 d.前記プリフェッチされた命令ブロックの前記命令フェ
ッチ情報内にストアされた前記分岐／非分岐予測が前記
分岐条件を示すならば、分岐場所アドレスと対応の予測
されたターゲット分岐アドレスとを分岐予測メモリにス
トアするステップと、 e.前記プリフェッチされた命令ブロックに含まれた分岐
命令を実行し、前記分岐命令の前記実行の結果として実
際のターゲット分岐アドレスを発生するステップと、 f.前記実際のターゲット分岐アドレスを前記分岐予測メ
モリにストアされた前記分岐命令に対応する前記予測さ
れたターゲット分岐アドレスと比較し、前記分岐命令に
対応する分岐が実行されており、前記比較の結果が、前
記分岐予測メモリにストアされた前記分岐場所アドレス
が前記実行された分岐命令に対応し、かつ前記予測され
たターゲット分岐アドレスが前記実際のターゲット分岐
アドレスと同等ではないことを示すとき、第１の更新信
号を前記命令キャッシュメモリに送って、前記インデッ
クスフィールドを前記対応の分岐命令のために前記実際
のターゲット分岐アドレスと交換するステップと、 g.前記分岐予測メモリにストアされた前記分岐場所アド
レスを前記実行された分岐命令のアドレスと比較し、前
記分岐命令に対応する前記分岐が実行されておらず、前
記比較の結果が、前記分岐命令の前記アドレスが前記分
岐予測メモリにストアされた前記分岐場所アドレスと等
しいことを示すならば、第２の更新信号を前記命令キャ
ッシュメモリに送って、前記分岐／非分岐予測を前記非
分岐条件に更新するステップとを含む、方法。 - 【請求項２７】処理装置のための命令をプリフェッチす
るための装置であって、 a.複数個の命令ブロックを受取るように構成された命令
キャッシュメモリを含み、前記命令ブロックの各々は複
数個の命令および命令フェッチ情報を含み、前記命令フ
ェッチ情報は、後続の命令ブロックがフェッチされると
予測されたことを示すインデックスフィールドと分岐／
非分岐予測とを含み、さらに、 b.前記命令キャッシュメモリに供給されるフェッチプロ
グラムカウンタ値に基づいて、プリフェッチされる命令
ブロックとして、前記命令キャッシュメモリにストアさ
れた複数個の命令ブロックの１つをプリフェッチするた
めに、前記命令キャッシュメモリに作動的に接続された
フェッチプログラムカウンタと、 c.前記プリフェッチされた命令ブロックの前記命令フェ
ッチ情報を読出するために、前記フェッチプログラムカ
ウンタおよび前記命令キャッシュメモリに作動的に接続
された命令フェッチ制御ユニットとを含み、前記プリフ
ェッチされた命令ブロックの前記命令フェッチ情報内に
ストアされた前記分岐／非分岐予測が非分岐条件を示す
ならば、前記命令フェッチ制御ユニットは信号を前記フ
ェッチプログラムカウンタに送って、前記フェッチプロ
グラムカウンタ値を増分し前記命令キャッシュメモリに
供給し、前記プリフェッチされた命令ブロックの前記命
令フェッチ情報内にストアされた前記分岐／非分岐予測
を表わす前記データが分岐条件を示すならば、前記命令
フェッチ制御ユニットは信号を前記フェッチプログラム
カウンタに送って、前記フェッチプログラムカウンタ値
を、前記プリフェッチされた命令ブロックの前記命令フ
ェッチ情報にストアされた前記後続の命令ブロックで更
新し、さらに、 d.前記プリフェッチされた命令ブロックの前記命令フェ
ッチ情報内にストアされた前記分岐／非分岐予測を表わ
す前記データが前記分岐条件を示すならば分岐場所アド
レスと対応の予測されたターゲット分岐アドレスとをス
トアするための、前記命令キャッシュメモリに結合され
た分岐予測メモリと、 e.前記分岐予測メモリに結合された実行ユニットとを含
み、前記分岐命令が前記実行ユニットによって実行され
るとき、実際のターゲット分岐アドレスが発生され、前
記分岐命令に対応する分岐が実行されるとき、前記実際
のターゲット分岐アドレスが前記分岐予測メモリ内にス
トアされた前記予測されたターゲット分岐アドレスと比
較され、前記分岐場所アドレスが前記実行ユニットによ
って実行された前記分岐命令のアドレスと比較され、前
記実際のターゲット分岐アドレスが前記予測されたター
ゲット分岐アドレスと同等ではないかまたは前記分岐場
所アドレスが前記実行ユニットによって実行された前記
分岐命令の前記アドレスと同等ではないならば、前記命
令キャッシュメモリの前記インデックスフィールドが前
記実際のターゲット分岐アドレスで更新され、 前記実行ユニットによる前記分岐命令の実行の結果、前
記分岐命令に対応する前記分岐が実行されないこととな
ったとき、前記実行ユニットによって実行された前記分
岐命令の前記アドレスは前記分岐予測メモリにストアさ
れた前記分岐場所アドレスと比較され、前記実行ユニッ
トによって実行された前記分岐命令の前記アドレスが前
記分岐予測メモリにストアされた前記分岐場所アドレス
と同等でないならば、前記命令キャッシュメモリにスト
アされた前記分岐／非分岐予測が非分岐条件を示すよう
に更新される、装置。
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