JP2888508B2 - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JP2888508B2 JP2888508B2 JP4293524A JP29352492A JP2888508B2 JP 2888508 B2 JP2888508 B2 JP 2888508B2 JP 4293524 A JP4293524 A JP 4293524A JP 29352492 A JP29352492 A JP 29352492A JP 2888508 B2 JP2888508 B2 JP 2888508B2
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Description
【０００１】
【産業上の利用分野】本発明は、ビデオムービや監視カ
メラ等に使用される固体撮像素子に関し、特に製造プロ
セスの変動に起因する悪影響を排除できる固体撮像素子
に関する。
メラ等に使用される固体撮像素子に関し、特に製造プロ
セスの変動に起因する悪影響を排除できる固体撮像素子
に関する。
【０００２】
【従来の技術】ビデオムービや監視カメラ等に使用され
る固体撮像素子の一従来例として、図５に示すＣＣＤ固
体撮像素子がある。以下にその構造を製造プロセスに従
って説明する。
る固体撮像素子の一従来例として、図５に示すＣＣＤ固
体撮像素子がある。以下にその構造を製造プロセスに従
って説明する。
【０００３】Ｎ形のシリコン基板１の表面側には、これ
と逆導電形のＰ形の不純物領域、すなわちＰウェル層２
が形成されている。そして、このＰウェル層２を形成し
た後に、その表面側にＮ-イオンを注入し、電荷の転送
路となるＮ-高濃度不純物領域３を形成する。その後、
Ｎ-高濃度不純物領域３の表面にリセットゲート６のリ
セットゲート電極１６、出力ゲート７の出力ゲート電極
１７および水平転送電極８、８…となるポリシリコンを
形成し、そのセルフアライメントでＮ-高濃度不純物領
域３にＮ+イオンを注入してＮ+高濃度不純物領域４を形
成する。各水平転送電極８は、一組の転送電極８ａ、８
ｂで構成されている。
と逆導電形のＰ形の不純物領域、すなわちＰウェル層２
が形成されている。そして、このＰウェル層２を形成し
た後に、その表面側にＮ-イオンを注入し、電荷の転送
路となるＮ-高濃度不純物領域３を形成する。その後、
Ｎ-高濃度不純物領域３の表面にリセットゲート６のリ
セットゲート電極１６、出力ゲート７の出力ゲート電極
１７および水平転送電極８、８…となるポリシリコンを
形成し、そのセルフアライメントでＮ-高濃度不純物領
域３にＮ+イオンを注入してＮ+高濃度不純物領域４を形
成する。各水平転送電極８は、一組の転送電極８ａ、８
ｂで構成されている。
【０００４】リセットゲート電極１６、出力ゲート電極
１７および水平転送電極８、８…間は、Ｎ-高濃度不純
物領域３およびＮ+高濃度不純物領域４の表面に積層形
成された酸化膜５で覆われている。
１７および水平転送電極８、８…間は、Ｎ-高濃度不純
物領域３およびＮ+高濃度不純物領域４の表面に積層形
成された酸化膜５で覆われている。
【０００５】このような構成において、水平転送電極
８、８…に水平ＣＣＤ駆動パルスが与えられると、その
直下の部分のポテンシャルに勾配ができ、この水平ＣＣ
Ｄ駆動パルスに同期して水平転送電極８…、８…が電荷
をＮ-高濃度不純物領域３内において矢印Ａ方向に転送
する。続いて、直流電圧が印加されている出力ゲート７
がその下方に転送された来た電荷を転送方向下流側に位
置するＮ+高濃度不純物領域４に出力する。Ｎ+高濃度不
純物領域４には、例えばここに出力されて来る電荷を検
出する不図示の検出手段（通常はフローティングダイオ
ード）が設けられている。以下Ｎ+高濃度不純物領域４
を電荷検出部４と称する。
８、８…に水平ＣＣＤ駆動パルスが与えられると、その
直下の部分のポテンシャルに勾配ができ、この水平ＣＣ
Ｄ駆動パルスに同期して水平転送電極８…、８…が電荷
をＮ-高濃度不純物領域３内において矢印Ａ方向に転送
する。続いて、直流電圧が印加されている出力ゲート７
がその下方に転送された来た電荷を転送方向下流側に位
置するＮ+高濃度不純物領域４に出力する。Ｎ+高濃度不
純物領域４には、例えばここに出力されて来る電荷を検
出する不図示の検出手段（通常はフローティングダイオ
ード）が設けられている。以下Ｎ+高濃度不純物領域４
を電荷検出部４と称する。
【０００６】ここで、Ｎ+高濃度不純物領域４は、出力
ゲート７とリセットゲート６との間に位置する部分から
転送方向下流側に向けて形成されている。但し、リセッ
トゲート電極６の直下の部分は除かれている。以下Ｎ+
高濃度不純物領域４のリセットゲート電極６の下流側に
位置する部分をドレイン領域４ａといい、このドレイン
領域４ａにはリセットドレイン１０が接続されている。
ゲート７とリセットゲート６との間に位置する部分から
転送方向下流側に向けて形成されている。但し、リセッ
トゲート電極６の直下の部分は除かれている。以下Ｎ+
高濃度不純物領域４のリセットゲート電極６の下流側に
位置する部分をドレイン領域４ａといい、このドレイン
領域４ａにはリセットドレイン１０が接続されている。
【０００７】上記の検出手段によって電荷の検出が行わ
れると、リセットドゲート６にゲートを開放するための
リセットパルスが印加され、これによりリセットゲート
６直下の部分のポテンシャルが下がり、電荷検出部４の
電荷はドレイン領域４ａに吐き出される。電荷が吐き出
された電荷検出部４のポテンシャルレベルはドレイン領
域４ａと同レベルになる。ここで、このリセットパルス
は、次のＣＣＤの１パケット分の電荷の検出のため、電
荷検出部４の電圧を初期状態に戻すために行われる。即
ち、リセットパルスはＣＣＤの１パケット分毎に加えら
れる。リセット動作が終了すると、リセットドゲート６
は閉じられる。なお、リセットドレイン１０には外部電
源より図６（ａ）に示す波形の直流電圧が印加される。
れると、リセットドゲート６にゲートを開放するための
リセットパルスが印加され、これによりリセットゲート
６直下の部分のポテンシャルが下がり、電荷検出部４の
電荷はドレイン領域４ａに吐き出される。電荷が吐き出
された電荷検出部４のポテンシャルレベルはドレイン領
域４ａと同レベルになる。ここで、このリセットパルス
は、次のＣＣＤの１パケット分の電荷の検出のため、電
荷検出部４の電圧を初期状態に戻すために行われる。即
ち、リセットパルスはＣＣＤの１パケット分毎に加えら
れる。リセット動作が終了すると、リセットドゲート６
は閉じられる。なお、リセットドレイン１０には外部電
源より図６（ａ）に示す波形の直流電圧が印加される。
【０００８】図６は上記のリセットドレイン１０、リセ
ットゲート６および水平転送電極８…、８…に印加され
る直流電圧およびパルスの波形を示す。図６（ａ）に示
すように、リセットドレイン１０には電荷検出部４の電
荷をリセットする際に１５Ｖの直流電圧が印加される。
即ち、電圧振幅１５Ｖの直流が印加されるようになって
いる。また、図６（ｂ）に示すように、リセットゲート
６には、ハイレベルが８Ｖで、ローレベルが３Ｖ、即ち
振幅差５Ｖのリセットパルスが印加されるようになって
いる。また、図６（ｃ）に示すように、水平転送電極
８、８…の内の最終段の水平転送電極８ａ、８ｂには、
ハイレベルが５Ｖで、ローレベルが０Ｖの、即ち振幅差
５Ｖの水平最終パルスが印加されるようになっている。
ットゲート６および水平転送電極８…、８…に印加され
る直流電圧およびパルスの波形を示す。図６（ａ）に示
すように、リセットドレイン１０には電荷検出部４の電
荷をリセットする際に１５Ｖの直流電圧が印加される。
即ち、電圧振幅１５Ｖの直流が印加されるようになって
いる。また、図６（ｂ）に示すように、リセットゲート
６には、ハイレベルが８Ｖで、ローレベルが３Ｖ、即ち
振幅差５Ｖのリセットパルスが印加されるようになって
いる。また、図６（ｃ）に示すように、水平転送電極
８、８…の内の最終段の水平転送電極８ａ、８ｂには、
ハイレベルが５Ｖで、ローレベルが０Ｖの、即ち振幅差
５Ｖの水平最終パルスが印加されるようになっている。
【０００９】図６（ｂ）、（ｃ）からわかるように、水
平最終パルスには、１水平期間内（以下１Ｈ期間内と称
する）に休止期間があるのに対し、リセットゲート６に
印加されるリセットパルスにはこのような休止期間はな
い。
平最終パルスには、１水平期間内（以下１Ｈ期間内と称
する）に休止期間があるのに対し、リセットゲート６に
印加されるリセットパルスにはこのような休止期間はな
い。
【００１０】図７は、上記構成のＣＣＤ固体撮像素子の
ポテンシャル図を示しており、×印で示す部分は検出手
段により検出される電荷検出分を表している。この電荷
検出分の最大容量、つまり最大電荷検出量は、リセット
ゲートが閉じられている、即ちリセットゲート電極６直
下のポテンシャルレベルの浅い所と、ドレイン領域４ａ
のポテンシャルレベルとの差分になる。
ポテンシャル図を示しており、×印で示す部分は検出手
段により検出される電荷検出分を表している。この電荷
検出分の最大容量、つまり最大電荷検出量は、リセット
ゲートが閉じられている、即ちリセットゲート電極６直
下のポテンシャルレベルの浅い所と、ドレイン領域４ａ
のポテンシャルレベルとの差分になる。
【００１１】
【発明が解決しようとする課題】ところで、上記したド
レイン領域４ａのポテンシャルレベルは外部電源より与
えられるため、余り変動することがないのに対し、リセ
ットゲート電極６直下のポテンシャルレベルは、リセッ
トゲート６に印加される電圧、即ち図６（ｂ）に示すリ
セットパルスにより決定され、ＣＣＤ固体撮像素子の製
造プロセスにおける加工条件等の変動に起因して少なか
らずバラツキを生じる。以下にその詳細を図８〜図１０
に従って説明する。
レイン領域４ａのポテンシャルレベルは外部電源より与
えられるため、余り変動することがないのに対し、リセ
ットゲート電極６直下のポテンシャルレベルは、リセッ
トゲート６に印加される電圧、即ち図６（ｂ）に示すリ
セットパルスにより決定され、ＣＣＤ固体撮像素子の製
造プロセスにおける加工条件等の変動に起因して少なか
らずバラツキを生じる。以下にその詳細を図８〜図１０
に従って説明する。
【００１２】図８は製造プロセスの変動に起因するバラ
ツキがリセットゲート６直下のポテンシャルレベルに発
生していない場合を示しており、”×印”で示す電荷検
出分の最大容量は正規の値、即ちリセットゲート６直下
のポテンシャルレベルの浅い所と、ドレイン領域４ａの
ポテンシャルレベルとの差分に等しくなっている。
ツキがリセットゲート６直下のポテンシャルレベルに発
生していない場合を示しており、”×印”で示す電荷検
出分の最大容量は正規の値、即ちリセットゲート６直下
のポテンシャルレベルの浅い所と、ドレイン領域４ａの
ポテンシャルレベルとの差分に等しくなっている。
【００１３】これに対して、図９はリセットゲート６直
下のポテンシャルレベルが深くなる方向にズレた状態を
示している。この場合には、ポテンシャルレベルがズレ
た分だけ電荷検出分の最大容量が正規の値から減少する
という問題がある。即ち、リセット容量の低下を来す。
下のポテンシャルレベルが深くなる方向にズレた状態を
示している。この場合には、ポテンシャルレベルがズレ
た分だけ電荷検出分の最大容量が正規の値から減少する
という問題がある。即ち、リセット容量の低下を来す。
【００１４】一方、図１０はリセットゲート６直下のポ
テンシャルレベルが浅くなる方向にズレた状態を示して
いる。この場合には、”×”印で示す最大容量の値は図
からわかるように変動してないが、その下に位置する”
・印”で示す電荷分が熱電子放出の過程で雑音成分とな
るので、いわゆるリセット不良を招来する。
テンシャルレベルが浅くなる方向にズレた状態を示して
いる。この場合には、”×”印で示す最大容量の値は図
からわかるように変動してないが、その下に位置する”
・印”で示す電荷分が熱電子放出の過程で雑音成分とな
るので、いわゆるリセット不良を招来する。
【００１５】このリセット不良は、リセットゲート６に
印加するリセットパルスのハイレベルを大きくすること
により解消できる。即ち、このようにすれば、その分、
雑音成分の影響を小さくできるからである。
印加するリセットパルスのハイレベルを大きくすること
により解消できる。即ち、このようにすれば、その分、
雑音成分の影響を小さくできるからである。
【００１６】しかしながら、パルス振幅を大きくする
と、振幅の２乗に比例して消費電力が増大し、消費電力
の面から効率が悪くなるという新たな欠点がある。
と、振幅の２乗に比例して消費電力が増大し、消費電力
の面から効率が悪くなるという新たな欠点がある。
【００１７】本発明はこのような従来技術の欠点を解決
するものであり、製造プロセスにおけるバラツキに起因
する電荷検出容量の低下を防止できると共に、消費電力
の非効率化を招来することなくリセット不良を防止でき
る固体撮像素子を提供することを目的とする。
するものであり、製造プロセスにおけるバラツキに起因
する電荷検出容量の低下を防止できると共に、消費電力
の非効率化を招来することなくリセット不良を防止でき
る固体撮像素子を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の固体撮像素子
は、転送されて来た電荷を出力回路に出力した後、ＣＣ
Ｄの１パケット分の電荷をリセットゲートに印加される
パルスによりリセットドレインに排出してリセットする
構造の固体撮像素子において、該リセットゲートと該リ
セットドレインとの間に電荷転送路となるフローティン
グ層および直流電圧が印加されるコントロールゲートを
該電荷の転送方向に設け、該リセットドレインに短い期
間ローレベルを持つパルスを印加して、該フローティン
グ層直下部分のポテンシャルレベルを該リセットゲート
直下部分のポテンシャル変動分に対応して変動させるよ
うにしており、そのことにより上記目的が達成される。
は、転送されて来た電荷を出力回路に出力した後、ＣＣ
Ｄの１パケット分の電荷をリセットゲートに印加される
パルスによりリセットドレインに排出してリセットする
構造の固体撮像素子において、該リセットゲートと該リ
セットドレインとの間に電荷転送路となるフローティン
グ層および直流電圧が印加されるコントロールゲートを
該電荷の転送方向に設け、該リセットドレインに短い期
間ローレベルを持つパルスを印加して、該フローティン
グ層直下部分のポテンシャルレベルを該リセットゲート
直下部分のポテンシャル変動分に対応して変動させるよ
うにしており、そのことにより上記目的が達成される。
【００１９】好ましくは、前記リセットドレインに水平
最終パルスの休止期間毎に水平帰線期間内ローレベルを
持つパルスを印加する。
最終パルスの休止期間毎に水平帰線期間内ローレベルを
持つパルスを印加する。
【００２０】
【作用】上記のように、リセットゲートとリセットドレ
インとの間に電荷の転送方向にフローティング層および
コントロールゲートをこの順に設け、コントロールゲー
トに直流電圧を印加する構成によれば、リセット時にフ
ローティング層のポテンシャルレベルは直流レベルに固
定されたコントロールゲート直下の部分のポテンシャル
レベルと同一になる。
インとの間に電荷の転送方向にフローティング層および
コントロールゲートをこの順に設け、コントロールゲー
トに直流電圧を印加する構成によれば、リセット時にフ
ローティング層のポテンシャルレベルは直流レベルに固
定されたコントロールゲート直下の部分のポテンシャル
レベルと同一になる。
【００２１】ところで、上記の従来技術の所で説明した
ように、固体撮像素子の製造プロセスにおける加工条件
等の変動に起因してリセットゲート直下部分のポテンシ
ャルには変動分を有する。従って、この状態を放置する
と、リセットゲート直下部分のポテンシャル変動分に起
因して電荷検出量が減少又は増大することになる。
ように、固体撮像素子の製造プロセスにおける加工条件
等の変動に起因してリセットゲート直下部分のポテンシ
ャルには変動分を有する。従って、この状態を放置する
と、リセットゲート直下部分のポテンシャル変動分に起
因して電荷検出量が減少又は増大することになる。
【００２２】しかるに、リセットドレインに、例えば水
平帰線期間内にローレベルを持つ、即ちその他の期間に
比べてローレベルとなる短い期間のパルスを１Ｈ期間内
毎にリセットタイミングに先立って印加するものとすれ
ば、その都度、コントロールゲート直下の部分のポテン
シャルレベルがリセットされる。即ち、上記の短い期間
にリセットドレインに与えられるパルスのローレベルを
適宜の値に設定することにより、コントロールゲート直
下部分のリセットレベルを決定できることになる。
平帰線期間内にローレベルを持つ、即ちその他の期間に
比べてローレベルとなる短い期間のパルスを１Ｈ期間内
毎にリセットタイミングに先立って印加するものとすれ
ば、その都度、コントロールゲート直下の部分のポテン
シャルレベルがリセットされる。即ち、上記の短い期間
にリセットドレインに与えられるパルスのローレベルを
適宜の値に設定することにより、コントロールゲート直
下部分のリセットレベルを決定できることになる。
【００２３】このようにすれば、リセットゲート直下部
分のポテンシャルレベルが変動すると、同時にコントロ
ールゲート直下部分のポテンシャルレベルも同一のポテ
ンシャル変動分を有し、このコントロールゲート直下部
分のポテンシャルレベルにて決定されるフローティング
層のポテンシャルも同一の変動分を有することになるの
で、結局、製造プロセスの変動に起因するバラツキが相
殺されることになる。それ故、リセット容量の低下やリ
セット不良を防止できる。
分のポテンシャルレベルが変動すると、同時にコントロ
ールゲート直下部分のポテンシャルレベルも同一のポテ
ンシャル変動分を有し、このコントロールゲート直下部
分のポテンシャルレベルにて決定されるフローティング
層のポテンシャルも同一の変動分を有することになるの
で、結局、製造プロセスの変動に起因するバラツキが相
殺されることになる。それ故、リセット容量の低下やリ
セット不良を防止できる。
【００２４】なお、フローティング層のポテンシャルレ
ベルは、上記従来技術の所で述べた熱電子放出の過程で
徐々に低下して行くが、この部分に設けられるポテンシ
ャルレベル固定用のキャパシタンスを大きな値に設定す
ることにより、１Ｈ期間内は十分に保持できる。そし
て、次の１Ｈ期間内には再度上記のローレベルパルスが
リセットドレインに印加され、このローレベルパルスに
よってフローティング層のポテンシャルレベルがリフレ
ッシュされるので、熱電子放出に起因する不具合を生じ
るおそれはない。
ベルは、上記従来技術の所で述べた熱電子放出の過程で
徐々に低下して行くが、この部分に設けられるポテンシ
ャルレベル固定用のキャパシタンスを大きな値に設定す
ることにより、１Ｈ期間内は十分に保持できる。そし
て、次の１Ｈ期間内には再度上記のローレベルパルスが
リセットドレインに印加され、このローレベルパルスに
よってフローティング層のポテンシャルレベルがリフレ
ッシュされるので、熱電子放出に起因する不具合を生じ
るおそれはない。
【００２５】また、固体撮像素子の製造プロセスの変動
を考慮する場合は、リセットゲートに印加される電圧、
即ちリセットパルスの振幅差に余裕を持たせる必要があ
るが、上記構成による場合は、製造プロセスに起因する
バラツキがいわば自動的に相殺されるので、リセットパ
ルスの振幅に余裕を持たせる必要はない。
を考慮する場合は、リセットゲートに印加される電圧、
即ちリセットパルスの振幅差に余裕を持たせる必要があ
るが、上記構成による場合は、製造プロセスに起因する
バラツキがいわば自動的に相殺されるので、リセットパ
ルスの振幅に余裕を持たせる必要はない。
【００２６】このことは、消費電力の低減が図れること
を意味する。即ち、消費電力は振幅の二乗に比例からで
ある。
を意味する。即ち、消費電力は振幅の二乗に比例からで
ある。
【００２７】
【実施例】以下に本発明の実施例を説明する。
【００２８】図１は本発明ＣＣＤ固体撮像素子を示す。
このＣＣＤ固体撮像素子は、使用するマスクパターンが
異なる他は、上記従来のＣＣＤ固体撮像素子と同様の製
造工程で作製される。従って、構造も略同様であるの
で、対応する部分は同一の番号を付して具体的な説明は
省略し、以下に異なる部分について説明する。
このＣＣＤ固体撮像素子は、使用するマスクパターンが
異なる他は、上記従来のＣＣＤ固体撮像素子と同様の製
造工程で作製される。従って、構造も略同様であるの
で、対応する部分は同一の番号を付して具体的な説明は
省略し、以下に異なる部分について説明する。
【００２９】このＣＣＤ固体撮像素子は、リセットドゲ
ート６と、リセットドレイン１０との間に、矢印Ａで示
す転送方向にフローティングＮ+層４０およびコントロ
ールゲート１１をこの順に設けた点が従来のＣＣＤ固体
撮像素子と異なる。
ート６と、リセットドレイン１０との間に、矢印Ａで示
す転送方向にフローティングＮ+層４０およびコントロ
ールゲート１１をこの順に設けた点が従来のＣＣＤ固体
撮像素子と異なる。
【００３０】フローティングＮ+層４０は、Ｎ-高濃度不
純物領域３の表面部分にＮ+イオンを高濃度にドーピン
グして形成される。コントロールゲート１１のコントロ
ールゲート電極１１１は、リセットゲート電極１６、出
力ゲート電極１７と同様のポリシリコンで形成されてい
る。また、リセットゲート電極１６とコントロールゲー
ト電極１１１は、Ｎ-高濃度不純物領域３の表面に積層
形成された酸化膜５で覆われている。
純物領域３の表面部分にＮ+イオンを高濃度にドーピン
グして形成される。コントロールゲート１１のコントロ
ールゲート電極１１１は、リセットゲート電極１６、出
力ゲート電極１７と同様のポリシリコンで形成されてい
る。また、リセットゲート電極１６とコントロールゲー
ト電極１１１は、Ｎ-高濃度不純物領域３の表面に積層
形成された酸化膜５で覆われている。
【００３１】加えて、フローティングＮ+層４０には、
この部分のポテンシャルレベルを固定するためのキャパ
シタンス１２が接続されている。キャパシタンス１２の
大きさは、上記した熱電子放出の過程で徐々に低下して
行くフローティングＮ+層４０のポテンシャルレベルを
１Ｈ期間内保持できる値に設定されている。
この部分のポテンシャルレベルを固定するためのキャパ
シタンス１２が接続されている。キャパシタンス１２の
大きさは、上記した熱電子放出の過程で徐々に低下して
行くフローティングＮ+層４０のポテンシャルレベルを
１Ｈ期間内保持できる値に設定されている。
【００３２】図２は上記構成のＣＣＤ固体撮像素子のポ
テンシャルレベルを示している。また、図３はリセット
ドレイン１０、リセットゲート６および最終段の転送電
極８に印加される電圧の波形を示している。図３
（ａ）、（ｃ）に示すように、本発明では、上記従来例
とは異なりリセットドレイン１０に水平最終パルスの１
Ｈ期間内の休止期間毎にローレベルを有するパルスが印
加されるようになっている。ここで、このパルスのハイ
レベルは１５Ｖ、ローレベルは１２Ｖに設定されてい
る。
テンシャルレベルを示している。また、図３はリセット
ドレイン１０、リセットゲート６および最終段の転送電
極８に印加される電圧の波形を示している。図３
（ａ）、（ｃ）に示すように、本発明では、上記従来例
とは異なりリセットドレイン１０に水平最終パルスの１
Ｈ期間内の休止期間毎にローレベルを有するパルスが印
加されるようになっている。ここで、このパルスのハイ
レベルは１５Ｖ、ローレベルは１２Ｖに設定されてい
る。
【００３３】なお、コントロールゲート１１には、直流
電圧が印加される。従って、リセット時にフローティン
グＮ+層４０のポテンシャルレベルは直流レベルに固定
されたコントロールゲート１１直下の部分のポテンシャ
ルレベルと同一になる。
電圧が印加される。従って、リセット時にフローティン
グＮ+層４０のポテンシャルレベルは直流レベルに固定
されたコントロールゲート１１直下の部分のポテンシャ
ルレベルと同一になる。
【００３４】リセットドレイン１０にこのような短い期
間ローレベルを有するパルスを１Ｈ期間内の休止期間毎
に印加する場合は、コントロールゲート１１直下の部分
のポテンシャルレベルがリセットされる。即ち、上記の
短い期間にリセットドレイン１０に与えられるパルスの
ローレベルを適宜の値に設定することにより、コントロ
ールゲート１１直下部分のリセットレベルを決定できる
ことになる。
間ローレベルを有するパルスを１Ｈ期間内の休止期間毎
に印加する場合は、コントロールゲート１１直下の部分
のポテンシャルレベルがリセットされる。即ち、上記の
短い期間にリセットドレイン１０に与えられるパルスの
ローレベルを適宜の値に設定することにより、コントロ
ールゲート１１直下部分のリセットレベルを決定できる
ことになる。
【００３５】従って、このリセットレベルをフローティ
ングＮ+層４０のポテンシャルレベルがコントロールゲ
ート１１直下のポテンシャルレベルと等しくなるように
設定すれば、リセットゲート６直下部分のポテンシャル
レベルが変動すると、同時にコントロールゲート１１直
下部分のポテンシャルレベルも同一のポテンシャル変動
分を有し、このコントロールゲート直下部分のポテンシ
ャルレベルにて決定されるフローティングＮ+層４０の
ポテンシャルも同一の変動分を有することになるので、
結局、製造プロセスの変動に起因するバラツキが相殺さ
れることになる。それ故、リセット容量の低下やリセッ
ト不良を防止できる。
ングＮ+層４０のポテンシャルレベルがコントロールゲ
ート１１直下のポテンシャルレベルと等しくなるように
設定すれば、リセットゲート６直下部分のポテンシャル
レベルが変動すると、同時にコントロールゲート１１直
下部分のポテンシャルレベルも同一のポテンシャル変動
分を有し、このコントロールゲート直下部分のポテンシ
ャルレベルにて決定されるフローティングＮ+層４０の
ポテンシャルも同一の変動分を有することになるので、
結局、製造プロセスの変動に起因するバラツキが相殺さ
れることになる。それ故、リセット容量の低下やリセッ
ト不良を防止できる。
【００３６】フローティングＮ+層４０のポテンシャル
レベルは、次の１Ｈ期間内には再度上記のローレベルパ
ルスがリセットドレイン１０に印加されるので、このロ
ーレベルパルスによってリフレッシュされる。
レベルは、次の１Ｈ期間内には再度上記のローレベルパ
ルスがリセットドレイン１０に印加されるので、このロ
ーレベルパルスによってリフレッシュされる。
【００３７】上記のように、製造プロセスの変動に起因
して発生するリセットゲート６直下部分のポテンシャル
変動分を相殺できる場合は、リセットゲート６に印加さ
れる電圧、即ちリセットパルスの振幅差に余裕を持たせ
る必要がないので、消費電力の低減が図れる。
して発生するリセットゲート６直下部分のポテンシャル
変動分を相殺できる場合は、リセットゲート６に印加さ
れる電圧、即ちリセットパルスの振幅差に余裕を持たせ
る必要がないので、消費電力の低減が図れる。
【００３８】上記従来例におけるリセットパルスと水平
最終パルスとの位相関係を示す図４に従って、今少し説
明すると、水平最終パルスの１周期分が１Ｈ期間内にＣ
ＣＤの水平画素数（ＣＣＤの水平方向における数）以上
あり、リセットパルスは８−３＝５Ｖの振幅差を有す
る。
最終パルスとの位相関係を示す図４に従って、今少し説
明すると、水平最終パルスの１周期分が１Ｈ期間内にＣ
ＣＤの水平画素数（ＣＣＤの水平方向における数）以上
あり、リセットパルスは８−３＝５Ｖの振幅差を有す
る。
【００３９】しかしながら、リセットパルスの５Ｖの振
幅は全て有効に活用されているわけではなく、リセット
ゲート６直下の部分に一定のパルス振幅を与えたとして
も、この部分のポテンシャルレベルにバラツキを生じ
る。例えば、ポテンシャルレベルが±１Ｖのバラツキを
有するものとすれば、最悪のケースを想定すると、リセ
ットパルスのハイレベルが７（＝８−１）Ｖ、ローレベ
ルが４（＝３＋１）Ｖとなる。従って、この場合はリセ
ットパルスが実質的に３（＝７−４）Ｖで使用されてい
ることになる。
幅は全て有効に活用されているわけではなく、リセット
ゲート６直下の部分に一定のパルス振幅を与えたとして
も、この部分のポテンシャルレベルにバラツキを生じ
る。例えば、ポテンシャルレベルが±１Ｖのバラツキを
有するものとすれば、最悪のケースを想定すると、リセ
ットパルスのハイレベルが７（＝８−１）Ｖ、ローレベ
ルが４（＝３＋１）Ｖとなる。従って、この場合はリセ
ットパルスが実質的に３（＝７−４）Ｖで使用されてい
ることになる。
【００４０】このため、従来例ではこのような最悪のケ
ースを想定して、リセットパルスの振幅差を５（＝８−
３）Ｖに設定していた。
ースを想定して、リセットパルスの振幅差を５（＝８−
３）Ｖに設定していた。
【００４１】これに対して、本発明ではリセットゲート
６直下部分のポテンシャルレベルのバラツキがいわば自
動的に相殺されるので、このような最悪のケースを想定
する必要がない。即ち、リセットパルスの振幅差にそれ
ほど余裕を持たせる必要がない。それ故、本発明では、
図３（ｂ）に示すように、リセットパルスとしてハイレ
ベルが６Ｖ、ローレベルが３Ｖの、振幅差が３Ｖのもの
を用いている。
６直下部分のポテンシャルレベルのバラツキがいわば自
動的に相殺されるので、このような最悪のケースを想定
する必要がない。即ち、リセットパルスの振幅差にそれ
ほど余裕を持たせる必要がない。それ故、本発明では、
図３（ｂ）に示すように、リセットパルスとしてハイレ
ベルが６Ｖ、ローレベルが３Ｖの、振幅差が３Ｖのもの
を用いている。
【００４２】ここで、消費電力は振幅差の２乗に比例す
る。従って、本発明による場合は、従来例に比べて３2
／５2、即ち約３６％消費電力を節約できることにな
る。
る。従って、本発明による場合は、従来例に比べて３2
／５2、即ち約３６％消費電力を節約できることにな
る。
【００４３】
【発明の効果】以上の本発明固体撮像素子によれば、短
い期間ローレベルを持つパルスをリセットドレインに印
加してリセットレベルを設定する構成をとるので、固体
撮像素子の製造プロセスにおける加工条件のバラツキに
起因してリセットゲート直下部分のポテンシャルレベル
が変動しても、リセットゲート直下部分のポテンシャル
変動に伴ってコントロールゲート直下部分のポテンシャ
ルレベルも同様に変動し、該コントロールゲートによっ
て決定されるフローティング層のポテンシャルレベルも
同様に変動する。従って、リセットゲート直下部分のポ
テンシャル変動が結果的に相殺されるので、リセット容
量の低下やリセット不良を招来することがない。従っ
て、固体撮像素子の信頼性を向上できる利点がある。
い期間ローレベルを持つパルスをリセットドレインに印
加してリセットレベルを設定する構成をとるので、固体
撮像素子の製造プロセスにおける加工条件のバラツキに
起因してリセットゲート直下部分のポテンシャルレベル
が変動しても、リセットゲート直下部分のポテンシャル
変動に伴ってコントロールゲート直下部分のポテンシャ
ルレベルも同様に変動し、該コントロールゲートによっ
て決定されるフローティング層のポテンシャルレベルも
同様に変動する。従って、リセットゲート直下部分のポ
テンシャル変動が結果的に相殺されるので、リセット容
量の低下やリセット不良を招来することがない。従っ
て、固体撮像素子の信頼性を向上できる利点がある。
【００４４】また、製造プロセスにおけるバラツキが相
殺されので、リセットゲートに印加されるリセットパル
スの振幅差に余裕を持たせる必要がなく、リセットパル
スの振幅差を有効に活用できる。従って、消費電力の効
率化が図れる。
殺されので、リセットゲートに印加されるリセットパル
スの振幅差に余裕を持たせる必要がなく、リセットパル
スの振幅差を有効に活用できる。従って、消費電力の効
率化が図れる。
【図１】本発明のＣＣＤ固体撮像素子を示す断面図。
【図２】本発明ＣＣＤ固体撮像素子のポテンシャル図。
【図３】本発明ＣＣＤ固体撮像素子のリセットドレイ
ン、リセットゲートおよび転送電極に印加される電圧波
形を示す波形図。
ン、リセットゲートおよび転送電極に印加される電圧波
形を示す波形図。
【図４】従来例におけるリセットパルスと水平最終パル
スとの関係を示す波形図。
スとの関係を示す波形図。
【図５】ＣＣＤ固体撮像素子の従来例を示す断面図。
【図６】図５のＣＣＤ固体撮像素子に印加される電圧の
波形図。
波形図。
【図７】図５のＣＣＤ固体撮像素子のポテンシャル図。
【図８】製造プロセスの変動に起因するバラツキがリセ
ットゲート直下のポテンシャルレベルに発生していない
状態を示すポテンシャル図。
ットゲート直下のポテンシャルレベルに発生していない
状態を示すポテンシャル図。
【図９】リセットゲート直下のポテンシャルレベルが深
くなる方向にズレた状態を示すポテンシャル図。
くなる方向にズレた状態を示すポテンシャル図。
【図１０】リセットゲート直下のポテンシャルレベルが
浅くなる方向にズレた状態を示すポテンシャル図。
浅くなる方向にズレた状態を示すポテンシャル図。
１ Ｎ形の基板 ２ Ｐウェル層 ３ Ｎ-高濃度不純物領域 ４ Ｎ+高濃度不純物領域 ４ａ ドレイン領域 ４０ フローティングＮ+層 ６ リセットゲート ７ 出力ゲート ８ 水平転送電極 １０ リセットドレイン １１ コントロールゲート １２ キャパシタンス
Claims (2)
- 【請求項１】 転送されて来た電荷を出力回路に出力し
た後、ＣＣＤの１パケット分の電荷をリセットゲートに
印加されるパルスによりリセットドレインに排出してリ
セットする構造の固体撮像素子において、 該リセットゲートと該リセットドレインとの間に電荷転
送路となるフローティング層および直流電圧が印加され
るコントロールゲートを該電荷の転送方向に設け、該リ
セットドレインに短い期間ローレベルを持つパルスを印
加して、該フローティング層直下部分のポテンシャルレ
ベルを該リセットゲート直下部分のポテンシャル変動分
に対応して変動させるようにした固体撮像素子。 - 【請求項２】 前記リセットドレインに水平最終パルス
の休止期間毎に水平帰線期間内ローレベルを持つパルス
を印加する請求項１記載の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293524A JP2888508B2 (ja) | 1992-10-30 | 1992-10-30 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293524A JP2888508B2 (ja) | 1992-10-30 | 1992-10-30 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06153086A JPH06153086A (ja) | 1994-05-31 |
| JP2888508B2 true JP2888508B2 (ja) | 1999-05-10 |
Family
ID=17795859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293524A Expired - Fee Related JP2888508B2 (ja) | 1992-10-30 | 1992-10-30 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888508B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3028074B2 (ja) * | 1997-05-26 | 2000-04-04 | 日本電気株式会社 | 電荷転送素子とその駆動方法 |
-
1992
- 1992-10-30 JP JP4293524A patent/JP2888508B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06153086A (ja) | 1994-05-31 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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