JP2886176B2 - 埋め込みチャネルの物性特性測定法 - Google Patents
埋め込みチャネルの物性特性測定法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体基板の表面下に形成された埋め込
みチャネルのチャネルポテンシャル及び表面ポテンシャ
ルや半導体基板中の発生電流、基板表面の発生電流等を
測定する埋め込みチャネルの物性特性測定法に関する。
みチャネルのチャネルポテンシャル及び表面ポテンシャ
ルや半導体基板中の発生電流、基板表面の発生電流等を
測定する埋め込みチャネルの物性特性測定法に関する。
第５図に埋め込みチャネルMOSトランジスタを構成す
る半導体装置（10）の構造を示す。ｐ型半導体基板
（１）の表面下にｎ−層からなる埋め込みチャネル
（２）が形成され、この埋め込みチャネル（２）の両端
部にそれぞれn+層からなるコンタクト部（３）及び
（４）が形成されている。また、埋め込みチャネル
（２）の上部は絶縁膜（５）により被覆されており、こ
の絶縁膜（５）の上にゲート電極（６）が形成されてい
る。このMOSトランジスタは、各コンタクト部（３）及
び（４）にそれぞれ接続されたソース端子（７）及びド
レイン端子（８）を共通にしてこれらに逆バイアスVRを
印加することにより、ゲートコントロールダイオード構
造となる。このようなゲートコントロールダイオード構
造の半導体装置（10）を用いて、埋め込みチャネル
（２）の特性測定を行う従来の測定システムのブロック
図を第6A図及び第6B図に示す。
る半導体装置（10）の構造を示す。ｐ型半導体基板
（１）の表面下にｎ−層からなる埋め込みチャネル
（２）が形成され、この埋め込みチャネル（２）の両端
部にそれぞれn+層からなるコンタクト部（３）及び
（４）が形成されている。また、埋め込みチャネル
（２）の上部は絶縁膜（５）により被覆されており、こ
の絶縁膜（５）の上にゲート電極（６）が形成されてい
る。このMOSトランジスタは、各コンタクト部（３）及
び（４）にそれぞれ接続されたソース端子（７）及びド
レイン端子（８）を共通にしてこれらに逆バイアスVRを
印加することにより、ゲートコントロールダイオード構
造となる。このようなゲートコントロールダイオード構
造の半導体装置（10）を用いて、埋め込みチャネル
（２）の特性測定を行う従来の測定システムのブロック
図を第6A図及び第6B図に示す。
第6A図のシステムは半導体基板（１）中の発生電流及
び表面の発生電流を測定するためのものであり、微少電
流測定装置（11）とCPU（12）とから構成されている。
一方、第6B図のシステムは埋め込みチャネル（２）のポ
テンシャル及び不純物濃度分布等を測定するためのもの
であり、低周波CV測定装置（13）、電源（14）及びCPU
（15）から構成されている。
び表面の発生電流を測定するためのものであり、微少電
流測定装置（11）とCPU（12）とから構成されている。
一方、第6B図のシステムは埋め込みチャネル（２）のポ
テンシャル及び不純物濃度分布等を測定するためのもの
であり、低周波CV測定装置（13）、電源（14）及びCPU
（15）から構成されている。
まず、第6A図のシステムの微少電流測定装置（11）に
より、第５図の半導体装置（10）の各コンタクト部
（３）及び（４）にバイアス電圧VRを印加した状態で、
ゲート電極（６）に印加するゲート電圧VGを掃引して逆
バイアスIRの変化を測定すると、第7A図のような結果が
得られる。A.S.Grove and D.J.Fitzgerald:Solid−St.E
lectron.vol.9,1996,pp783−806に示されているよう
に、この第7A図の結果から、半導体基板（１）中の発生
電流Ｉgen,MJ及び半導体基板（１）表面の発生電流Ｉ
gen,Sを知ることができる。
より、第５図の半導体装置（10）の各コンタクト部
（３）及び（４）にバイアス電圧VRを印加した状態で、
ゲート電極（６）に印加するゲート電圧VGを掃引して逆
バイアスIRの変化を測定すると、第7A図のような結果が
得られる。A.S.Grove and D.J.Fitzgerald:Solid−St.E
lectron.vol.9,1996,pp783−806に示されているよう
に、この第7A図の結果から、半導体基板（１）中の発生
電流Ｉgen,MJ及び半導体基板（１）表面の発生電流Ｉ
gen,Sを知ることができる。
一方、第6B図のシステムの電源（14）により第５図の
半導体装置（10）の各コンタクト部（３）及び（４）に
逆バイアス電圧VRを印加すると共に低周波CV測定装置
（13）からゲート電極（６）に低周波のゲート電圧VGを
印加することにより低周波CV特性を測定すれば、第7B図
のような結果が得られる。尚、第7B図において、COXは
絶縁膜（５）の容量を示している。A.M.Mohsen and F.
J.Morris:Solid−St.Electron,vol.18,1975,pp407−416
によれば、第7B図の結果から第８図に示されるような埋
め込みチャネルのポテンシャル分布図におけるチャネル
ポテンシャルφCH、表面ポテンシャルφＳ、表面からチ
ャネル位置までの深さXCHを算出することができる。さ
らに、第7B図において、ゲート電圧VGがVR＋VFBからパ
ンチスルー電圧VPTまでの空乏層領域の低周波CV特性を
用いれば、表面からチャネル位置深さXCHまでの不純物
濃度分布を求めることができる。ただし、VFBはフラッ
トバンド電圧を示す。
半導体装置（10）の各コンタクト部（３）及び（４）に
逆バイアス電圧VRを印加すると共に低周波CV測定装置
（13）からゲート電極（６）に低周波のゲート電圧VGを
印加することにより低周波CV特性を測定すれば、第7B図
のような結果が得られる。尚、第7B図において、COXは
絶縁膜（５）の容量を示している。A.M.Mohsen and F.
J.Morris:Solid−St.Electron,vol.18,1975,pp407−416
によれば、第7B図の結果から第８図に示されるような埋
め込みチャネルのポテンシャル分布図におけるチャネル
ポテンシャルφCH、表面ポテンシャルφＳ、表面からチ
ャネル位置までの深さXCHを算出することができる。さ
らに、第7B図において、ゲート電圧VGがVR＋VFBからパ
ンチスルー電圧VPTまでの空乏層領域の低周波CV特性を
用いれば、表面からチャネル位置深さXCHまでの不純物
濃度分布を求めることができる。ただし、VFBはフラッ
トバンド電圧を示す。
ここで、上述したA.M.Mohsen and F.J.Morrisの方法
によりチャネルポテンシャルφCH及び表面ポテンシャル
φＳを求める計算法を第９図のフローチャートを参照し
て説明する。まず、ステップ91で、第6B図の測定システ
ムにより得られた第7B図のような測定結果を、CPU（1
5）に接続されたCRT（図示せず）上に表示する。次に、
ステップ92でパンチスルー電圧VPTを入力する。さら
に、ステップ93で、次の［１］式に基づいてチャネルポ
テンシャルφCHを算出する。
によりチャネルポテンシャルφCH及び表面ポテンシャル
φＳを求める計算法を第９図のフローチャートを参照し
て説明する。まず、ステップ91で、第6B図の測定システ
ムにより得られた第7B図のような測定結果を、CPU（1
5）に接続されたCRT（図示せず）上に表示する。次に、
ステップ92でパンチスルー電圧VPTを入力する。さら
に、ステップ93で、次の［１］式に基づいてチャネルポ
テンシャルφCHを算出する。
φCH＝VR−Vbi …［１］ ただし、Vbiは埋め込みチャネル（２）とコンタクト
部（３）あるいは（４）のビルトインポテンシャルを示
している。
部（３）あるいは（４）のビルトインポテンシャルを示
している。
その後、ステップ94で表面ポテンシャルφＳを求め
る。この表面ポテンシャルφＳは第7B図の斜線部Ａの面
積SAにより表示され、次の［２］式に基づいて算出され
る。
る。この表面ポテンシャルφＳは第7B図の斜線部Ａの面
積SAにより表示され、次の［２］式に基づいて算出され
る。
ただし、VINVは反転側の電圧を示している。
以上のようにして埋め込みチャネル（２）の各特性を
求めることができるが、従来は第6A図及び第6B図に示す
ように、半導体基板（１）中の発生電流Ｉgen,MJ及び半
導体基板（１）表面の発生電流Ｉgen,Sを測定する測定
システムと、チャネルポテンシャルφCH、表面ポテンシ
ャルφＳ、表面からチャネル位置までの深さXCH及び不
純物濃度分布を測定する測定システムの構成が互いに異
なっていた。このため、これらの各特性を一度に測定す
ることができず、各システムにより別々に測定を行う必
要であった。従って、システム全体が複雑になると共に
評価に時間と手間がかかるという問題があった。
求めることができるが、従来は第6A図及び第6B図に示す
ように、半導体基板（１）中の発生電流Ｉgen,MJ及び半
導体基板（１）表面の発生電流Ｉgen,Sを測定する測定
システムと、チャネルポテンシャルφCH、表面ポテンシ
ャルφＳ、表面からチャネル位置までの深さXCH及び不
純物濃度分布を測定する測定システムの構成が互いに異
なっていた。このため、これらの各特性を一度に測定す
ることができず、各システムにより別々に測定を行う必
要であった。従って、システム全体が複雑になると共に
評価に時間と手間がかかるという問題があった。
このような問題点を解消するために第6A図のシステム
と第6B図のシステムとを組み合わせて一度に各特性の測
定を行おうとすると、低周波CV測定装置（13）における
低周波電圧の振動によって微少電流測定装置（11）で測
定される微少な逆バイアス電流IRに雑音が重畳してしま
い、発生電流を正確に測定することが困難になるという
問題が生ずる。
と第6B図のシステムとを組み合わせて一度に各特性の測
定を行おうとすると、低周波CV測定装置（13）における
低周波電圧の振動によって微少電流測定装置（11）で測
定される微少な逆バイアス電流IRに雑音が重畳してしま
い、発生電流を正確に測定することが困難になるという
問題が生ずる。
また、完全空乏時にはコンタクト層（３）及び（４）
の空乏層が埋め込みチャネル（２）の空乏層と接触する
ために、CV特性を測定すると、一般に例えば第10図の斜
線部Ｄに示されるような埋め込みチャネル周辺部の容量
の影響が特性曲線に現れてしまう。このため、低周波CV
測定装置（13）により測定されたCV測定曲線を用いて上
記の［２］式に基づいて表面ポテンシャルφＳを算出す
ると、第10図の斜線部Ｄの面積の分だけ誤差を生じ、正
確なポテンシャル測定が困難になるという問題もあっ
た。
の空乏層が埋め込みチャネル（２）の空乏層と接触する
ために、CV特性を測定すると、一般に例えば第10図の斜
線部Ｄに示されるような埋め込みチャネル周辺部の容量
の影響が特性曲線に現れてしまう。このため、低周波CV
測定装置（13）により測定されたCV測定曲線を用いて上
記の［２］式に基づいて表面ポテンシャルφＳを算出す
ると、第10図の斜線部Ｄの面積の分だけ誤差を生じ、正
確なポテンシャル測定が困難になるという問題もあっ
た。
この発明はこのような問題点を解消するためになされ
たもので、埋め込みチャネルの各特性を正確に且つ容易
に測定することができる埋め込みチャネルの物性特性測
定頬を提供することを目的とする。
たもので、埋め込みチャネルの各特性を正確に且つ容易
に測定することができる埋め込みチャネルの物性特性測
定頬を提供することを目的とする。
この発明に係る埋め込みチャネルの物性特性測定法
は、第１導電型の半導体基板の表面下に形成されると共
にその上部に絶縁膜を介してゲート電極が形成され且つ
第１導電型とは異なる第２導電型の埋め込みチャネルの
物性特性を測定する方法であって、ゲート電極にゲート
電圧を印加すると共にゲート電圧をランプ法により変化
させ、このときの埋め込みチャネルの空乏層内から発生
した電流及びゲート電極を流れる電流を測定し、測定さ
れた各電流から埋め込みチャネルの物性特性を求める方
法である。
は、第１導電型の半導体基板の表面下に形成されると共
にその上部に絶縁膜を介してゲート電極が形成され且つ
第１導電型とは異なる第２導電型の埋め込みチャネルの
物性特性を測定する方法であって、ゲート電極にゲート
電圧を印加すると共にゲート電圧をランプ法により変化
させ、このときの埋め込みチャネルの空乏層内から発生
した電流及びゲート電極を流れる電流を測定し、測定さ
れた各電流から埋め込みチャネルの物性特性を求める方
法である。
この発明においては、ゲート電圧をランプ法により変
化させて、埋め込みチャネルの空乏層内から発生した電
流及びゲート電極を流れる電流を測定する。
化させて、埋め込みチャネルの空乏層内から発生した電
流及びゲート電極を流れる電流を測定する。
以下、この発明の実施例を添付図面に基づいて説明す
る。
る。
第１図は本発明の埋め込みチャネルの物性特性測定法
を実施するための測定システムの構成例を示すブロック
図である。CPU（16）に微少電流／準静的CV測定装置
（以下、測定装置と称する）（17）が接続されている。
この測定装置（17）としては例えば、ヒューレット・パ
ッカート社のHP4140B型微少電流／準静的CV測定装置を
用いることができる。測定装置（17）に、第５図に示し
たような半導体装置（10）が接続されている。第１図に
おいて測定装置（17）と半導体装置（10）とを接続する
３本の接続線L1、L2及びL3は、それぞれ第５図における
逆バイアス電圧VR供給線L1、ゲート電圧VG供給線L2及び
接地線L3を示している。また、CPU（16）には図示しな
いCRTが接続されている。
を実施するための測定システムの構成例を示すブロック
図である。CPU（16）に微少電流／準静的CV測定装置
（以下、測定装置と称する）（17）が接続されている。
この測定装置（17）としては例えば、ヒューレット・パ
ッカート社のHP4140B型微少電流／準静的CV測定装置を
用いることができる。測定装置（17）に、第５図に示し
たような半導体装置（10）が接続されている。第１図に
おいて測定装置（17）と半導体装置（10）とを接続する
３本の接続線L1、L2及びL3は、それぞれ第５図における
逆バイアス電圧VR供給線L1、ゲート電圧VG供給線L2及び
接地線L3を示している。また、CPU（16）には図示しな
いCRTが接続されている。
次に、このような測定システムにより半導体装置（1
0）の埋め込みチャネル（２）の物性特性を測定する方
法を説明する。まず、測定装置（17）は、供給線L1を介
して半導体装置（10）のコンタクト部（３）及び（４）
に所定の逆バイアス電圧VRを印加する一方、供給線L2を
介してゲート電極（６）にゲート電圧VGを印加する。こ
のゲート電圧VGは、ランプ法により一定の時間的変化率
ΔVG/Δｔで掃引される。このとき、埋め込みチャネル
（２）の空乏層内から発生した逆バイアス電流IRとして
ソース端子（７）及びドレイン端子（８）に流れ、供給
線L1を介して測定装置（17）で測定される。これと同時
に、ゲート電極（６）を流れるゲート電流IGが供給線L2
を介して測定装置（17）で測定される。
0）の埋め込みチャネル（２）の物性特性を測定する方
法を説明する。まず、測定装置（17）は、供給線L1を介
して半導体装置（10）のコンタクト部（３）及び（４）
に所定の逆バイアス電圧VRを印加する一方、供給線L2を
介してゲート電極（６）にゲート電圧VGを印加する。こ
のゲート電圧VGは、ランプ法により一定の時間的変化率
ΔVG/Δｔで掃引される。このとき、埋め込みチャネル
（２）の空乏層内から発生した逆バイアス電流IRとして
ソース端子（７）及びドレイン端子（８）に流れ、供給
線L1を介して測定装置（17）で測定される。これと同時
に、ゲート電極（６）を流れるゲート電流IGが供給線L2
を介して測定装置（17）で測定される。
CPU（16）は、測定装置（17）で測定された逆バイア
ス電流IRから、第2A図に示すようなIR−VG特性を求め、
これを図示しないCRTに表示する。また、CRT（16）は、
測定装置（17）で測定されたゲート電流IGから、次式
［３］に基づいて埋め込みチャネル（２）の基静的容量
Ｃを算出し、第2B図に示すような準静的CV特性を求めて
これを図示しないCRTに表示する。
ス電流IRから、第2A図に示すようなIR−VG特性を求め、
これを図示しないCRTに表示する。また、CRT（16）は、
測定装置（17）で測定されたゲート電流IGから、次式
［３］に基づいて埋め込みチャネル（２）の基静的容量
Ｃを算出し、第2B図に示すような準静的CV特性を求めて
これを図示しないCRTに表示する。
Ｃ＝IG/（ΔVG/Δｔ） …［３］ その後、CPU（16）は、第7A図の場合と同様にして第2
A図のIR−VG特性から、半導体基板（１）中の発生電流
Ｉgen,MJ及び半導体基板（１）表面の発生電流Ｉgen,S
を求めてこれらを出力する一方、第2B図の準静的CV特性
から、チャネルポンシャルφCH、表面ポテンシャル
φＳ、表面からチャネル位置までの深さXCH及び不純物
濃度分布を求め、これらを出力する。
A図のIR−VG特性から、半導体基板（１）中の発生電流
Ｉgen,MJ及び半導体基板（１）表面の発生電流Ｉgen,S
を求めてこれらを出力する一方、第2B図の準静的CV特性
から、チャネルポンシャルφCH、表面ポテンシャル
φＳ、表面からチャネル位置までの深さXCH及び不純物
濃度分布を求め、これらを出力する。
ここで、この実施例において実施したチャネルポンテ
ンシャルφCH及び表面ポテンシャルφＳの算出法を第３
図のフローチャートを参照して説明する。まず、ステッ
プ31でCPU（16）により第2B図のような準静的CV特性が
図示しないCRT上に表示された後、ステップ32でパンチ
スルー電圧VPTが入力される。さらに、ステップ33で、
上述した［１］式に基づいてチャネルポテンシャルφCH
が算出される。
ンシャルφCH及び表面ポテンシャルφＳの算出法を第３
図のフローチャートを参照して説明する。まず、ステッ
プ31でCPU（16）により第2B図のような準静的CV特性が
図示しないCRT上に表示された後、ステップ32でパンチ
スルー電圧VPTが入力される。さらに、ステップ33で、
上述した［１］式に基づいてチャネルポテンシャルφCH
が算出される。
その後、ステップ34で表面ポテンシャルφＳが求めら
れる。この表面ポテンシャルφＳは第4A図の斜線部Ａの
面積SAにより表されるが、完全空乏時には半導体装置
（10）のコンタクト部（３）及び（４）の空乏層が埋め
込みチャネル（２）の空乏層と接触するために、準静的
CV特性においても、第10図の斜線部Ｄと同様に埋め込み
チャネル周辺部の容量の影響が特性曲線に現れている。
このため、上述した［２］式に基づいて積分法により第
4A図の斜線部Ａの面積SAを算出すると、正確な表面ポテ
ンシャルφＳを求めることができない。
れる。この表面ポテンシャルφＳは第4A図の斜線部Ａの
面積SAにより表されるが、完全空乏時には半導体装置
（10）のコンタクト部（３）及び（４）の空乏層が埋め
込みチャネル（２）の空乏層と接触するために、準静的
CV特性においても、第10図の斜線部Ｄと同様に埋め込み
チャネル周辺部の容量の影響が特性曲線に現れている。
このため、上述した［２］式に基づいて積分法により第
4A図の斜線部Ａの面積SAを算出すると、正確な表面ポテ
ンシャルφＳを求めることができない。
そこで、この実施例では以下のようにして表面ポテン
シャルφＳを算出する。まず、チャネルポテンシャルφ
CHは、準静的CV特性図においては第4B図の斜線部Ｂの面
積SBで表されるが、この面積SBを算出すると、完全空乏
時の誤差が含まれてしまう。これに対して、［１］式に
よりチャネルポテンシャルφCHを求めると、完全空乏状
態の容量の測定値を用いないので、正確な値が得られ
る。従って、［１］式により求められたチャネルポテン
シャルφCHから第4A図の斜線部Ｃの面積SCを差し引くこ
とによって、完全空乏状態の容量の測定値を用いずに正
確に表面ポテンシャルφＳを算出することができる。す
なわち、次の［４］式に基づいて計算する。
シャルφＳを算出する。まず、チャネルポテンシャルφ
CHは、準静的CV特性図においては第4B図の斜線部Ｂの面
積SBで表されるが、この面積SBを算出すると、完全空乏
時の誤差が含まれてしまう。これに対して、［１］式に
よりチャネルポテンシャルφCHを求めると、完全空乏状
態の容量の測定値を用いないので、正確な値が得られ
る。従って、［１］式により求められたチャネルポテン
シャルφCHから第4A図の斜線部Ｃの面積SCを差し引くこ
とによって、完全空乏状態の容量の測定値を用いずに正
確に表面ポテンシャルφＳを算出することができる。す
なわち、次の［４］式に基づいて計算する。
以上のように、準静的CV特性測定を行うと共に上記の
［４］式によって表面ポテンシャルφＳを算出すること
より、ゲート電圧VGの一回の掃引で埋め込みチャネルの
物性特性が正確に測定される。
［４］式によって表面ポテンシャルφＳを算出すること
より、ゲート電圧VGの一回の掃引で埋め込みチャネルの
物性特性が正確に測定される。
以上説明したように、この発明においては、ゲート電
極にゲート電圧を印加すると共にこのゲート電圧をラン
プ法により変化させ、このときの埋め込みチャネルの空
乏層内から発生した電流及びゲート電極を流れる電流を
測定し、測定された各電流から埋め込みチャネルの物性
特性を求めるので、埋め込みチャネルの各特性を正確に
且つ容易に測定することができる。
極にゲート電圧を印加すると共にこのゲート電圧をラン
プ法により変化させ、このときの埋め込みチャネルの空
乏層内から発生した電流及びゲート電極を流れる電流を
測定し、測定された各電流から埋め込みチャネルの物性
特性を求めるので、埋め込みチャネルの各特性を正確に
且つ容易に測定することができる。
第１図は本発明の埋め込みチャネルの物性特性測定法を
実施するための測定システムの構成例を示すブロック
図、第2A図及び第2B図はそれぞれ実施例で得られたIR−
VG特性図及び準静的CV特性図、第３図は実施例における
チャネルポテンシャルφCH及び表面ポテンシャルφＳを
算出法を示すフローチャート、第4A図及び第4B図はそれ
ぞれ実施例における表面ポテンシャルφＳの算出法を説
明するための準静的CV特性図、第５図は埋め込みチャネ
ルを有する半導体装置の断面図、第6A図及び第6B図はそ
れぞれ従来の測定システムのブロック図、第7A図及び第
7B図はそれぞれ第6A図及び第6B図のシステムにより得ら
れたIR−VG特性図及びCV特性図、第８図は埋め込みチャ
ネルのポテンシャル分布図、第９図は従来の方法におけ
るチャネルポテンシャルφCH及び表面ポテンシャルφＳ
の算出法を示すフローチャート、第10図は従来の問題点
を示すCV特性図である。 なお、各図中同一符号は同一または相当部分を示す。
実施するための測定システムの構成例を示すブロック
図、第2A図及び第2B図はそれぞれ実施例で得られたIR−
VG特性図及び準静的CV特性図、第３図は実施例における
チャネルポテンシャルφCH及び表面ポテンシャルφＳを
算出法を示すフローチャート、第4A図及び第4B図はそれ
ぞれ実施例における表面ポテンシャルφＳの算出法を説
明するための準静的CV特性図、第５図は埋め込みチャネ
ルを有する半導体装置の断面図、第6A図及び第6B図はそ
れぞれ従来の測定システムのブロック図、第7A図及び第
7B図はそれぞれ第6A図及び第6B図のシステムにより得ら
れたIR−VG特性図及びCV特性図、第８図は埋め込みチャ
ネルのポテンシャル分布図、第９図は従来の方法におけ
るチャネルポテンシャルφCH及び表面ポテンシャルφＳ
の算出法を示すフローチャート、第10図は従来の問題点
を示すCV特性図である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】第１導電型の半導体基板の表面下に形成さ
れると共にその上部に絶縁膜を介してゲート電極が形成
され且つ前記第１導電型とは異なる第２導電型の埋め込
みチャネルの物性特性を測定する方法であって、 前記ゲート電極にゲート電圧を印加すると共に前記ゲー
ト電圧をランプ法により変化させ、 このときの前記埋め込みチャネルの空乏層内から発生し
た電流及び前記ゲート電極を流れる電流を測定し、 前記測定された各電流から前記埋め込みチャネルの物性
特性を求める ことを特徴とする埋め込みチャネルの物性特性測定法。 - 【請求項２】前記埋め込みチャネルの表面ポテンシャル
φＳが次式に基づいて算出されることを特徴とする請求
項（１）に記載の埋め込みチャネルの物性特性測定法。 ただし、VR:埋め込みチャネルに印加する逆バイアス電
圧、Vbi:埋め込みチャネルとそのコンタクト部のビルト
インポテンシャル、VFB:フラットバンド電圧、VPT:パン
チスルー電圧、C:埋め込みチャネルの容量、COX:絶縁膜
の容量、VG:ゲート電圧である。
Priority Applications (2)
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|---|---|---|---|
| JP1069296A JP2886176B2 (ja) | 1989-03-23 | 1989-03-23 | 埋め込みチャネルの物性特性測定法 |
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|---|---|---|---|
| JP1069296A JP2886176B2 (ja) | 1989-03-23 | 1989-03-23 | 埋め込みチャネルの物性特性測定法 |
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-
1989
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