JP2876686B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、例えばフローティング
ゲート型素子を有する半導体装置に適用して好適なもの
である。Description: TECHNICAL FIELD The present invention relates to a semiconductor device, and is suitably applied to, for example, a semiconductor device having a floating gate element.
本発明は、第１の電極上に絶縁膜を介して第２の電極
が積層された構造の素子を有する半導体装置において、
絶縁膜の膜質評価用の素子を有することによって、絶縁
膜の膜質をモニターすることができるようにしたもので
ある。The present invention provides a semiconductor device including an element having a structure in which a second electrode is stacked over a first electrode with an insulating film interposed therebetween.
By having an element for evaluating the quality of the insulating film, the quality of the insulating film can be monitored.
フローティングゲート上に絶縁膜を介してコントロー
ルゲートが積層された構造のフローティングゲート型メ
モリトランジスタを用いたEPROM（Erasable and Progra
mmable Read Only Memory）やEEPROM（Eelctrically Er
asable and Programmable Read Only Memory）がある。
ここで、通常、フローティングゲートは不純物がドープ
された第１層目の多結晶シリコン（Si）膜により形成さ
れ、コントロールゲートは不純物がドープされた第２層
目の多結晶Si膜により形成される。EPROM (Erasable and Progra) using a floating gate type memory transistor with a structure in which a control gate is stacked on a floating gate via an insulating film
mmable Read Only Memory) or EEPROM (Eelctrically Er)
asable and Programmable Read Only Memory).
Here, usually, the floating gate is formed by a first-layer polycrystalline silicon (Si) film doped with impurities, and the control gate is formed by a second-layer polycrystalline Si film doped with impurities. .
このようなフローティングゲート型メモリトランジス
タにおいては、フローティングゲートとコントロールゲ
ートとの間の絶縁膜の膜質は、次の点で極めて重要であ
る。すなわち、第１に、この絶縁膜の膜質によって、フ
ローティングゲートに蓄積される電荷のコントロールゲ
ートへの逃げにくさを示す電荷保持特性が決定されるか
らである。また、第２には、プログラム時にコントロー
ルゲートに高電圧が印加されることから、この絶縁膜は
十分な耐圧や優れたTDDB（time dependent dielectric
breakdown）特性を備えている必要があるからである。In such a floating gate type memory transistor, the quality of the insulating film between the floating gate and the control gate is extremely important in the following points. That is, first, the charge retention characteristic indicating the difficulty of the charge accumulated in the floating gate to escape to the control gate is determined by the film quality of the insulating film. Second, since a high voltage is applied to the control gate at the time of programming, this insulating film has a sufficient withstand voltage and an excellent TDDB (time dependent dielectric).
This is because it is necessary to have breakdown characteristics.
なお、特開昭63−67786号公報には、EPROMなどのフロ
ーティングゲートの下層及び上層をそれぞれ不純物がド
ープされた多結晶Si膜及び不純物がドープされていない
多結晶Si膜により形成し、この不純物がドープされてい
ない多結晶Si膜を熱酸化して絶縁膜を形成することによ
って、この絶縁膜の品質の向上を図った半導体装置の製
造方法が提案されている。Japanese Patent Application Laid-Open No. 63-67786 discloses that a lower layer and an upper layer of a floating gate such as an EPROM are formed of a polycrystalline Si film doped with an impurity and a polycrystalline Si film not doped with an impurity, respectively. There has been proposed a method of manufacturing a semiconductor device in which the quality of an insulating film is improved by thermally oxidizing a polycrystalline Si film which is not doped with GaN to form an insulating film.
しかし、上述のようにフローティングゲートとコント
ロールゲートとの間の絶縁膜の膜質が重要であるにもか
かわらず、従来のEPROMやEEPROMにおいては、この絶縁
膜の膜質はモニターされておらず、従ってこの絶縁膜の
膜質の管理はなされていなかった。However, although the film quality of the insulating film between the floating gate and the control gate is important as described above, the film quality of this insulating film is not monitored in a conventional EPROM or EEPROM, and therefore, the quality of the insulating film is not monitored. The quality of the insulating film was not controlled.
従って本発明の目的は、絶縁膜の膜質をモニターする
ことができる半導体装置を提供することにある。Therefore, an object of the present invention is to provide a semiconductor device capable of monitoring the quality of an insulating film.
上記目的を達成するために、本発明は、第１の電極
（FG）上に絶縁膜（５）を介して第２の電極（CG）が積
層された構造の素子を有する半導体装置において、絶縁
膜（５）の膜質評価用の素子（Ｔ）を有する。In order to achieve the above object, the present invention provides a semiconductor device having an element having a structure in which a second electrode (CG) is laminated on a first electrode (FG) via an insulating film (5). An element (T) for evaluating the film quality of the film (5) is provided.
ここで、絶縁膜（５）の膜質評価用の素子（Ｔ）の構
造は、好適には第１の電極（FG）と絶縁膜（５）と第２
の電極（CG）とにより形成される素子と同様な構造とさ
れる。Here, the structure of the element (T) for evaluating the film quality of the insulating film (5) is preferably such that the first electrode (FG), the insulating film (5) and the second
And a structure similar to the element formed by the electrodes (CG).
上述のように構成された本発明の半導体装置によれ
ば、絶縁膜（５）の膜質評価用の素子（Ｔ）を有するこ
とから、この膜質評価用の素子（Ｔ）を用いて絶縁膜
（５）の特性を測定することにより、この絶縁膜（５）
の膜質をモニターすることができる。According to the semiconductor device of the present invention configured as described above, since the element (T) for evaluating the film quality of the insulating film (5) is provided, the insulating film ( By measuring the characteristics of 5), the insulating film (5)
Film quality can be monitored.
以下、本発明の一実施例について図面を参照しながら
説明する。この実施例は、本発明をEPROMに適用した実
施例である。なお、実施例の全図において、同一の部分
には同一の符号を付す。Hereinafter, an embodiment of the present invention will be described with reference to the drawings. This embodiment is an embodiment in which the present invention is applied to an EPROM. In all the drawings of the embodiments, the same portions are denoted by the same reference numerals.
第１図に示すように、この実施例によるEPROMにおい
ては、例えばｐ型シリコン（Si）基板１の表面に例えば
二酸化シリコン（SiO2）膜のようなフィールド絶縁膜２
が選択的に形成され、これによって素子間分離が行われ
ている。符号３は例えばp+型のチャネルストップ領域を
示す。また、フィールド絶縁膜２で囲まれた活性領域の
表面には、例えばSiO2膜のようなゲート絶縁膜４が形成
されている。As shown in FIG. 1, in an EPROM according to this embodiment, for example, a field insulating film 2 such as a silicon dioxide (SiO 2 ) film is formed on a surface of a p-type silicon (Si) substrate 1.
Are selectively formed, thereby separating elements. Reference numeral 3 indicates, for example, a p + type channel stop region. On the surface of the active region surrounded by the field insulating film 2, a gate insulating film 4 such as a SiO 2 film is formed.
FGはフローティングゲートを示す。このフローティン
グゲートFGは、例えばリン（Ｐ）のような不純物がドー
プされた多結晶Si膜により形成される。符号５は絶縁膜
（カップリング絶縁膜）を示す。この絶縁膜５は、SiO2
膜や、SiO2膜／窒化シリコン（Si3N4）膜／SiO2膜から
成るONO（oxide−nitride−oxide）膜や、Si3N4膜／SiO
2膜から成るNO（nitride−oxide）膜などにより形成さ
れる。この絶縁膜５を介してフローティングゲートFG上
にコントロールゲートCGが積層されている。このコント
ロールゲートCGは、例えばＰのような不純物がドープさ
れた多結晶Si膜により形成される。なお、このコントロ
ールゲートCGは、不純物がドープされた多結晶Si膜上に
例えばタングステンシリサイド（WSi2）膜のような高融
点金属シリサイド膜を重ねたポリサイド膜により形成す
ることもできる。また、コントロールゲートCGの側面及
び上面並びにフローティングゲートFGの側面には、例え
ばSiO2膜のような絶縁膜６が形成されている。一方、ｐ
型Si基板１中には、これらのコントロールゲートCG及び
フローティングゲートFGに対して自己整合的に例えばn+
型のソース領域７及びドレイン領域８が形成されてい
る。そして、これらのコントロールゲートCG、フローテ
ィングゲートFG、ソース領域７及びドレイン領域８によ
り、メモリトランジスタが形成されている。FG indicates a floating gate. The floating gate FG is formed of a polycrystalline Si film doped with an impurity such as phosphorus (P). Reference numeral 5 denotes an insulating film (coupling insulating film). This insulating film 5 is made of SiO 2
Film, ONO (oxide-nitride-oxide) film composed of SiO 2 film / silicon nitride (Si 3 N 4 ) film / SiO 2 film, Si 3 N 4 film / SiO
It is formed of a two- layer NO (nitride-oxide) film or the like. The control gate CG is stacked on the floating gate FG via the insulating film 5. The control gate CG is formed of, for example, a polycrystalline Si film doped with an impurity such as P. The control gate CG can also be formed by a polycide film in which a refractory metal silicide film such as a tungsten silicide (WSi 2 ) film is overlaid on a polycrystalline Si film doped with impurities. Further, an insulating film 6 such as a SiO 2 film is formed on the side surface and the upper surface of the control gate CG and the side surface of the floating gate FG. On the other hand, p
In the type Si substrate 1, for example, n + is self-aligned with the control gate CG and the floating gate FG.
A source region 7 and a drain region 8 are formed. The control transistor CG, floating gate FG, source region 7 and drain region 8 form a memory transistor.
Ｇはゲート電極を示す。このゲート電極Ｇは、例えば
Ｐのような不純物がドープされた多結晶Si膜により形成
される。なお、このゲート電極Ｇは、不純物がドープさ
れた多結晶Si膜上に例えばWSi2膜のような高融点金属シ
リサイド膜を重ねたポリサイド膜により形成することも
できる。一方、ｐ型Si基板１中には、このゲート電極Ｇ
に対して自己整合的に例えばn+型のソース領域９及びド
レイン領域10が形成されている。そして、これらのゲー
ト電極Ｇ、ソース領域９及びドレイン領域10により、周
辺回路用のｎチャネルMOSトランジスタが形成されてい
る。G indicates a gate electrode. The gate electrode G is formed of, for example, a polycrystalline Si film doped with an impurity such as P. The gate electrode G can also be formed by a polycide film in which a refractory metal silicide film such as a WSi 2 film is overlaid on an impurity-doped polycrystalline Si film. On the other hand, in the p-type Si substrate 1, the gate electrode G
For example, an n + type source region 9 and a drain region 10 are formed in a self-aligned manner. The gate electrode G, the source region 9 and the drain region 10 form an n-channel MOS transistor for a peripheral circuit.
この実施例においては、上述のメモリトランジスタ及
び周辺回路用のｎチャネルMOSトランジスタとは別に、
メモリトランジスタの絶縁膜５の膜質評価用素子Ｔが形
成されている。この膜質評価用素子Ｔは、メモリトラン
ジスタのフローティングゲートFGを構成する多結晶Si膜
と同様な多結晶Si膜11と、絶縁膜５と、メモリトランジ
スタのコントロールゲートCGを構成する多結晶Si膜と同
様な多結晶Si膜12とにより形成される。In this embodiment, apart from the above-mentioned memory transistor and the n-channel MOS transistor for the peripheral circuit,
An element T for evaluating the film quality of the insulating film 5 of the memory transistor is formed. The element T for film quality evaluation includes a polycrystalline Si film 11 similar to the polycrystalline Si film constituting the floating gate FG of the memory transistor, the insulating film 5, and a polycrystalline Si film constituting the control gate CG of the memory transistor. It is formed by a similar polycrystalline Si film 12.
符号13は例えばリンシリケートガラス（PSG）膜のよ
うな層間絶縁膜を示す。また、C1〜C6はコンタクトホー
ルを示す。そして、コンタクトホールC1，C2を通じてメ
モリトランジスタのソース領域７及びドレイン領域８に
それぞれ電極14,15がコンタクトしている。また、コン
タクトホールC3，C4を通じて周辺回路用のｎチャネルMO
Sトランジスタのソース領域９及びドレイン領域10にそ
れぞれ電極16,17がコンタクトしている。さらに、コン
タクトホールC5，C6を通じて膜質評価用素子Ｔの多結晶
Si膜11,12にそれぞれ電極18,19がコンタクトしている。
これらの電極14〜19は、例えばアルミニウム（A1）によ
り形成される。Reference numeral 13 denotes an interlayer insulating film such as a phosphor silicate glass (PSG) film. Also, C 1 -C 6 shows the contact hole. The electrodes 14 and 15 are in contact with the source region 7 and the drain region 8 of the memory transistor through the contact holes C 1 and C 2 , respectively. Also, through the contact holes C 3 and C 4 , the n-channel MO for the peripheral circuit is used.
The electrodes 16 and 17 are in contact with the source region 9 and the drain region 10 of the S transistor, respectively. Further, through the contact holes C 5 and C 6 , the polycrystalline
Electrodes 18 and 19 are in contact with Si films 11 and 12, respectively.
These electrodes 14 to 19 are formed of, for example, aluminum (A1).
次に、上述のように構成されたこの実施例によるEPRO
Mの製造方法について説明する。Next, the EPRO according to this embodiment configured as described above is used.
A method for manufacturing M will be described.
第２図Ａに示すように、まずｐ型Si基板１の表面を選
択的に熱酸化することによりフィールド絶縁膜２を形成
して素子間分離を行う。この熱酸化の際には、あらかじ
めｐ型Si基板１中に選択的にイオン注入された例えばホ
ウ素（Ｂ）のようなｐ型不純物が拡散して、このフィー
ルド絶縁膜２の下側にチャネルストップ領域３が形成さ
れる。次に、このフィールド絶縁膜２で囲まれた活性領
域の表面に熱酸化法によりゲート絶縁膜４を形成する。
次に、CVD法により全面に第１層目の多結晶Si膜11を形
成し、この多結晶Si膜11に例えばＰのような不純物をド
ープして低抵抗化した後、この多結晶Si膜11をエッチン
グにより所定形状にパターンニングする。この場合に
は、このようしてパターンニングされた多結晶Si膜11
は、メモリトランジスタ形成部と膜質評価用素子形成部
とにのみ存在している。As shown in FIG. 2A, first, the surface of the p-type Si substrate 1 is selectively thermally oxidized to form a field insulating film 2 to perform element isolation. During this thermal oxidation, a p-type impurity such as boron (B), which has been selectively ion-implanted in advance into the p-type Si substrate 1, is diffused, and a channel stop is formed below the field insulating film 2. Region 3 is formed. Next, a gate insulating film 4 is formed on the surface of the active region surrounded by the field insulating film 2 by a thermal oxidation method.
Next, a first-layer polycrystalline Si film 11 is formed on the entire surface by a CVD method, and the polycrystalline Si film 11 is doped with an impurity such as P to reduce the resistance. 11 is patterned into a predetermined shape by etching. In this case, the polycrystalline Si film 11 thus patterned
Exists only in the memory transistor formation portion and the film quality evaluation element formation portion.
次に、第２図Ｂに示すように、パターンニングされた
多結晶Si膜11上に熱酸化法により例えばSiO2膜のような
絶縁膜５を形成する。なお、この絶縁膜５として例えば
ONO膜を用いる場合には、多結晶Si膜11上に熱酸化法に
よりSiO2膜を形成し、このSiO2膜上にCVD法によりSi3N4
膜を形成した後、このSi3N4膜上に熱酸化法によりSiO2
膜を形成することによってONO膜を形成することができ
る。次に、CVD法により全面に第２層目の多結晶Si膜12
を形成した後、この多結晶Si膜12に例えばＰのような不
純物をドープして低抵抗化する。この後、この多結晶Si
膜12上にリソグラフィーにより所定形状の第１層目のレ
ジストパターン20を形成する。Next, as shown in FIG. 2B, an insulating film 5 such as an SiO 2 film is formed on the patterned polycrystalline Si film 11 by a thermal oxidation method. In addition, as this insulating film 5, for example,
When an ONO film is used, an SiO 2 film is formed on the polycrystalline Si film 11 by a thermal oxidation method, and Si 3 N 4 is formed on the SiO 2 film by a CVD method.
After forming the film, SiO 2 is formed on the Si 3 N 4 film by a thermal oxidation method.
The ONO film can be formed by forming the film. Next, a second polycrystalline Si film 12 is formed on the entire surface by CVD.
Is formed, the polycrystalline Si film 12 is doped with an impurity such as P, for example, to reduce the resistance. After this, this polycrystalline Si
A first-layer resist pattern 20 having a predetermined shape is formed on the film 12 by lithography.
次に、このレジストパターン20をマスクとして多結晶
Si膜12を例えば反応性イオンエッチング（RIE）法によ
り基板表面と垂直方向に異方性エッチングして、第２図
Ｃに示すように、メモリトランジスタのコントロールゲ
ートCG及び周辺回路用のｎチャネルMOSトランジスタの
ゲート電極Ｇを形成するとともに、膜質評価用素子Ｔの
所定形状の多結晶Si膜12を形成する。Next, using this resist pattern 20 as a mask,
The Si film 12 is anisotropically etched in a direction perpendicular to the substrate surface by, for example, a reactive ion etching (RIE) method, and as shown in FIG. 2C, a control gate CG of a memory transistor and an n-channel MOS for a peripheral circuit. A gate electrode G of the transistor is formed, and a polycrystalline Si film 12 having a predetermined shape of the film quality evaluation element T is formed.
次に、第２図Ｄに示すように、周辺回路用のｎチャネ
ルMOSトランジスタ形成部の表面と膜質評価用素子形成
部の表面の一部とをリソグラフィーにより形成された所
定形状の第２層目のレジストパターン21で覆った後、レ
ジストパターン20,21をマスクとして例えばRIE法により
絶縁膜５を基板表面と垂直方向に異方性エッチングす
る。Next, as shown in FIG. 2D, the surface of the n-channel MOS transistor forming portion for the peripheral circuit and a part of the surface of the film quality evaluating element forming portion are formed in a second layer of a predetermined shape formed by lithography. Then, the insulating film 5 is anisotropically etched in a direction perpendicular to the substrate surface by, eg, RIE using the resist patterns 20 and 21 as a mask.
次に、レジストパターン20,21をマスクとして例えばR
IE法により第１層目の多結晶Si膜11を基板表面と垂直方
向に異方性エッチングする。これによって、第２図Ｅに
示すように、メモリトランジスタ形成部にフローティン
グゲートFGがコントロールゲートCGに対して自己整合的
に形成されるとともに、膜質評価用素子形成部に所定形
状の多結晶Si膜11が形成される。Next, using the resist patterns 20 and 21 as a mask, for example, R
The first polycrystalline Si film 11 is anisotropically etched in a direction perpendicular to the substrate surface by the IE method. As a result, as shown in FIG. 2E, a floating gate FG is formed in a memory transistor forming portion in a self-aligned manner with respect to a control gate CG, and a polycrystalline Si film having a predetermined shape is formed in a film quality evaluating element forming portion. 11 is formed.
次に、レジストパターン20,21を除去した後、第２図
Ｆに示すように、フローティングゲートFG、ゲート電極
Ｇ及び膜質評価用素子形成部の多結晶Si膜11以外の部分
のゲート絶縁膜４をエッチング除去する。Next, after the resist patterns 20 and 21 are removed, as shown in FIG. 2F, the floating gate FG, the gate electrode G, and the gate insulating film 4 other than the polycrystalline Si film 11 in the film quality evaluation element forming portion are formed. Is removed by etching.
次に、熱酸化を行うことにより、第２図Ｇに示すよう
に、上述のエッチングにより露出したｐ型Si基板１の表
面に再びゲート絶縁膜４を形成するとともに、コントロ
ールゲートCG、フローティングゲートFG、ゲート電極Ｇ
及び多結晶Si膜11,12の表面に絶縁膜６を形成する。次
に、コントロールゲートCG及びフローティングゲートFG
並びにゲート電極Ｇをマスクとしてｐ型Si基板１中に例
えばヒ素（As）のようなｎ型不純物をイオン注入する。
これによって、例えばn+型のソース領域７及びドレイン
領域８がコントロールゲートCG及びフローティングゲー
トFGに対して自己整合的に形成されるとともに、例えば
n+型のソース領域９及びドレイン領域10がゲート電極Ｇ
に対して自己整合的に形成される。この後、例えばCVD
法により全面に層間絶縁膜13を形成する。Next, by performing thermal oxidation, as shown in FIG. 2G, the gate insulating film 4 is formed again on the surface of the p-type Si substrate 1 exposed by the above-mentioned etching, and the control gate CG and the floating gate FG are formed. , Gate electrode G
Then, an insulating film 6 is formed on the surfaces of the polycrystalline Si films 11 and 12. Next, control gate CG and floating gate FG
In addition, an n-type impurity such as arsenic (As) is ion-implanted into the p-type Si substrate 1 using the gate electrode G as a mask.
Thereby, for example, the n + -type source region 7 and the drain region 8 are formed in a self-aligned manner with respect to the control gate CG and the floating gate FG.
The n + type source region 9 and the drain region 10 are the gate electrode G
Are formed in a self-aligned manner. After this, for example, CVD
An interlayer insulating film 13 is formed on the entire surface by a method.
次に、第１図に示すように、この層間絶縁膜13、ゲー
ト絶縁膜４及び絶縁膜６の所定部分をエッチング除去し
てコンタクトホールC1〜C6を形成する。次に、例えばス
パッタ法などにより全面にA1膜を形成した後、このA1膜
をエッチングにより所定形状にパターンニングして電極
14〜19を形成し、これによって目的とするEPROMを完成
させる。Next, as shown in FIG. 1, the interlayer insulating film 13, a predetermined portion of the gate insulating film 4 and the insulating film 6 is removed by etching to form contact holes C 1 -C 6. Next, after forming an A1 film on the entire surface by, for example, a sputtering method, the A1 film is patterned into a predetermined shape by etching to form an electrode.
14 to 19 are formed to complete the target EPROM.
以上のように、この実施例によるEPROMは、絶縁膜５
の膜質評価用素子Ｔを有しているので、この膜質評価用
素子Ｔによりオンチップでこの絶縁膜５の膜質をモニタ
ーすることができ、これによってメモリトランジスタの
フローティングゲートFGコントロールゲートCGとの間の
絶縁膜５の膜質評価を行うことができる。この場合、こ
の膜質評価用素子Ｔによる絶縁膜５の膜質評価は、例え
ば、この膜質評価用素子Ｔの電極18,19間に所定の電圧
を印加してそのときのリーク電流を測定したり、これら
の電極18,19間に一定の電流（トンネル電流）を流して
絶縁膜５が絶縁破壊するまでの時間を測定したり（定電
流TDDB）、あるいはこれらの電極18,19間に一定の電圧
を印加して絶縁膜５が絶縁破壊するまでの時間を測定し
たり（定電流TDDB）することによって行うことができ
る。さらに、この膜質評価用素子Ｔの容量−電圧（Ｃ−
Ｖ）特性を測定することにより絶縁膜５の膜質評価を行
ってもよい。なお、実際にこの絶縁膜５の膜質評価を行
うに当たっては、例えば、多数の測定データをワイブル
プロットなどにより統計的に処理して膜質評価を行う。As described above, the EPROM according to this embodiment includes the insulating film 5
Of the insulating film 5 can be monitored on-chip by the film quality evaluating element T, and thereby the floating gate FG and the control gate CG of the memory transistor can be monitored. Of the insulating film 5 can be evaluated. In this case, the film quality evaluation of the insulating film 5 by the film quality evaluation element T is performed, for example, by applying a predetermined voltage between the electrodes 18 and 19 of the film quality evaluation element T and measuring a leak current at that time. A constant current (tunnel current) is applied between the electrodes 18 and 19 to measure the time until the insulating film 5 is broken down (constant current TDDB), or a constant voltage is applied between the electrodes 18 and 19. Is applied and the time until the insulating film 5 breaks down is measured (constant current TDDB). Further, the capacitance-voltage (C-
V) The film quality of the insulating film 5 may be evaluated by measuring the characteristics. When actually evaluating the film quality of the insulating film 5, for example, a large number of measurement data is statistically processed by a Weibull plot or the like to evaluate the film quality.
上述のようにフローティングゲートFGとコントロール
ゲートCGとの間の絶縁膜５の膜質評価を行うことができ
ることから、この絶縁膜５の膜質の管理を行うことがで
きる。そして、この絶縁膜５の膜質の評価結果をこの絶
縁膜５を形成するためのプロセスなどにフィードバック
することにより、電荷保持特性やTDDB特性や耐圧に優れ
た良質の絶縁膜５を形成することができるようになる。
これによって、信頼性の高いEPROMを実現することがで
きる。As described above, since the film quality of the insulating film 5 between the floating gate FG and the control gate CG can be evaluated, the film quality of the insulating film 5 can be managed. By feeding back the evaluation result of the film quality of the insulating film 5 to a process for forming the insulating film 5 and the like, it is possible to form a high-quality insulating film 5 having excellent charge retention characteristics, TDDB characteristics, and withstand voltage. become able to.
Thereby, a highly reliable EPROM can be realized.
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications based on the technical idea of the present invention are possible.
例えば、上述の実施例においては、絶縁膜５の膜質評
価用素子Ｔを活性領域上に形成しているが、この膜質評
価用素子Ｔは例えばフィールド絶縁膜２上に形成するこ
とも可能である。さらに、この膜質評価用素子Ｔの形状
は、上述の実施例と異なる形状とすることも可能であ
る。For example, in the above-described embodiment, the element T for evaluating the film quality of the insulating film 5 is formed on the active region. However, the element T for evaluating the film quality can be formed on the field insulating film 2, for example. . Furthermore, the shape of the film quality evaluation element T can be different from that of the above-described embodiment.
また、一般に膜質評価用素子Ｔの絶縁膜５の面積が大
きいほどこの絶縁膜５の不良発生確率は大きくなる傾向
にあることから、この絶縁膜５の面積が異なる複数の膜
質評価用素子Ｔを形成し、これらの複数の膜質評価用素
子Ｔのそれぞれについて絶縁膜５の膜質評価を行うこと
により、この絶縁膜５の不良の発生原因（例えば、初期
不良その他の絶縁膜５そのものの不良や、絶縁膜５にダ
ストが付着することなどによる不良など）の分離を行う
ことが可能である。In general, the larger the area of the insulating film 5 of the film quality evaluation element T, the larger the probability of occurrence of failure of the insulating film 5 tends to be. Therefore, a plurality of film quality evaluation elements T having different areas of the insulating film 5 are used. By forming and evaluating the film quality of the insulating film 5 for each of the plurality of film quality evaluating elements T, the cause of the failure of the insulating film 5 (for example, initial failure, other defects of the insulating film 5 itself, It is possible to perform separation of defects such as dust adhering to the insulating film 5).
さらに、上述の実施例によるEPROMの製造方法として
は、上述の実施例で述べたものと異なる製造方法を用い
ることも可能である。また、上述の実施例においては、
本発明をEPROMに適用した場合について説明したが、本
発明は、例えばEEPROMに適用することも可能である。Further, as a method of manufacturing the EPROM according to the above-described embodiment, a manufacturing method different from that described in the above-described embodiment can be used. Also, in the above embodiment,
Although the case where the present invention is applied to the EPROM has been described, the present invention can be applied to, for example, an EEPROM.
なお、第３図に示すように、半導体ウェハー51に実際
に使用されるチップ52とは別に絶縁膜の膜質評価専用の
チップ53を用意し、このチップ53に上述の膜質評価用素
子Ｔを形成するようにしてもよい。さらには、第４図に
示すように、スクライブ線54上に膜質評価用素子Ｔを形
成するようにしてもよい。As shown in FIG. 3, a chip 53 dedicated to the evaluation of the film quality of the insulating film is prepared separately from the chip 52 actually used for the semiconductor wafer 51, and the above-mentioned element T for film quality evaluation is formed on this chip 53. You may make it. Further, as shown in FIG. 4, a film quality evaluation element T may be formed on the scribe line 54.
以上述べたように、本発明によれば、絶縁膜の膜質評
価用の素子を有するので、この膜質評価用の素子を用い
て絶縁膜の特性を測定することにより、絶縁膜の膜質を
モニターすることができる。As described above, according to the present invention, since the device for evaluating the quality of the insulating film is provided, the quality of the insulating film is monitored by measuring the characteristics of the insulating film using the device for evaluating the quality of the insulating film. be able to.
第１図は本発明の一実施例によるEPROMを示す断面図、
第２図Ａ〜第２図Ｇは第１図に示すEPROMの製造方法を
工程順に説明するための断面図、第３図は膜質評価専用
チップ上に絶縁膜の膜質評価用素子を形成する他の例を
示す平面図、第４図はスクライブ線上に絶縁膜の膜質評
価用素子を形成するさらに他の例を示す要部拡大平面図
である。 図面における主要な符号の説明 1:p型Si基板、2:フィールド絶縁膜、4:ゲート絶縁膜、
5:絶縁膜、7,9:ソース領域、8,10:ドレイン領域、11,1
2:多結晶Si膜、FG:フローティングゲート、CG:コントロ
ールゲート、T:膜質評価用素子。FIG. 1 is a sectional view showing an EPROM according to an embodiment of the present invention,
2A to 2G are cross-sectional views for explaining a method of manufacturing the EPROM shown in FIG. 1 in the order of steps, and FIG. 3 is a diagram for forming a film quality evaluation element of an insulating film on a film quality evaluation dedicated chip. FIG. 4 is an enlarged plan view of a principal part showing still another example of forming an element for evaluating the quality of an insulating film on a scribe line. Explanation of main reference numerals in the drawings 1: p-type Si substrate, 2: field insulating film, 4: gate insulating film,
5: insulating film, 7, 9: source region, 8, 10: drain region, 11, 1
2: Polycrystalline Si film, FG: floating gate, CG: control gate, T: element for film quality evaluation.
Claims (1)
が積層された構造の素子を有する半導体装置において、 上記絶縁膜の膜質評価用の素子を有することを特徴とす
る半導体装置。1. A semiconductor device having an element having a structure in which a second electrode is stacked on a first electrode with an insulating film interposed therebetween, comprising: an element for evaluating the film quality of the insulating film. apparatus.
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| JP4863590A JP2876686B2 (en) | 1990-02-28 | 1990-02-28 | Semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110124589A (en) * | 2010-05-11 | 2011-11-17 | 삼성전자주식회사 | Time dependent dielectric breakdown (tddb) test structure of semiconductor device and tddb test method using the same |
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1990
- 1990-02-28 JP JP4863590A patent/JP2876686B2/en not_active Expired - Lifetime
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