JP2873752B2 - ピエゾ素子制御装置 - Google Patents
ピエゾ素子制御装置Info
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- JP2873752B2 JP2873752B2 JP3199790A JP19979091A JP2873752B2 JP 2873752 B2 JP2873752 B2 JP 2873752B2 JP 3199790 A JP3199790 A JP 3199790A JP 19979091 A JP19979091 A JP 19979091A JP 2873752 B2 JP2873752 B2 JP 2873752B2
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Description
【０００１】
【産業上の利用分野】本発明は、圧電素子などの容量性
負荷の電流を制御する駆動回路に関するものである。
負荷の電流を制御する駆動回路に関するものである。
【０００２】
【従来の技術】従来の圧電素子の電流制御回路の例がEL
ECTRONICSLETTERS 27号、1982年５月、vol.18のNo.11
等に記載されている。従来の回路は図６に示すようにト
ランジスタで構成されている。即ち従来例は簡易型のプ
ッシュプル回路であるが、出力段にトランジスタを使っ
ているため、トランジスタの２次降伏破壊を避けるよう
に出力電流を決めなければならず、大きな電流はとれな
かった。２次降伏のないデバイスとしてパワーMOSFETが
注目されている。パワーMOSFETはゲート電圧によりドレ
イン電流を制御する素子である（図４）。ドレイン電流
が流れ始めるゲート電圧をゲート閾値電圧という。ゲー
ト閾値電圧は素子の製造上のばらつきや使用中の素子の
温度によって大きく変わる。このためバイアス点の設定
が難しく、一般にはその高速性を生かしたスイッチング
用として飽和領域で多く用いられている。なかには非飽
和領域での使用例もある。その場合、p-chとn-chのMOSF
ETを組み合わせたコンプリメンタリ型となっている。し
かし、p-chのMOSFETはn-chと同じ性能の素子を作る場合
キャリアの移動度の関係により面積が４倍程度必要とな
る。そのため高価で、種類も少ない。p-chより安価なn-
chのMOSFETを２個組合わせて構成出来る回路としては、
準コンプリメンタリ型と、位相分割型がある。準コンプ
リメンタリ型は、一方のn-chのMOSFETと小信号用のPNP
のトランジスタ（又はp-chのMOSFET）をダーリントン接
続することにより、見かけ上p-chのMOSFETと同じ動作を
させることにより、もう一方のn-chMOSFETと組み合わせ
てコンプリメンタリ動作をさせる回路である。位相分割
型は二つのn-chのMOSFETのゲート−ソース間に抵抗をい
れて抵抗に流れる電流でゲート電圧が決まるようにし
て、二つのMOSFETのゲートの間にトランジスタを配置
し、トランジスタがoff の時はソース側のMOSFETのゲー
ト−ソース間にある抵抗に電流源から電流が流れ、ソー
ス側のMOSFETがonし、またトランジスタがonのときは、
シンク側のMOSFETのゲート−ソース間にある抵抗に電流
が流れ、シンク側のMOSFETがonする回路である。準コン
プリメンタリ型と位相分割型を比較すると、準コンプリ
メンタリ型は負荷の電圧をー定にするのに適しているの
に対し、位相分割型は電流を一定にするのに適してい
る。MOSFETを用いた位相分割型の回路で電流を制御する
場合、問題となるのは前に述べたゲート閾値電圧の変動
である。位相分割形では定常状態ではMOSFETのゲート電
圧がゲート閾値電圧となるようにゲート−ソース間の抵
抗に電流が流れるのが理想的である。そのためには、電
流源の電流値ioはio＝vth1/Rg+vth2/Rg但し、vth1＝ソ
ース側のゲート閾値電圧、vth2＝シンワ側のゲート閾値
電圧、Rg＝ ゲート−ソース間にいれた抵抗値とし、ト
ラン ジスタのコレクタ電流icはic＝vth2/rgとなればよ
い（図８）。
ECTRONICSLETTERS 27号、1982年５月、vol.18のNo.11
等に記載されている。従来の回路は図６に示すようにト
ランジスタで構成されている。即ち従来例は簡易型のプ
ッシュプル回路であるが、出力段にトランジスタを使っ
ているため、トランジスタの２次降伏破壊を避けるよう
に出力電流を決めなければならず、大きな電流はとれな
かった。２次降伏のないデバイスとしてパワーMOSFETが
注目されている。パワーMOSFETはゲート電圧によりドレ
イン電流を制御する素子である（図４）。ドレイン電流
が流れ始めるゲート電圧をゲート閾値電圧という。ゲー
ト閾値電圧は素子の製造上のばらつきや使用中の素子の
温度によって大きく変わる。このためバイアス点の設定
が難しく、一般にはその高速性を生かしたスイッチング
用として飽和領域で多く用いられている。なかには非飽
和領域での使用例もある。その場合、p-chとn-chのMOSF
ETを組み合わせたコンプリメンタリ型となっている。し
かし、p-chのMOSFETはn-chと同じ性能の素子を作る場合
キャリアの移動度の関係により面積が４倍程度必要とな
る。そのため高価で、種類も少ない。p-chより安価なn-
chのMOSFETを２個組合わせて構成出来る回路としては、
準コンプリメンタリ型と、位相分割型がある。準コンプ
リメンタリ型は、一方のn-chのMOSFETと小信号用のPNP
のトランジスタ（又はp-chのMOSFET）をダーリントン接
続することにより、見かけ上p-chのMOSFETと同じ動作を
させることにより、もう一方のn-chMOSFETと組み合わせ
てコンプリメンタリ動作をさせる回路である。位相分割
型は二つのn-chのMOSFETのゲート−ソース間に抵抗をい
れて抵抗に流れる電流でゲート電圧が決まるようにし
て、二つのMOSFETのゲートの間にトランジスタを配置
し、トランジスタがoff の時はソース側のMOSFETのゲー
ト−ソース間にある抵抗に電流源から電流が流れ、ソー
ス側のMOSFETがonし、またトランジスタがonのときは、
シンク側のMOSFETのゲート−ソース間にある抵抗に電流
が流れ、シンク側のMOSFETがonする回路である。準コン
プリメンタリ型と位相分割型を比較すると、準コンプリ
メンタリ型は負荷の電圧をー定にするのに適しているの
に対し、位相分割型は電流を一定にするのに適してい
る。MOSFETを用いた位相分割型の回路で電流を制御する
場合、問題となるのは前に述べたゲート閾値電圧の変動
である。位相分割形では定常状態ではMOSFETのゲート電
圧がゲート閾値電圧となるようにゲート−ソース間の抵
抗に電流が流れるのが理想的である。そのためには、電
流源の電流値ioはio＝vth1/Rg+vth2/Rg但し、vth1＝ソ
ース側のゲート閾値電圧、vth2＝シンワ側のゲート閾値
電圧、Rg＝ ゲート−ソース間にいれた抵抗値とし、ト
ラン ジスタのコレクタ電流icはic＝vth2/rgとなればよ
い（図８）。
【０００３】しかしながら、ゲート閾値電圧vth1及びvt
h2は前述の理由により変動するため、電流源の電流値io
は決定するのが困難であった。仮に多めに決定したとす
ると、ソース側のMOSFETからシンク側のMOSFETへ大きな
貫通電通が流れ、MOSFETの発熱が大きくなり、余分な放
熱板とエネルギーを必要とする。また、少なめに決定し
たときは、出力電流の方向が切り替わるときに時間がか
かり、いわゆるスイッチング歪を生じてしまう。よっ
て、電流源の電流値ioを一定としたMOSFETによる位相分
割形回路は実現が困難であった。
h2は前述の理由により変動するため、電流源の電流値io
は決定するのが困難であった。仮に多めに決定したとす
ると、ソース側のMOSFETからシンク側のMOSFETへ大きな
貫通電通が流れ、MOSFETの発熱が大きくなり、余分な放
熱板とエネルギーを必要とする。また、少なめに決定し
たときは、出力電流の方向が切り替わるときに時間がか
かり、いわゆるスイッチング歪を生じてしまう。よっ
て、電流源の電流値ioを一定としたMOSFETによる位相分
割形回路は実現が困難であった。
【０００４】本発明は上記従来技術の欠点に鑑みなされ
たものであって、素子のゲート閾値電圧のバラツキや温
度変化によるゲート閾値電圧の変化等にかかわらず安定
した高電圧大電流低発熱の制御を可能とするピエゾ素子
制御装置の提供を目的とする。
たものであって、素子のゲート閾値電圧のバラツキや温
度変化によるゲート閾値電圧の変化等にかかわらず安定
した高電圧大電流低発熱の制御を可能とするピエゾ素子
制御装置の提供を目的とする。
【０００５】
【課題を解決するための手段および作用】前記目的を達
成するため、本発明によれば、二つのＦＥＴを貫通して
流れる電流を計る手段と、その貫通電流がある一定値と
なるように電流源の電流値を可変する手段を設けること
により、発熱を少なくするとともに、歪を少なくし、大
電流高電圧の電流を安定に制御できる装置を可能にす
る。
成するため、本発明によれば、二つのＦＥＴを貫通して
流れる電流を計る手段と、その貫通電流がある一定値と
なるように電流源の電流値を可変する手段を設けること
により、発熱を少なくするとともに、歪を少なくし、大
電流高電圧の電流を安定に制御できる装置を可能にす
る。
【０００６】
【実施例】図１は、本発明の実施例を示す。同図におい
て、１および２は制御素子を構成するNchMOSFET、３は
容量性負荷となる電圧素子、４はMOSFET１および２を貫
通して流れる電流を測る検出器、５は検出器４の出力か
ら電流源の指令値を決定する機構、６はMOSFET１および
２のゲートおよびドレイン間に入っている抵抗に電流を
流すための可変電流源、７は電流源６からの電流をMOSF
ET１とMOSFET2に分配するためのNPN トランジスタであ
る。＋３００Ｖと−５０Ｖおよびオペアンプの電源を投
入すると、トランジスタ９とオペアンプ１０で構成され
る電流フィードバックループは、ｉz＝Iinとなるように
トランジスタ７のコレクタ電流を決定する。±Iin＝0
のときは、iz＝0、つまりiA＝iB となるようにトランジ
スタ７のコレクタ電流が決定される。このとき、貫通電
流はiAと等しい。貫通電流検出器４の測定値が、貫通電
流の目標値（実施例では１mA) を超えると電流源６の電
流値を減少させるように電流値が決定され、逆に超えな
いならば、増加させるように電流値が決定される。時間
がたつにつれて貫通電流値は目標値に収束する。この一
連の動作によって、貫通電流が低い値に管理される。こ
れにより、トレードオフの関係にある発熱とスイッチン
グ歪が両方とも少ない高電圧大電流駆動回路が実現でき
る。
て、１および２は制御素子を構成するNchMOSFET、３は
容量性負荷となる電圧素子、４はMOSFET１および２を貫
通して流れる電流を測る検出器、５は検出器４の出力か
ら電流源の指令値を決定する機構、６はMOSFET１および
２のゲートおよびドレイン間に入っている抵抗に電流を
流すための可変電流源、７は電流源６からの電流をMOSF
ET１とMOSFET2に分配するためのNPN トランジスタであ
る。＋３００Ｖと−５０Ｖおよびオペアンプの電源を投
入すると、トランジスタ９とオペアンプ１０で構成され
る電流フィードバックループは、ｉz＝Iinとなるように
トランジスタ７のコレクタ電流を決定する。±Iin＝0
のときは、iz＝0、つまりiA＝iB となるようにトランジ
スタ７のコレクタ電流が決定される。このとき、貫通電
流はiAと等しい。貫通電流検出器４の測定値が、貫通電
流の目標値（実施例では１mA) を超えると電流源６の電
流値を減少させるように電流値が決定され、逆に超えな
いならば、増加させるように電流値が決定される。時間
がたつにつれて貫通電流値は目標値に収束する。この一
連の動作によって、貫通電流が低い値に管理される。こ
れにより、トレードオフの関係にある発熱とスイッチン
グ歪が両方とも少ない高電圧大電流駆動回路が実現でき
る。
【０００７】上記実施例では、貫通電流検出器４はMOSF
ET１と２の間に入れてあって、（ｉＡ−ｉｚ＋ｉＢ）／
２を測っているが、回路が定常状態（ｉｚ＝０）にある
時間が過度状態（ｉｏ≠０）にある時間よりも長い場合
には、MOSFET１のドレインに流れる電流を貫通電流とし
て測ってもよく、その場合は、貫通電流検出器はドレイ
ンに直列に挿入された抵抗器となり回路が簡単になる
（図２）。また貫通電流検出器４と電流源値決定回路５
の機能を一体化した形のセンサを用いても良い（図
３）。図３においては、リング型の磁性体（トロイダル
コア）２０の一部を切欠き、そこに磁気スイッチ２１を
挿入した構成となっている。コイルは３組あり、同じ巻
線数とする。電流ｉａ、ｉｂ、ｉｚを流すと、コアに発
生する磁束Фは、Ф＝ｎ（ｉａ−ｉｚ＋ｉｂ）但し、ｎ
はコイルの巻線数と表される。コアの切欠きに発生す磁
界は、Фに比例する。磁気スイッチとはその筒体のおか
れた空間の磁界がある定められたレベルを超えるとＯＮ
するようになる素子である。通常はホール素子が使われ
ている。貫通電流（ｉａ−ｉｚ＋ｉｂ）／２がある一定
値（例えば１ｍＡ）を超えると磁気スイッチが作動する
ように、巻線数ｎを選ぶ。あるいは磁気スイッチの感度
が適しているものを選ぶ。
ET１と２の間に入れてあって、（ｉＡ−ｉｚ＋ｉＢ）／
２を測っているが、回路が定常状態（ｉｚ＝０）にある
時間が過度状態（ｉｏ≠０）にある時間よりも長い場合
には、MOSFET１のドレインに流れる電流を貫通電流とし
て測ってもよく、その場合は、貫通電流検出器はドレイ
ンに直列に挿入された抵抗器となり回路が簡単になる
（図２）。また貫通電流検出器４と電流源値決定回路５
の機能を一体化した形のセンサを用いても良い（図
３）。図３においては、リング型の磁性体（トロイダル
コア）２０の一部を切欠き、そこに磁気スイッチ２１を
挿入した構成となっている。コイルは３組あり、同じ巻
線数とする。電流ｉａ、ｉｂ、ｉｚを流すと、コアに発
生する磁束Фは、Ф＝ｎ（ｉａ−ｉｚ＋ｉｂ）但し、ｎ
はコイルの巻線数と表される。コアの切欠きに発生す磁
界は、Фに比例する。磁気スイッチとはその筒体のおか
れた空間の磁界がある定められたレベルを超えるとＯＮ
するようになる素子である。通常はホール素子が使われ
ている。貫通電流（ｉａ−ｉｚ＋ｉｂ）／２がある一定
値（例えば１ｍＡ）を超えると磁気スイッチが作動する
ように、巻線数ｎを選ぶ。あるいは磁気スイッチの感度
が適しているものを選ぶ。
【０００８】図３のような機構で図１の貫通電流検出器
４と電流源指令値決定回路５の一部を実現しても良い。
４と電流源指令値決定回路５の一部を実現しても良い。
【０００９】MOSFETはNchの方が安価なので実施例ではN
chを用いているが、Pch型のMOSFETでも実現できる。ま
た図１においてトランジスタ７はNPN型を用いている
が、PNP型を使う回路も構成できる。また、トランジス
タ７の部分をFETに置き換えてもよい。
chを用いているが、Pch型のMOSFETでも実現できる。ま
た図１においてトランジスタ７はNPN型を用いている
が、PNP型を使う回路も構成できる。また、トランジス
タ７の部分をFETに置き換えてもよい。
【００１０】
【発明の効果】以上説明したように、Nch のMOSFETを用
いたプッシュプル回路の貫通電流を測る手段と、MOSFET
を制御するための電流源を、貫通電流値によって制御す
る手段を設けることにより、素子のゲート閾値電圧のバ
ラツキや温度変化によるゲート閾値電圧の変化によって
調整を必要とせず電流制御が難しい容量性負荷に対して
安定した制御を行える高電圧大電流低発熱の制御装置を
安価に製造できる。
いたプッシュプル回路の貫通電流を測る手段と、MOSFET
を制御するための電流源を、貫通電流値によって制御す
る手段を設けることにより、素子のゲート閾値電圧のバ
ラツキや温度変化によるゲート閾値電圧の変化によって
調整を必要とせず電流制御が難しい容量性負荷に対して
安定した制御を行える高電圧大電流低発熱の制御装置を
安価に製造できる。
【図１】 本発明の実施例に係わるピエゾ素子制御装置
の回路図である。
の回路図である。
【図２】 本発明の別の実施例の回路図である。
【図３】 貫通電流測定器の例を示す構成図である。
【図４】 MOSFETの特性を示すグラフである。
【図５】 電流源に対する貫通電流およびスイッチング
歪の関係を示すグラフである。
歪の関係を示すグラフである。
【図６】 従来の電流制御型回路の例を示す回路図であ
る。
る。
【図７】 従来の電圧制御型回路の例を示す回路図であ
る。
る。
【図８】 位相分割回路の一部を示す回路図である。
１、２；MOSFET、３；ビエゾ素子、４；貫通電流検出
器、５；電流値決定器、６；可変電流源、１３、１４；
ゲート−ソース抵抗。
器、５；電流値決定器、６；可変電流源、１３、１４；
ゲート−ソース抵抗。
Claims (2)
- 【請求項１】 ２個のMOSFETを用いたシングルエンド型
プッシュル型ピエゾ素子駆動回路において、前記２個の
MOSFETを貫通して流れる電流を測る検出器と、前記２個
のMOSFETを制御するための可変電流源と、前記検出器の
出力に基づき前記貫通電流量が一定値となるように前記
可変電流源の制御量を決定する電流値決定回路とを具備
したことを特徴とするピエゾ素子制御装置。 - 【請求項２】 前記検出器は、３個の巻線を有するコア
と、該コアの一部を切欠き、該切欠き内に装着したホー
ル素子からなることを特徴とする請求項１のピエゾ素子
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199790A JP2873752B2 (ja) | 1991-07-16 | 1991-07-16 | ピエゾ素子制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199790A JP2873752B2 (ja) | 1991-07-16 | 1991-07-16 | ピエゾ素子制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521856A JPH0521856A (ja) | 1993-01-29 |
| JP2873752B2 true JP2873752B2 (ja) | 1999-03-24 |
Family
ID=16413660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199790A Expired - Fee Related JP2873752B2 (ja) | 1991-07-16 | 1991-07-16 | ピエゾ素子制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2873752B2 (ja) |
-
1991
- 1991-07-16 JP JP3199790A patent/JP2873752B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521856A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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