JP2868209B2 - マルチプロセッサ・システムにおけるメモリ保護装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 絶対アドレス空間と個々のプロセッサにおける論理ア
ドレス空間との間でプレフイックス変換を行っているマ
ルチプロセッサ・システムにおけるメモリ保護装置にお
いて，各プロセッサ用のプレフイックス変換領域の格納
位置に該当する論理アドレスに対応して存在するページ
・テーブルについて，当該ページ・テーブルの内容を，
少なくとも通常運転時に，予め、インバリッド状態に保
持するよう構成しておくようにしておき，非所望に上記
格納位置に該当する論理アドレスがアクセスされると
き，エラーが生じるようにしたことが開示されている。 〔産業上の利用分野〕 本発明は、マルチプロセッサ・システムにおけるメモ
リ保護装置，特にマルチプロセッサ・システムにおい
て，各プロセッサ用のプレフイックス変換領域の格納位
置に該当する論理アドレスにもとづくアクセスによっ
て，当該領域が非所望に破壊されることを防止するよう
にしたマルチプロセッサ・システムにおけるメモリ保護
装置に関するものである。 〔従来の技術〕 従来からマルチプロセッサ・システムにおいては，絶
対アドレス空間と各プロセッサにおける論理アドレス空
間との間では，第３図図示の如く対応づけられており，
各プロセッサ毎の論理アドレス空間上での同じアドレス
値をもつアドレス領域（例えば０番地領域）に各プロセ
ッサ毎で異なった内容を持たせ得るようにした仕組みを
与え，当該容器をアクセスするに当たっては各プロセッ
サはプレフイックス変換処理を行って絶対アドレス空間
上での所望する内容をアクセスするようにしている。即
ち，絶対アドレス空間１上で，零番地近傍に絶対アドレ
ス用（SS用）プレフイックス変換領域２が置かれ，かつ
ａ番地から（ｂ−１）番地の間にプロセッサ＃０用プレ
フイックス変換領域３が,b番地から（ｃ−１）番地の間
にプロセッサ＃１用プレフイックス変換領域４が,c番地
から（ｄ−１）番地の間にプロセッサ＃２用プレフイッ
クス変換領域５が,d番地から（ｅ−１）番地の間にプロ
セッサ＃３用プレフイックス変換領域６が夫々格納され
ている。そして，各プロセッサにおける論理アドレス空
間11,21…について言えば，例えばプロセッサ＃０につ
いては空間10上の零番地近傍にプロセッサ＃０用プレフ
イックス変換領域12が置かれ，かつａ番地から（ｂ−
１）番地の間に絶対アドレス（SS）用プレフイックス変
換領域13が,b番地から（ｃ−１）番地の間にプロセッサ
＃１用プレフイックス変換領域14が……夫々置かれる。
即ち，図示領域２が領域13にかつ領域３が領域12に変換
された形となるようにされる。プロセッサ＃１などにつ
いても同様である。 更に言えば，プロセッサ＃０において自己のプロセッ
サ用プレフイックス変換領域12をアクセスすべく論理ア
ドレスにて零番地近傍のｘ番地をアクセスするとき，プ
レフイックス・レジスタ（後述）に値ａが保持されてい
て， ａ＋ｘ なる変換が行われ，絶対アドレス空間上の領域（ａ＋
ｘ）番地がアクセスされる。即ちプロセッサ＃０用プレ
フイックス変換領域３がアクセスされる形となる。しか
し，第３図図示の如く対応づけられているために，プロ
セッサ＃０が論理アドレス上でａ番地から（ｅ−１）番
地までをアクセスすることはないものであるが，論理ア
ドレスがこれらの番地内にある番地を指すようなことが
あると，それらに格納されている内容を非所望に破壊し
てしまうことが生じかねない。なお上記の絶対アドレス
用（SS用）プレフイックス変換領域には上記プレフイッ
クス変換のためのハードインタフェース情報などが格納
されている。 第４図は論理アドレスによるアクセスの態様を説明す
る説明図である。図中の符号11ないし16,21ないし26は
第３図に対応しており,100はセグメント・テーブル,101
はページ・テーブルを表している。なお第４図において
ページ・テーブル101として４個のみのエントリが記述
され得るように図示されているが、これは領域13（また
は23）、14（または24）、15（または25）、16（または
26）に対応した分の４個分のみを示しているものであ
り、上記領域13（または23）、14（または24）、15（ま
たは25）、16（または26）以外の領域に対応する夫々の
エントリ（上記４個以上の）が格納されていることは言
うまてもない。 プロセッサ＃０が（プロセッサ＃０に限らずプロセッ
サ＃１や＃２や…の場合も同様である），誤って図示の
論理アドレスｂをもってアクセスした場合、当該論理ア
ドレスｂに対応してセグメント・テーブル100が索引さ
れ，その結果にもとづいてページ・テーブル101が索引
されることになり，当該ページ・テーブル101の内容に
もとづいて，例えば図示の場合にはプロセッサ＃１用プ
レフイックス変換領域が破壊されることが生じる。これ
は，プロセッサ＃１について言えば，自己のプロセッサ
用プレフイックス変換領域の内容が破壊されたこととな
り，システム・ダウンとなる。 〔発明が解決しようとする問題点〕 上記の如き非所望な内容破壊を防止するために，例え
ば論理番地ａと論理番地（ｅ−１）とをレジスタに保持
せしめておき，アクセス時に当該アクセス・アドレスｘ
が ａｘ（ｅ−１） の範囲内にあるか否かをチェックするような方式を採用
することが考慮される。 しかし，このような方式を採用すると，各アクセス毎
に上記チェックが必要となり，処理速度の面から到底採
用できない。 〔問題点を解決するための手段〕 本発明は上記の点を解決しており，第１図は本発明の
原理構成図を示す。図中の符号11はプロセッサ＃０に対
応する論理アドレス空間,21はプロセッサ＃１に対応す
る論理アドレス空間,100はセグメント・テーブル,101−
０は現用ページ・テーブル,101−１はシャドウ・ページ
・テーブルを表している。また13ないし16の領域や23な
いし26の領域は，夫々論理アドレス上の番地ａないし番
地（ｅ−１）に対応する領域であって第３図に対応して
いる。そして，セグメント・テーブル100とページ・テ
ーブルとは論理アドレスと分離アドレスとの変換領域に
利用されるものである。 〔作用〕 上述の如く，論理アドレスをもってアクセスが行われ
るとき，セグメント・テーブル100を索引し，かつペー
ジ・テーブル101の１つを索引し，これによって物理ア
ドレスが抽出される形となっている。即ち、任意の論理
アドレスをもってアクセスされた場合、ページ・テーブ
ル101の対応する１つが索引され、物理アドレスが抽出
され、当該物理アドレスをもって記憶装置がアクセスさ
れることになる。しかし、各CPUのプレフイックス変換
領域（ａ〜ｅ−１番地）は他のCPUのための領域であ
り，少なくとも通常運転時にはアクセスされるはずのな
い領域である。 本発明の場合には，この点に着目して，論理アドレス
上の番地ａないし番地（ｅ−１）に属する番地について
は，当該番地に対応するもののみページ・テーブル101
−０上の内容をインバリッド状態に保持しておくように
する。このようにしておくことによって，例え上記番地
ａないし番地（ｅ−１）に属する番地についての論理ア
ドレスをもってアクセスが行われたとしても，上記ペー
ジ・テーブル101−０を索引したときプログラム・チェ
ックが生じることとなって，非所望な破壊が生じること
がない。このように，論理アドレスでのこの領域でのア
クセスを，前述のようにいちいちソフト的なチェックを
行うことなく監視できる。 なおOSの基本的な制御を行う一部のプログラムによっ
て他のプロセッサのこれら領域を参照したり更新したり
する必要があることがある。このような場合には， （ｉ）他プロセッサに乗り移って処理する， （ii）論理アドレスを用いて処理するのではなく絶対ア
ドレスを用いて処理する， （iii）第１図図示ページ・テーブル101−１の如き，い
わばシャドウ用のページ・テーブルを用意しておき、必
要なとき，セグメント・テーブル100の内容にもとづい
て当該シャドウ・ページ・テーブル101−１を索引する
ようにし，当該ページ・テーブル101−１の内容にもと
づいて，他のプロセッサのプレフイックス変換領域をア
クセスできるようにする， などの手段をとることができる。 〔実施例〕 第２図は本発明の一実施例構成を示す。 図中の符号1,2,3,4,5,6,11,12,21,22,31,32,41,42,10
0,101−0,101−１は夫々第１図，第３図，第４図に対応
し,110は主記憶装置,120ないし123は夫々プロセッサ,13
0ないし133は夫々プレフイックス・レジスタを表してい
る。 各プロセッサ120ないし123に対応して，プレフイック
ス・レジスタ130ないし133が用意され，上述した如く，
絶対アドレス空間１と個々のプロセッサ用の論理アドレ
ス空間11や21や31や41との零番地近傍の領域についての
対応づけを行う変換に利用される。例えばプレフイック
ス・レジスタ131については，内容ｂが格納され，プロ
セッサ121が論理アドレス上で零番地の近傍が絶対アド
レス空間１上の番地ｂ以降の番地と対応づけられる形と
なっている。 セグメント・テーブル100やページ・テーブル101は，
各プロセッサ毎の論理アドレスを絶対アドレスに変換す
るためのものである。したがって各プロセッサに対応し
てただ１つのみ存在するものであり，図示の現用ページ
・テーブル101−０の内容をインバリッドにしておくこ
とによって，いずれのプロセッサが論理アドレス上での
番地ａないし番地（ｅ−１）をアクセスする場合でも，
上述の如くプログラム・チェックが生じるようにする。
また必要に応じて，シャドウ・ページ・テーブル101−
１の内容を利用することによって，他プロセッサ用のプ
レフイックス変換領域を参照したり，更新したりするこ
とができる。 〔発明の効果〕 以上説明した如く，本発明によれば，誤ってアクセス
が行われることが生じても，プログラム・チェックとし
てこれを検出することができる。そして，通常のアクセ
ス処理が行われるたび毎にアドレス比較を行う如き事態
が生じることがない。

【図面の簡単な説明】 第１図は本発明の原理構成図，第２図は本発明の一実施
例構成，第３図および第４図は従来の問題を説明する説
明図を示す。 図中,1は絶対アドレス空間,11,21,31,41は夫々各プロセ
ッサにおける論理アドレス空間,100はセグメント・テー
ブル,101はページ・テーブル,110は主記憶装置,120,12
1,122,123は夫々プロセッサを表す。

Claims (1)

1. (57)【特許請求の範囲】 １．絶対アドレス空間（１）上での予め定めた番地ａ以
   降番地（ｅ−１）までの番地に、複数のプロセッサ（12
   0），（121）…用の夫々のプロセッサ用プレフイックス
   変換領域（３），（４），（５），（６）が格納されて
   なり，かつ夫々個々のプロセッサにおける論理アドレス
   空間（11），（21）…上での固定番地以降の番地に自己
   プロセッサ用プレフイックス変換領域（12），（22）…
   を対応させるため、当該個々のプロセッサが上記固定番
   地以降の自己プロセッサ用プレフイックス変換領域（1
   2），（22）…の論理アドレスをアクセスしたとき，プ
   レフイックス・レジスタ（130），（131）…の内容を加
   算して上記絶対アドレス空間（１）上での当該プロセッ
   サ用プレフイックス変換領域（３），（４）…をアクセ
   スする構成を有するマルチプロセッサ・システムにおけ
   るメモリ保護装置において、 論理アドレスにおける番地ａから番地（ｅ−１）までの
   番地に対応するページ・テーブル（101）について当該
   ページ・テーブル（101）の内容を少なくとも通常運転
   時に、予め、インバリッド状態に保持するよう構成せし
   めてなり、 上記複数のプロセッサ（120），（121）…の夫々が論理
   アドレスにおける番地ａから番地（ｅ−１）までの番地
   をアクセスした際に、上記ページ・テーブル（101）の
   内容のインバリッド状態に起因してプログラム・チェッ
   ク状態が発生するように構成しておく ことを特徴とするマルチプロセッサ・システムにおける
   メモリ保護装置。