JP2866536B2 - Boost circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、交互にオンオフする
一対のトランジスタを含むプッシュプル回路により周期
的に充電されるスイッチトキャパシタを用いた昇圧回路
に関し、特にプッシュプル回路内のトランジスタのドロ
ップ電圧を抑制して昇圧効率を向上させた昇圧回路に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a booster circuit using a switched capacitor which is periodically charged by a push-pull circuit including a pair of transistors which are turned on and off alternately. The present invention relates to a booster circuit in which boosting efficiency is improved by suppressing the voltage.
【０００２】[0002]
【従来の技術】従来より、例えば自動車用電動パワステ
等においては、モータ駆動用のパワーＦＥＴのゲート制
御電圧がバッテリ電圧よりも高いため、スイッチトキャ
パシタ等による昇圧回路が用いられている。2. Description of the Related Art Conventionally, for example, in an electric power steering for an automobile, a boosting circuit using a switched capacitor or the like has been used because a gate control voltage of a power FET for driving a motor is higher than a battery voltage.
【０００３】図２は電源の２倍の電圧を生成する従来の
昇圧回路を示す回路図であり、図において、VBは電源
(以下、電源電圧と同義的に用いる)、１は例えば20kHz
程度の基準周波数信号ｆを生成する発振回路である。２
はコレクタに電源VBが印加され且つ基準周波数信号ｆが
ベースに印加されるエミッタ接地の駆動用トランジスタ
であり、基準周波数信号ｆの半周期毎にオンオフを繰り
返す。[0003] Figure 2 is a circuit diagram showing a conventional booster circuit for generating twice the voltage of the power supply, in FIG., V B power supply
(Hereinafter, used synonymously with power supply voltage), 1 is, for example, 20 kHz
An oscillation circuit that generates a reference frequency signal f of the order. 2
Is a driving transistor of an emitter grounded and the reference frequency signal f power V B is applied to the collector is applied to the base, repeated off every half cycle of the reference frequency signal f.
【０００４】３は電源VBとグランドとの間に直列接続さ
れた相補型のトランジスタ31及び32を含むプッシュプル
回路、30は各トランジスタ31及び32のベースからなる制
御入力端子、33は各トランジスタ31及び32のエミッタか
らなる充電出力端子であり、制御入力端子30には駆動用
トランジスタ２のコレクタ電圧が印加されている。[0004] 3 push-pull circuit including transistors 31 and 32 series-connected complementary between the power source V B and ground, 30 control input terminal consisting of bases of the transistors 31 and 32, 33 each transistor A charging output terminal including emitters 31 and 32, and a collector voltage of the driving transistor 2 is applied to the control input terminal 30.
【０００５】各トランジスタ31及び32は駆動用トランジ
スタ２のオンオフに応答して交互にオンオフし、第１の
トランジスタ31は駆動用トランジスタ２がオンのときに
オンし、第２のトランジスタ32は駆動用トランジスタ２
がオフのときにオンし、充電出力端子33は駆動用トラン
ジスタ２のオンオフに同期して電源VB又はグランド電位
となる。４は電源VBと制御入力端子30との間に挿入され
たベース電流供給用の抵抗器である。The transistors 31 and 32 are turned on and off alternately in response to the turning on and off of the driving transistor 2, the first transistor 31 is turned on when the driving transistor 2 is turned on, and the second transistor 32 is turned on when the driving transistor 2 is turned on. Transistor 2
There turned on when off, charging the output terminal 33 becomes the power supply V B or ground potential in synchronization with the on-off of the drive transistor 2. 4 is a resistor for the base current for the supply, which is inserted between the power source V B and the control input terminal 30.
【０００６】５は充電出力端子33を介して充電される第
１のコンデンサ、5aは第１のコンデンサ５が充電される
ときに電源VBが印加される陽極、5bは充電出力端子33か
らの出力電圧が印加される第１のコンデンサ５の陰極で
ある。６は電源VBと陽極5aとの間に挿入された逆流防止
用のダイオード、７は陽極5aと昇圧出力端子８との間に
挿入された逆流防止用のダイオードである。９は電源VB
と第１のコンデンサ５の充電電圧との和電圧により充電
される第２のコンデンサであり、陽極9aが第１のコンデ
ンサ５の陽極5a及び昇圧出力端子８に接続され、陰極9b
が接地されている。[0006] 5 from the first capacitor, 5a anode power V B is applied when the first capacitor 5 is charged, 5b charging output terminal 33 which is charged via a charge output terminal 33 This is the cathode of the first capacitor 5 to which the output voltage is applied. 6 power supply V B and the inserted diode for backflow prevention between the anode 5a, 7 are diodes for preventing the inserted reverse flow between the booster output terminal 8 and the anode 5a. 9 is power supply V B
And a second capacitor charged by the sum voltage of the first capacitor 5 and the charging voltage of the first capacitor 5. The anode 9a is connected to the anode 5a and the boosted output terminal 8 of the first capacitor 5, and the cathode 9b
Is grounded.
【０００７】次に、図２に示した従来の昇圧回路の動作
について説明する。駆動用トランジスタ２のコレクタ
は、基準周波数信号ｆがＨレベルのときにオンしてグラ
ンドレベルとなり、基準周波数信号ｆがＬレベルのとき
にオフして電源VBレベルとなる。これにより、基準周波
数信号ｆの半周期毎に同期して、制御入力端子30にはグ
ランド電位又は抵抗器４を介した電源VBが印加され、第
１及び第２のトランジスタ31及び32は交互にオンオフさ
れる。Next, the operation of the conventional booster circuit shown in FIG. 2 will be described. The collector of the driving transistor 2, the reference frequency signal f becomes the ground level and turned on when the H level, the reference frequency signal f is the power source V B levels off at the L level. Thus, in synchronization with each half cycle of the reference frequency signal f, to the control input terminal 30 power supply V B through the ground potential or the resistor 4 is applied, the first and second transistors 31 and 32 alternately Is turned on and off.
【０００８】まず、基準周波数信号ｆの最初の半周期に
おいて第１のトランジスタ31がオンすると、電源VBから
グランドに向かって、ダイオード６、第１のコンデンサ
５及び第１のトランジスタ31を介した電流が流れ、第１
のコンデンサ５の陽極5aは、電源VBにより充電される。[0008] First, when the first transistor 31 is turned on in the first half period of the reference frequency signal f, towards the supply V B to ground, the diode 6, through the first capacitor 5 and the first transistor 31 The current flows and the first
The anode 5a of the capacitor 5 is charged by the power source V B.
【０００９】一方、基準周波数信号ｆの次の半周期にお
いて第２のトランジスタ32がオンすると、第１のコンデ
ンサ５の陰極５bが電源ＶBに接続されて陽極5aの電位が
上昇し、電源VBと第１のコンデンサ５の充電電圧との和
電圧となる。この和電圧により、電源VB及び陽極5aから
グランドに向けて、第２のトランジスタ32、第１のコン
デンサ５、ダイオード７及び第２のコンデンサ９を介し
た電流が流れ、第２のコンデンサ９の陽極9aは充電され
る。Meanwhile, when the second transistor 32 is turned on in the next half cycle of the reference frequency signal f, the potential of the first cathode 5b of the capacitor 5 is connected to the power source V B and the anode 5a is increased, power supply V It becomes the sum voltage of B and the charging voltage of the first capacitor 5. The sum voltage, toward the power source V B and the anode 5a on the ground, a second transistor 32, a first capacitor 5, a current through the diode 7 and second capacitor 9 flows, the second capacitor 9 The anode 9a is charged.
【００１０】このとき、第２のコンデンサ９は、電源VB
と第１のコンデンサ５の充電電圧とを加算した和電圧に
よって充電され、この充電サイクルを繰り返すことによ
り、各陽極5a及び9aの電圧が平衡する。そして、第２の
コンデンサ９の陽極9a即ち昇圧出力端子８からは、最終
的に電源ＶBの約２倍の電圧が生成される。At this time, the second capacitor 9 is connected to the power supply V B
And the charging voltage of the first capacitor 5 is added, and by repeating this charging cycle, the voltages of the anodes 5a and 9a are balanced. Then, from the second anode 9a i.e. boost output terminal 8 of the capacitor 9, finally approximately twice the voltage of the power supply V B is generated.
【００１１】又、昇圧出力端子８に前述のパワーＦＥＴ
等の負荷が接続されていれば、第２のコンデンサ９の充
電電荷が消費されるが、次の充電サイクルで第１のコン
デンサ５を介して再充電されるため、昇圧電圧は常に一
定値に維持される。The above-mentioned power FET is connected to the boost output terminal 8.
If a load such as is connected, the charged charge of the second capacitor 9 is consumed, but is recharged via the first capacitor 5 in the next charging cycle, so that the boosted voltage always becomes a constant value. Will be maintained.
【００１２】しかし、ダイオード６及び７並びにプッシ
ュプル回路３内の各トランジスタ31及び32は、オンした
ときの電流によりドロップ電圧を生じるため、各コンデ
ンサ５及び９の充電電圧は理論通りの電圧値にはならな
い。従って、実際に昇圧出力端子８から出力される電圧
が電源ＶBの２倍に達することはない。However, since the diodes 6 and 7 and the transistors 31 and 32 in the push-pull circuit 3 generate a drop voltage due to the current when turned on, the charged voltages of the capacitors 5 and 9 are set to theoretical voltage values. Not be. Therefore, there is no possibility that voltage output from the actual boost output terminal 8 reaches twice the power V B.
【００１３】例えば、第１のコンデンサ５の充電時にお
いては、電源VBからダイオード６及び第１のトランジス
タ31を介して電流が流れるため、第１のコンデンサ５の
充電電圧Ｖ5は、電源ＶBからダイオード６及び第１のト
ランジスタ31の各ドロップ電圧VD6及びVD31を減算した
値(ＶB−VD6−VD31)となる。[0013] For example, during charging of the first capacitor 5, a current flows through the diode 6 and the first transistor 31 from the power supply V B, the charging voltage V5 of the first capacitor 5, the power supply V B each drop voltage VD6 and VD31 diode 6 and the first transistor 31 becomes a value obtained by subtracting (V B -VD6-VD31) from.
【００１４】又、第２のコンデンサ９の充電時において
は、電源VBから第２のトランジスタ32及びダイオード７
を介して電流が流れるため、第２のコンデンサ９の充電
電圧V9は、電源VBと第１のコンデンサ５の充電電圧V5と
の和から、第２のトランジスタ32及びダイオード７の各
ドロップ電圧VD32及びVD７を減算した値となる。この充
電電圧即ち昇圧電圧Ｖ９は、以下の(１)式のように表わ
され、電源VBの２倍から各ダイオード６、７、トランジ
スタ31及び32のドロップ電圧VD6、VD7、VD31及びVD32を
それぞれ減算した値となる。[0014] Further, during the charging of the second capacitor 9, the second transistor 32 and the diode 7 from the power source V B
A current flows through the charging voltage V9 of the second capacitor 9, the sum of the charging voltage V5 of the power supply V B and the first capacitor 5, the drop voltage of the second transistor 32 and the diode 7 VD32 And VD7 are subtracted. The charging voltage or the boosted voltage V9 is expressed by the following equation (1), each diode 6 twice the power supply V B, the drop voltage VD6, VD7, VD31 and VD32 transistors 31 and 32 Each value is subtracted.
【００１５】 Ｖ９＝ＶB＋Ｖ５−ＶＤ32−ＶＤ７ ＝ＶB＋(ＶB−ＶＤ６−ＶＤ31)−ＶＤ32−ＶＤ７ ＝２ＶB−ＶＤ６−ＶＤ31−ＶＤ32−ＶＤ７ …(１)[0015] V9 = V B + V5-VD32 -VD7 = V B + (V B -VD6-VD31) -VD32-VD7 = 2V B -VD6-VD31-VD32-VD7 ... (1)
【００１６】[0016]
【発明が解決しようとする課題】従来の昇圧回路は以上
のように、プッシュプル回路３内の各トランジスタ31及
び32のドロップ電圧VD31及びVD32が昇圧電圧に直接反映
されるので、昇圧出力端子８から得られる昇圧電圧Ｖ９
が低下して昇圧効率を著しく損なうという問題点があっ
た。As described above, in the conventional booster circuit, since the drop voltages VD31 and VD32 of the transistors 31 and 32 in the push-pull circuit 3 are directly reflected in the boosted voltage, the boosted output terminal 8 Voltage V9 obtained from
And there is a problem that the step-up efficiency is remarkably impaired.
【００１７】この発明は上記のような問題点を解決する
ためになされたもので、プッシュプル回路内の各トラン
ジスタのドロップ電圧を抑制して昇圧効率を向上させた
昇圧回路を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a booster circuit in which the drop voltage of each transistor in a push-pull circuit is suppressed and boosting efficiency is improved. I do.
【００１８】[0018]
【課題を解決するための手段】この発明に係る昇圧回路
は、第１のトランジスタに並列接続されて第１のトラン
ジスタと同期してオンオフされる第３のトランジスタ
と、昇圧出力端子と制御入力端子との間に挿入されたベ
ース電流用抵抗器とを設けたものである。A booster circuit according to the present invention includes a third transistor connected in parallel to the first transistor and turned on and off in synchronization with the first transistor, a boost output terminal and a control input terminal. And a base current resistor inserted between them.
【００１９】[0019]
【作用】この発明においては、第１のトランジスタのオ
ン時に、第３のトランジスタを同時にオンさせて並列ト
ランジスタのドロップ電圧を低減させ、第２のトランジ
スタのオン時に、昇圧電圧を第２のトランジスタのベー
スに印加して、第２のトランジスタのドロップ電圧を低
減させる。According to the present invention, when the first transistor is turned on, the third transistor is turned on at the same time to reduce the drop voltage of the parallel transistor, and when the second transistor is turned on, the boosted voltage is applied to the second transistor. Applied to the base to reduce the drop voltage of the second transistor.
【００２０】[0020]
【実施例】実施例１．以下、この発明の実施例１を図に
ついて説明する。図１はこの発明の実施例１を示す回路
図であり、ＶB及び１〜９は前述と同様のものである。1
0は第１のトランジスタ31に並列接続されたエミッタ接
地の第３のトランジスタであり、コレクタが第１のコン
デンサ５の陰極5bに接続されている。第３のトランジス
タ10は、ベースに基準周波数信号ｆが印加され、第１の
トランジスタ31と同期して且つ同位相でオンオフされ
る。[Embodiment 1] Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. Figure 1 is a circuit diagram showing a first embodiment of the invention, V B and 1-9 is similar to the above. 1
Reference numeral 0 denotes a third transistor with a common emitter connected in parallel with the first transistor 31, and has a collector connected to the cathode 5 b of the first capacitor 5. The reference frequency signal f is applied to the base of the third transistor 10, and the third transistor 10 is turned on and off in synchronization with the first transistor 31 and in the same phase.
【００２１】11は昇圧出力端子８と制御入力端子30との
間に挿入されたベース電流用抵抗器であり、第２のトラ
ンジスタ32のオン時、即ち第２のコンデンサ９の充電時
に、昇圧出力端子８からの昇圧電圧を第２のトランジス
タ32のベースに印加する。12は電源VBと制御入力端子30
との間に挿入された逆流防止用のダイオードであり、昇
圧出力端子８側からベース電流用抵抗器11を介して流れ
る電流が電源VBに逆流するのを防止する。Reference numeral 11 denotes a base current resistor inserted between the boosted output terminal 8 and the control input terminal 30. When the second transistor 32 is turned on, that is, when the second capacitor 9 is charged, the boosted output 11 is provided. The boosted voltage from the terminal 8 is applied to the base of the second transistor 32. 12 power supply V B and the control input terminal 30
A diode for preventing the inserted reverse flow between to prevent the current flowing from the boost output terminal 8 side via the base current resistor 11 from flowing back to the power source V B.
【００２２】次に、図１に示したこの発明の実施例１の
動作について説明する。まず、駆動用トランジスタ２が
オンとなって第１のトランジスタ31がオンすると、第３
のトランジスタ10は、第１のトランジスタ31と同時にオ
ンとなり、第１のコンデンサ５の陰極5bをグランドに接
続する。ここで、エミッタ接地の第３のトランジスタ10
のドロップ電圧は、コレクタ接地の第１のトランジスタ
31のドロップ電圧よりも低く、並列トランジスタ31及び
10によるドロップ電圧はほとんど無視できる値に低減さ
れる。Next, the operation of the first embodiment of the present invention shown in FIG. 1 will be described. First, when the driving transistor 2 is turned on and the first transistor 31 is turned on, the third transistor 31 is turned on.
The transistor 10 is turned on simultaneously with the first transistor 31, and connects the cathode 5b of the first capacitor 5 to the ground. Here, the grounded third transistor 10
Voltage of the first transistor with the collector grounded
31 is lower than the drop voltage of the parallel transistor 31 and
The drop voltage due to 10 is reduced to an almost negligible value.
【００２３】並列トランジスタ31及び10のオンにより、
電源VBからダイオード６及び並列トランジスタ31又は10
を介して電流が流れ、第１のコンデンサ５が充電される
が、並列トランジスタ31及び10のドロップ電圧が無視で
きるため、第１のコンデンサ５の充電電圧Ｖ５は、電源
ＶBからダイオード６のドロップ電圧VD6のみを減算した
値となる。When the parallel transistors 31 and 10 are turned on,
Diode from the power source V B 6 and parallel transistors 31 or 10
Current flows through the, the first capacitor 5 is charged, since the voltage drop of the parallel transistors 31 and 10 is negligible, the charge voltage V5 of the first capacitor 5, a drop of the diode 6 from the power source V B This is a value obtained by subtracting only the voltage VD6.
【００２４】続いて、駆動用トランジスタ２がオフとな
って第２のトランジスタ32がオンすると、第１のコンデ
ンサ５の陰極5bは第２のトランジスタ32を介して電源VB
に接続される。これにより、前述と同様に、電源VB及び
第１のコンデンサ５の陽極5aからグランドに向けて、第
２のトランジスタ32及びダイオード７を介した電流が流
れ、電源VBと第１のコンデンサ５の充電電圧Ｖ５との和
電圧によって第２のコンデンサ９が充電される。Subsequently, when the driving transistor 2 is turned off and the second transistor 32 is turned on, the cathode 5b of the first capacitor 5 is connected to the power source V B via the second transistor 32.
Connected to. Thus, in the same manner as described above, toward the power source V B and a first capacitor 5 of the anode 5a on the ground, the current through the second transistor 32 and the diode 7 flows, supply V B and the first capacitor 5 The second capacitor 9 is charged by the sum voltage with the charging voltage V5.
【００２５】このとき、第２のトランジスタ32のベース
には、抵抗器４を介した電源VBのみならず、ベース電流
用抵抗器11を介した昇圧電圧Ｖ９が印加されるので、ベ
ース電流が増大し、第２のトランジスタ32のドロップ電
圧VD32はほとんど無視できる程度に低減される。[0025] At this time, the base of the second transistor 32, not only the power supply V B through a resistor 4, since the boosted voltage V9 via a base current resistor 11 is applied, the base current And the drop voltage VD32 of the second transistor 32 is reduced to an almost negligible level.
【００２６】これにより、昇圧電圧Ｖ９は、電源VBの２
倍からダイオード６及び７のドロップ電圧VD6及びVD7の
みを減算した値(２ＶB−VD６−VD７)となり、ほぼ電源
ＶBの２倍の電圧となる。従って、(１)式の場合と比べ
て昇圧効率が向上する。[0026] As a result, the step-up voltage V9, the second power supply V B
Fold diodes 6 and 7 and the drop voltage VD6 and VD7 only subtracted value (2V B -VD6-VD7), and becomes twice the voltage of approximately the power supply V B. Therefore, the boosting efficiency is improved as compared with the case of the equation (1).
【００２７】実施例２．尚、上記実施例１では、昇圧電
圧出力用の第２のコンデンサ９の陰極9bを接地させた
が、電源VBに接続してもよい。この場合、第２のコンデ
ンサ９の両極間に実質的に印加される電圧は電源VBの１
倍であるが、陽極9aから発生する電圧は電源VBの２倍と
なり、前述と同様の作用効果を奏することは言うまでも
ない。Embodiment 2 FIG. In the first embodiment, but is grounded second cathode 9b of the capacitor 9 of the step-up voltage output may be connected to a power source V B. In this case, the voltage substantially applied between the electrodes of the second capacitor 9 of the power supply V B 1
Is a doubled voltage generated from the anode 9a is twice the power supply V B, it goes without saying that the same effects as described above.
【００２８】[0028]
【発明の効果】以上のようにこの発明によれば、第１の
トランジスタに並列接続されて第１のトランジスタと同
期してオンオフされる第３のトランジスタと、昇圧出力
端子と制御入力端子との間に挿入されたベース電流用抵
抗器とを設け、第１のトランジスタのオン時に、第３の
トランジスタを同時にオンさせて並列トランジスタのド
ロップ電圧を低減させ、第２のトランジスタのオン時
に、昇圧電圧を第２のトランジスタのベースに印加し
て、第２のトランジスタのドロップ電圧を低減させるよ
うにしたので、プッシュプル回路内の各トランジスタの
ドロップ電圧を抑制して昇圧効率を向上させた昇圧回路
が得られる効果がある。As described above, according to the present invention, the third transistor connected in parallel to the first transistor and turned on / off in synchronization with the first transistor, the boosted output terminal and the control input terminal are connected to each other. A base current resistor inserted between the first and second transistors to turn on the third transistor at the same time when the first transistor is turned on to reduce the drop voltage of the parallel transistor; and to increase the boosted voltage when the second transistor is turned on. Is applied to the base of the second transistor to reduce the drop voltage of the second transistor. Therefore, a booster circuit that suppresses the drop voltage of each transistor in the push-pull circuit and improves the boosting efficiency is provided. There is an effect that can be obtained.
【図１】この発明の実施例１を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】従来の昇圧回路を示す回路図である。FIG. 2 is a circuit diagram showing a conventional booster circuit.
１ 発振回路 ３ プッシュプル回路 ３０ 制御入力端子 ３１ 第１のトランジスタ ３２ 第２のトランジスタ ５ 第１のコンデンサ ５ａ 陽極 ８ 昇圧出力端子 ９ 第２のコンデンサ ９ａ 陽極 １０ 第３のトランジスタ １１ ベース電流用抵抗器 ＶB 電源 ｆ 基準周波数信号Reference Signs List 1 oscillation circuit 3 push-pull circuit 30 control input terminal 31 first transistor 32 second transistor 5 first capacitor 5a anode 8 boost output terminal 9 second capacitor 9a anode 10 third transistor 11 base current resistor V B power supply f Reference frequency signal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/07──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 6 , DB name) H02M 3/07
Claims (1)
第１及び第２のトランジスタを含み充電出力端子から電
源又はグランド電位を出力するプッシュプル回路と、 前記基準周波数信号の第１の半周期に同期して前記電源
により前記第１のトランジスタを介して充電される第１
のコンデンサと、 前記第１の半周期に続く第２の半周期に同期して前記電
源と前記第１のコンデンサの充電電圧との和電圧により
前記第２のトランジスタを介して充電される第２のコン
デンサとを有し、 前記第２のコンデンサの陽極側の充電電圧を昇圧出力端
子から出力する昇圧回路において、 前記第１のトランジスタに並列接続されて前記第１のト
ランジスタと同期してオンオフされる第３のトランジス
タと、 前記昇圧出力端子と前記プッシュプル回路の制御入力端
子との間に挿入されたベース電流用抵抗器とを備えたこ
とを特徴とする昇圧回路。1. A pusher that includes an oscillation circuit that generates a reference frequency signal and first and second transistors that are turned on and off alternately every half cycle of the reference frequency signal, and that outputs a power or ground potential from a charging output terminal. A first circuit that is charged by the power supply via the first transistor in synchronization with a first half cycle of the reference frequency signal;
And a second voltage charged via the second transistor by a sum voltage of the power supply and the charging voltage of the first capacitor in synchronization with a second half period following the first half period. And a booster circuit that outputs a charge voltage on the anode side of the second capacitor from a booster output terminal, the booster circuit being connected in parallel to the first transistor and turned on and off in synchronization with the first transistor. A third transistor, and a base current resistor inserted between the boost output terminal and a control input terminal of the push-pull circuit.
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| Application Number | Priority Date | Filing Date | Title |
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| JP24193192A JP2866536B2 (en) | 1992-09-10 | 1992-09-10 | Boost circuit |
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| JP24193192A JP2866536B2 (en) | 1992-09-10 | 1992-09-10 | Boost circuit |
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| JPH0698531A JPH0698531A (en) | 1994-04-08 |
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| JP24193192A Expired - Lifetime JP2866536B2 (en) | 1992-09-10 | 1992-09-10 | Boost circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2866536B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10010855B2 (en) | 2008-12-22 | 2018-07-03 | Asahi Kasei Chemicals Corporation | Method for preparing ruthenium catalyst for producing cycloolefin and method and apparatus for producing cycloolefin |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3468675B2 (en) * | 1997-12-09 | 2003-11-17 | セイコーインスツルメンツ株式会社 | Electronics |
| JP4501599B2 (en) * | 2004-09-01 | 2010-07-14 | 株式会社ジェイテクト | Electric power steering device |
-
1992
- 1992-09-10 JP JP24193192A patent/JP2866536B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10010855B2 (en) | 2008-12-22 | 2018-07-03 | Asahi Kasei Chemicals Corporation | Method for preparing ruthenium catalyst for producing cycloolefin and method and apparatus for producing cycloolefin |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0698531A (en) | 1994-04-08 |
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