JPH05199044A - Pulse width modulation amplifier circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はパルス幅変調増幅回路に
関する。FIELD OF THE INVENTION The present invention relates to a pulse width modulation amplifier circuit.
【０００２】[0002]
【従来の技術】従来の、出力回路としてプッシュプル増
幅器を有するパルス幅変調増幅回路においては、一般的
に、被変調波信号の復調後において出力される復調出力
信号のレベルが過大となってクリップした場合に、その
出力波形が崩れて急激に出力電圧が低下するという問題
点があり、また供給される電源電圧の低下により、同様
に復調出力信号のレベルが低下するという問題点があっ
たが、この内の前者の問題点については解決策が見出さ
れており、その従来例が、図５の回路図に示されてい
る。図５においては、出力回路としてＮＭＯＳトランジ
スタによるプッシュプル増幅器が用いられているが、ジ
ャンクションＦＥＴが用いられることもある。2. Description of the Related Art In a conventional pulse width modulation amplifier circuit having a push-pull amplifier as an output circuit, the level of a demodulation output signal output after demodulation of a modulated wave signal is generally too large and is clipped. In that case, there was a problem that the output waveform collapsed and the output voltage drastically dropped, and there was also a problem that the level of the demodulated output signal similarly dropped due to the drop of the power supply voltage supplied. A solution to the former one of these problems has been found, and a conventional example thereof is shown in the circuit diagram of FIG. In FIG. 5, a push-pull amplifier using an NMOS transistor is used as the output circuit, but a junction FET may also be used.
【０００３】図５に示されるように、従来のパルス幅変
調増幅回路は、コンパレータ３７を含むパルス幅変調回
路（以下、ＰＷＭ回路と云う）３６と、ダイオード３９
〜４２、コンデンサ４３および４４を含むブーストラッ
プ回路３８と、ドライバ４５および４６と、ＮＭＯＳト
ランジスタ４７および４８と、低域フィルタ４９とを備
えて構成される。As shown in FIG. 5, a conventional pulse width modulation / amplification circuit includes a pulse width modulation circuit (hereinafter referred to as a PWM circuit) 36 including a comparator 37, and a diode 39.
~ 42, a bootstrap circuit 38 including capacitors 43 and 44, drivers 45 and 46, NMOS transistors 47 and 48, and a low-pass filter 49.
【０００４】図５において、被変調波信号１１７と三角
波信号１１８はコンパレータ３７に入力されてパルス幅
変調され、その出力信号は、それぞれドライバ４５おり
び４６に入力される。ドライバ４５に対しては、電源電
圧Ｖccがブートストラップ回路３８を介して昇圧されて
供給されており、またドライバ４６に対しては、電源電
圧Ｖccが直接供給されている。ドライバ４５および４６
の出力信号１２２および１２３は、それぞれ出力回路を
形成するＮＭＯＳトランジスタ４７および４８のゲート
に入力され、この出力回路の出力信号１２４は、端子５
９を介して低域フィルタ４９に入力されて高域周波数成
分が除去され、復調出力信号１２５が、出力端子６０を
経由して外部に出力される。In FIG. 5, the modulated wave signal 117 and the triangular wave signal 118 are input to the comparator 37 and pulse width modulated, and the output signals are input to the drivers 45 and 46, respectively. The power supply voltage V cc is boosted and supplied to the driver 45 via the bootstrap circuit 38, and the power supply voltage V cc is directly supplied to the driver 46. Drivers 45 and 46
Output signals 122 and 123 are input to the gates of NMOS transistors 47 and 48 forming an output circuit, respectively, and the output signal 124 of this output circuit is applied to the terminal 5
The high-frequency component is removed by being input to the low-pass filter 49 via 9 and the demodulated output signal 125 is output to the outside via the output terminal 60.
【０００５】図６に示されるのは、図５のブートストラ
ップ回路３８に含まれるダイオード３９と４１の接続点
における電圧レベル１２１（ＶB3）と、復調出力信号１
２５の電圧レベルＶo との関係を示すタイミング図であ
る。図６における期間Ｔc においては、復調出力信号１
２５の電圧レベルＶo は、無信号時の直流電圧Ｖcet よ
りも低レベルの状態にある。ダイオード３９が順方向に
導通状態となり、復調出力信号１２５の電圧レベルＶo
が最低レベルとなる時点Ｔ1 においては、ダイオード３
９と４１の接続点における電圧レベル１２１（ＶB3）お
よびコンデンサ４３の両端電圧ＶC43 は次式のように表
わされる。FIG. 6 shows the voltage level 121 (V B3 ) at the connection point of the diodes 39 and 41 included in the bootstrap circuit 38 of FIG.
Is a timing diagram showing the relationship between the voltage level V o of 25. During period T c in FIG. 6, demodulated output signal 1
The voltage level V o of 25 is lower than the DC voltage V cet when there is no signal. Diode 39 becomes conductive in the forward direction, the voltage level V o of the demodulated output signal 125
At the time point T 1 when the voltage reaches the lowest level, the diode 3
The voltage level 121 (V B3 ) at the connection point of 9 and 41 and the voltage V C43 across the capacitor 43 are expressed by the following equation.
【０００６】 ＶB3（Ｔ1 ）＝Ｖcc−ＶD39 …………………………（１） ＶC43 （Ｔ1 ）＝ＶB3（Ｔ1 ）−Ｖo （Ｔ1 ）……（２） 上式において、 ＶD39 ：ダイオード３９の順方向電圧 ＶB3（Ｔ1 ）：時刻Ｔ1 における電圧レベル１２１（Ｖ
B3） ＶC43 （Ｔ1 ）：時刻Ｔ1 におけるコンデンサ４３の両
端電圧 Ｖo （Ｔ1 ）：時刻Ｔ1 における復調出力信号１２５の
電圧レベル 時刻Ｔ1 以後においては、ダイオード３９の両端に印加
される電圧が逆方向となり、ダイオード３９は非導通状
態となって、ダイオード３９と４１の接続点における電
圧レベル１２１（ＶB3）は、次式に従って上昇する。V B3 (T 1 ) = V cc −V D39 (1) V C43 (T 1 ) = V B3 (T 1 ) −V o (T 1 ) …… (2) In the above equation, V D39 : forward voltage of diode 39 V B3 (T 1 ): voltage level 121 (V at time T 1
B3) V C43 (T 1) : the voltage across V o of the capacitor 43 at time T 1 (T 1): In the voltage level time T 1 after the demodulated output signal 125 at time T 1, is applied across the diode 39 Voltage goes in the opposite direction, the diode 39 becomes non-conductive, and the voltage level 121 (V B3 ) at the connection point of the diodes 39 and 41 rises according to the following equation.
【０００７】 ＶB3（Ｔ）＝Ｖc43 （Ｔ）＋Ｖo （Ｔ）……………（３） 図７には、図６に示される時刻Ｔ2 における、電圧レベ
ル１１９（ＶB1）、１２０（ＶB2））および１２１（Ｖ
B3）と、信号１２２（ＶG1）および出力信号１２４（Ｖ
P ）と、電源電圧Ｖccのタイミング図が時間軸方向に拡
大されて示される。期間ＴL においては、信号１２２
（ＶG1）の電圧レベルを“Ｌ”レベル、信号１２３（Ｖ
G2）の電圧レベルを“Ｈ”レベルにすることにより、Ｎ
ＭＯＳトランジスタ４７は非導通状態、ＮＭＯＳトラン
ジスタ４８は導通状態となり、これにより、出力信号１
２４（ＶP ）のレベルは“Ｌ”レベルとなる。この時点
においては、ダイオード４０は順方向に導通状態となっ
ており、電圧レベル１２０（ＶB2）およびコンデンサ４
４の両端電圧ＶC44 は、次式により示される。V B3 (T) = V c43 (T) + V o (T) (3) FIG. 7 shows the voltage level 119 (V B1 ), at time T 2 shown in FIG. 120 (V B2 )) and 121 (V
B3 ), the signal 122 (V G1 ) and the output signal 124 (V
P ) and the timing diagram of the power supply voltage Vcc are shown enlarged in the time axis direction. In the period T L , the signal 122
The voltage level of (V G1 ) is the “L” level, and the signal 123 (V
By setting the voltage level of G2 ) to "H" level, N
The MOS transistor 47 becomes non-conductive and the NMOS transistor 48 becomes conductive, whereby the output signal 1
The level of 24 (V P ) becomes the “L” level. At this point, diode 40 is conducting in the forward direction, voltage level 120 (V B2 ) and capacitor 4
The voltage V C44 across 4 is given by the following equation.
【０００８】 ＶB2（ＴL ）＝Ｖcc−ＶD40 ………………………（４） ＶC44 （ＴL ）＝ＶB2（ＴL ）−ＶP （ＴL ）……（５） 上式において、 ＶB2（ＴL ）：期間ＴL における電圧レベル１２０（Ｖ
B2） ＶD40 ：ダイオード４０の順方向電圧 ＶC44 （Ｔ1 ）：時刻Ｔ1 におけるコンデンサ４４の両
端電圧 ＶP （Ｔ1 ）：期間ＴL における出力信号１２４
（ＶP ） また、電圧レベル１１９（ＶB1）は、期間ＴL において
はＶB3＞ＶB2となるため、ダイオード４１が導通状態、
ダイオード４２が非導通状態となり、次式にて示される
電圧レベルとなる。V B2 (T L ) = V cc −V D40 (4) V C44 (T L ) = V B2 (T L ) −V P (T L ) …… ( in 5) where, V B2 (T L): voltage level 120 in the period T L (V
B2 ) V D40 : Forward voltage of diode 40 V C44 (T 1 ): Voltage across capacitor 44 at time T 1 V P (T 1 ): Output signal 124 during period T L
(V P ) Further, since the voltage level 119 (V B1 ) is V B3 > V B2 in the period T L , the diode 41 is in the conductive state,
The diode 42 is brought into a non-conducting state, and has a voltage level shown by the following equation.
【０００９】 ＶB1＝ＶB3（ＴL ）−ＶD41 …………………………（６） 上式において、 ＶB3（ＴL ）：期間ＴL における電圧レベル１２１（Ｖ
B3） ＶD41 ：ダオード４１の順方向電圧 次に、期間ＴH においては、信号１２２（ＶG1）の電圧
レベルを“Ｈ”レベル、信号１２３（ＶG2）の電圧レベ
ルを“Ｌ”レベルにすることにより、ＮＭＯＳトランジ
スタ４７は導通状態、ＮＭＯＳトランジスタ４８は非導
通状態となり、これにより、出力信号１２４（ＶP ）の
レベルは“Ｈ”レベルとなる。また期間ＴL において
は、コンデンサ４４は上記の（５）式にて示される電圧
に充電されているため、期間ＴH における電圧レベル１
２０（ＶB2）は、次式によって示される。V B1 = V B3 (T L ) −V D41 (6) In the above equation, V B3 (T L ): voltage level 121 (V in the period T L
B3 ) V D41 : Forward voltage of diode 41 Next, in the period T H , the voltage level of the signal 122 (V G1 ) is set to “H” level and the voltage level of the signal 123 (V G2 ) is set to “L” level. As a result, the NMOS transistor 47 is rendered conductive and the NMOS transistor 48 is rendered non-conductive, whereby the level of the output signal 124 ( VP ) becomes "H" level. Further, in the period T L , the capacitor 44 is charged to the voltage expressed by the above equation (5), so that the voltage level 1 in the period T H
20 (V B2 ) is shown by the following equation.
【００１０】 ＶB2（ＴH ）＝ＶP （ＴH ）＋ＶC44 （ＴL ）……（７） 上式において、 ＶB2（ＴH ）：期間ＴH における電圧レベル１２０（Ｖ
B2） ＶC44 （ＴL ）：時刻ＴL におけるコンデンサ４４の両
端電圧 ＶP （ＴH ）：期間ＴH における出力信号１２４
（ＶP ） また、電圧レベル１１９（ＶB1）は、期間ＴH において
はＶB2＞ＶB3であるため、ダイオード４２が導通状態、
ダイオード４１が非導通状態となり、これにより電圧レ
ベル１１９（ＶB1）は次式によって示される。V B2 (T H ) = V P (T H ) + V C44 (T L ) ... (7) In the above equation, V B2 (T H ): voltage level 120 (V during period T H
B2 ) V C44 (T L ): voltage across capacitor 44 at time T L V P (T H ): output signal 124 during period T H
(V P ) Further, since the voltage level 119 (V B1 ) is V B2 > V B3 in the period T H , the diode 42 is in the conductive state,
The diode 41 becomes non-conductive, which causes the voltage level 119 (V B1 ) to be represented by the following equation.
【００１１】 ＶB1＝ＶB2（ＴH ）−ＶD42 …………………………（８） 上式において、 ＶB2（ＴH ）：期間ＴH における電圧レベル１２０（Ｖ
B2） ＶD42 ：ダイオード４２の順方向電圧 次に、図８（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）お
よび（ｆ）を参照して、復調出力信号１２５が、電源電
圧Ｖccのレベレまで振幅がアップして、クリップされて
出力される場合の動作について説明する。なお、図８
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
においては、それぞれ被変調波信号１１７および三角波
信号１１８と、電圧レベル１１９（ＶB1）および１２１
（ＶB3）と、信号１２２（ＶG1）と、出力信号１２４
（ＶP ）と、信号１２２（ＶG1）の電圧レベルと出力信
号１２４（ＶP ）の電圧レベルとの差電圧（ＶG1−
ＶP ）と、復調出力信号１２５（Ｖo ）とを含むタイミ
ング図が時間軸方向に拡大されて示されている。また、
図７において、ＴSWとして示されるのは、非変調波信号
１１７の振幅が三角波信号１１８の振幅よりも小さく、
且つ回路各部が図７に示される動作状態にある期間を示
し、ＴSTとして示されるのは、非変調波信号１１７の振
幅が三角波信号１１８の振幅を越えており、且つ図５に
おけるＮＭＯＳトランジスタ４７の導通状態を継続して
維持させようとする期間を示している。V B1 = V B2 (T H ) −V D42 (8) In the above equation, V B2 (T H ): voltage level 120 (V in the period T H
B2 ) V D42 : Forward voltage of diode 42 Next, referring to FIGS. 8 (a), (b), (c), (d), (e) and (f), the demodulated output signal 125 is The operation when the amplitude is increased up to the level of the power supply voltage V cc and the output is clipped will be described. Note that FIG.
(A), (b), (c), (d), (e) and (f)
, Modulated wave signal 117 and triangular wave signal 118, and voltage levels 119 (V B1 ) and 121, respectively.
(V B3 ), the signal 122 (V G1 ) and the output signal 124
(V P ) and the voltage difference between the voltage level of the signal 122 (V G1 ) and the voltage level of the output signal 124 (V P ) (V G1 −
A timing diagram including V P ) and the demodulated output signal 125 (V o ) is shown enlarged in the time axis direction. Also,
In FIG. 7, what is shown as T SW is that the amplitude of the non-modulated wave signal 117 is smaller than the amplitude of the triangular wave signal 118,
7 shows a period during which each circuit portion is in the operating state shown in FIG. 7, and what is shown as T ST is that the amplitude of the non-modulated wave signal 117 exceeds the amplitude of the triangular wave signal 118, and the NMOS transistor 47 in FIG. It shows the period in which the continuity state is tried to be continuously maintained.
【００１２】上記の期間ＴSWにおいては、各電圧、即ち
電圧レベル１１９（ＶB1）、１２０（ＶB2）、１２１
（ＶB3）、信号１２２（ＶG1）、出力信号１２４
（ＶP ）および電源電圧Ｖcc等は、図７に示される状態
にある。During the above period T SW , each voltage, that is, the voltage level 119 (V B1 ), 120 (V B2 ), 121
(V B3 ), signal 122 (V G1 ), output signal 124
( VP ) and the power supply voltage Vcc are in the state shown in FIG.
【００１３】時刻Ｔ1 において、期間ＴSWに次いで期間
ＴSTとなり、この期間ＴSTにおいては、出力信号１２４
が連続して“Ｈ”レベルとなる。そして、ドライバ４５
においてコンデンサ４４に蓄積されていた電荷が消費さ
れ、次いで時刻Ｔ2 においては、電圧レベル１１９（Ｖ
B1）はコンデンサ４３よりの供給を受けて、電位が保持
され、電圧レベル１２１（ＶB3）のレベルに従う状態と
なる。ここで、コンデンサ４３の容量値は、非変調波信
号１１７の最低周波数成分と、ドライバ４５の電源に流
入する電流値とを考慮して充分に大きい値に選定してお
くことにより、電圧レベル１２１（ＶB3）は緩やかに低
下してゆき、従って、電圧レベル１１９（ＶB1）も時刻
Ｔ2 以降において緩やかに低下する状態となる（図８
（ｂ）参照）。従って、図８（ｃ）に示されるように、
ＴSTの期間においては、信号１２２（ＶG1）のレベルは
十分に高いレベルに維持されており、また、図８（ｅ）
に示されるように、出力信号１２２（ＶG1）と出力信号
１２４（ＶP ）の差電圧のレベルも、ＮＭＯＳトランジ
スタ４７が非導通状態になる電圧ＶT よりも高いレベル
に維持されている。[0013] At time T 1, time T ST next Following the period T SW, in the period T ST, the output signal 124
Becomes "H" level continuously. And the driver 45
The electric charge accumulated in the capacitor 44 is consumed at, and then at time T 2 , the voltage level 119 (V
B1 ) receives the supply from the capacitor 43, holds the potential, and enters a state in accordance with the level of the voltage level 121 (V B3 ). Here, the capacitance value of the capacitor 43 is selected to be a sufficiently large value in consideration of the lowest frequency component of the non-modulated wave signal 117 and the current value flowing into the power source of the driver 45, so that the voltage level 121 (V B3 ) gradually decreases, so that the voltage level 119 (V B1 ) also gradually decreases after time T 2 (FIG. 8).
(See (b)). Therefore, as shown in FIG.
During the period of T ST , the level of the signal 122 (V G1 ) is maintained at a sufficiently high level, and FIG.
As shown in, the level of the difference voltage between the output signal 122 (V G1 ) and the output signal 124 (V P ) is also maintained at a level higher than the voltage V T at which the NMOS transistor 47 becomes non-conductive.
【００１４】従って、期間ＴSTにおいては、ＮＭＯＳト
ランジスタ４７は導通状態が維持されている。このため
に、図８（ｄ）に示されるように、出力信号１２４（Ｖ
P ）のレベルは“Ｈ”レベルに保持されている。また、
図８（ｆ）に示されるように、復調出力信号１２５（Ｖ
o ）においても、期間ＴSTにおいては、出力信号１２４
（ＶP ）が“Ｈ”レベルに保持されているため、同様に
“Ｈ”レベルの状態に保持されている。Therefore, during the period T ST , the NMOS transistor 47 is maintained in the conductive state. Therefore, as shown in FIG. 8D, the output signal 124 (V
The level of P ) is held at "H" level. Also,
As shown in FIG. 8F, the demodulation output signal 125 (V
o ) also, in the period T ST , the output signal 124
Since ( VP ) is held at "H" level, it is also held at "H" level.
【００１５】次に、図５のパルス幅変調増幅回路におい
て、電源電圧のレベルが低下した場合の動作について、
図９（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）を参照して説明する。なお、図９（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）は、電源
電圧のレベルが低下した場合における、被変調波信号１
１７および三角波信号１１８と、電圧レベル１１９（Ｖ
B1）および１２１（ＶB3）と、信号１２２（ＶG1）と、
出力信号１２４（ＶP ）と、信号１２２（ＶG1）の電圧
レベルと出力信号１２４（ＶP ）の電圧レベルとの差電
圧（ＶG1−ＶP ）と、復調出力信号１２５（Ｖo ）とを
含むタイミング図であり、時間軸方向に拡大されて示さ
れている。また、図８において、ＴSWとして示されるの
は、非変調波信号１１７の振幅が三角波信号１１８の振
幅よりも小さく、且つ回路各部が図７に示される動作状
態にある期間を示し、ＴSTとして示されるのは、非変調
波信号１１７の振幅が三角波信号１１８の振幅を越えて
おり、且つ図５におけるＮＭＯＳトランジスタ３９の導
通状態を継続して維持させようとする期間を示してい
る。Next, in the pulse width modulation amplification circuit of FIG. 5, the operation when the level of the power supply voltage is lowered will be described.
This will be described with reference to FIGS. 9A, 9B, 9C, 9D, 9E and 9F. In addition, FIG.
(B), (c), (d), (e) and (f) show the modulated wave signal 1 when the level of the power supply voltage is lowered.
17 and the triangular wave signal 118, and the voltage level 119 (V
B1 ) and 121 (V B3 ), and the signal 122 (V G1 ),
Output signal 124 and (V P), the signal 122 to the voltage level of (V G1) and the difference voltage between the voltage level of the output signal 124 (V P) (V G1 -V P), the demodulated output signal 125 (V o) It is a timing diagram including and is expanded and shown in the time-axis direction. Further, in FIG. 8, that shown as T SW is smaller than the amplitude of the amplitude triangular wave signal 118 of the non-modulated wave signal 117, and the individual circuit components indicates the duration in the operation state shown in FIG. 7, T ST Indicates a period in which the amplitude of the non-modulated wave signal 117 exceeds the amplitude of the triangular wave signal 118, and the NMOS transistor 39 in FIG. 5 is continuously maintained in the conductive state.
【００１６】時刻Ｔ3 において、期間ＴSTとして示され
る期間となり、出力信号１２４のレベルが“Ｈ”レベル
に維持される状態となって、図９（ｂ）に示されるよう
に、電圧レベル１２１（ＶB3）のレベル低下に伴ない電
圧レベル１１９（ＶB1）も低下し、図９（ｃ）および
（ｅ）に示されるように、信号１２２（ＶG1）および信
号１２２（ＶG1）のレベルと出力信号１２４（ＶP ）の
レベルとの差電圧（ＶG1−ＶP ）のレベルも低下する。
そして、時刻Ｔ4 において、差電圧（ＶG1−ＶP ）のレ
ベルが、ＮＭＯＳトランジスタ４７が非導通状態となる
電圧ＶT まで低下すると、ＮＭＯＳトランジスタ４７は
非導通状態となる。即ち、この場合においては、電源電
圧Ｖccが低レベルの状態にあるため、時刻ＴSTにおける
電圧レベル１２１（ＶB3）が相対的に低レベルとなり、
電圧レベル１１９（ＶB1）が、当該電圧レベル１２１
（ＶB3）に依存しているために、差電圧（ＶG1−ＶP ）
も上記の電圧ＶT にまで低下してしまう状態となる。こ
の現象は、コンデンサ４３の容量値を大きくしても回避
不可能である。これにより、図９（ｄ）に示されるよう
に、時刻Ｔ4 において出力信号１２４（ＶP ）のレベル
は低下し、図９（ｆ）に示されるように、復調出力信号
１２５（Ｖo ）のレベルも、時刻Ｔ4 において低下する
状態となる。At time T 3 , the period shown as the period T ST is entered, the level of the output signal 124 is maintained at the “H” level, and as shown in FIG. As the level of (V B3 ) decreases, the voltage level 119 (V B1 ) also decreases, and as shown in FIGS. 9C and 9E, the signal 122 (V G1 ) and the signal 122 (V G1 ) are reduced. level of the output signal 124 (V P) level difference between the voltage of (V G1 -V P) also decreases.
Then, at time T 4 , when the level of the differential voltage (V G1 −V P ) decreases to the voltage V T at which the NMOS transistor 47 becomes non-conductive, the NMOS transistor 47 becomes non-conductive. That is, in this case, since the power supply voltage V cc is in the low level state, the voltage level 121 (V B3 ) at the time T ST becomes a relatively low level,
The voltage level 119 (V B1 ) is the voltage level 121
Since it depends on (V B3 ), the difference voltage (V G1 −V P )
Also becomes a state in which the voltage drops to the above voltage V T. This phenomenon cannot be avoided even if the capacitance value of the capacitor 43 is increased. As a result, as shown in FIG. 9D, the level of the output signal 124 ( VP ) decreases at time T 4 , and as shown in FIG. 9F, the demodulation output signal 125 (V o ). The level of is also reduced at time T 4 .
【００１７】[0017]
【発明が解決しようとする課題】上述した従来のパルス
幅変調増幅回路においては、既に前述したように、復調
出力信号が、レベル・アップして、クリップされて出力
される場合における問題点は解決されているが、電源電
圧Ｖccのレベルが正常値より低下した場合には、復調出
力信号のレベルが異常に低下してしまうという欠点があ
る。In the above-described conventional pulse width modulation amplifier circuit, as described above, the problem in the case where the demodulated output signal is leveled up and clipped and output is solved. However, when the level of the power supply voltage Vcc is lower than the normal value, the level of the demodulation output signal is abnormally lowered.
【００１８】[0018]
【課題を解決するための手段】第１の発明のパルス幅変
調増幅回路は、被変調波信号の入力を受けて、前記被変
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力するＰＷＭ回路
と、所定の昇圧電源電圧を供給されて稼働し、前記第１
のパルス幅変調信号を入力して増幅して出力する第１の
ドライバと、正規の電圧源による定電圧を供給されて稼
働し、前記第２のパルス幅変調信号を入力して増幅して
出力する第２のドライバと、前記第１および第２のドラ
イバの出力信号を、それぞれのゲートに入力して、プッ
シュプル回路構成による出力回路を形成する第１および
第２のＭＯＳトランジスタと、入力側が前記出力回路の
出力端に接続され、出力側が所定の出力端子に接続され
て、前記出力回路の出力信号の高域周波数成分を除去す
るように作用する低域フィルタと、前記第１のドライバ
に対して前記昇圧電源電圧を供給するブートストラップ
回路とを備え、前記ブートストラップ回路が、陽極側が
前記電圧源に接続される第１のダイオードと、陽極側が
前記第１のダイオードの陰極側に接続され、陰極側が前
記第１のドライバに接続される第２のダイオードと、前
記第１および第２のダイオードの接続点と前記出力回路
の出力端との間において、両端が接続される第１のコン
デンサと、前記第２のダイオードの陰極側と接地点との
間において、両端が接続される第２のコンデンサとを備
えて構成される。A pulse width modulation amplifier circuit of a first invention receives a modulated wave signal and has a pulse width corresponding to a voltage level of the modulated wave signal.
And a PWM circuit that outputs a second pulse width modulation signal, and a predetermined boosted power supply voltage is supplied to operate,
And a first driver for inputting, amplifying and outputting the pulse width modulated signal and a constant voltage supplied by a regular voltage source to operate, and inputting, amplifying and outputting the second pulse width modulated signal And a second MOS transistor for inputting output signals of the first and second drivers to respective gates to form an output circuit having a push-pull circuit configuration, and an input side A low-pass filter connected to the output terminal of the output circuit, the output side of which is connected to a predetermined output terminal, which acts to remove high-frequency components of the output signal of the output circuit; and the first driver. A bootstrap circuit for supplying the boosted power supply voltage to the bootstrap circuit, wherein the bootstrap circuit has a first diode whose anode side is connected to the voltage source and an anode side which is the first diode. A second diode connected to the cathode side of the diode, the cathode side of which is connected to the first driver, and both ends between the connection point of the first and second diodes and the output end of the output circuit. It is configured to include a first capacitor that is connected and a second capacitor that has both ends connected between the cathode side of the second diode and the ground point.
【００１９】また、第２の発明のパルス幅変調増幅回路
は、被変調波信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第１および第２
のパルス幅変調信号を出力する第１のＰＷＭ回路と、所
定の昇圧電源電圧を供給されて稼働し、前記第１のパル
ス幅変調信号を入力して増幅して出力する第１のドライ
バと、正規の電圧源による定電圧を供給されて稼働し、
前記第２のパルス幅変調信号を入力して増幅して出力す
る第２のドライバと、前記第１および第２のドライバの
出力信号を、それぞれのゲートに入力して、プッシュプ
ル回路構成による第１の出力回路を形成する第１および
第２のＭＯＳトランジスタと、入力側が前記第１の出力
回路の出力端に接続され、出力側が第１の出力端子に接
続されて、前記第１の出力回路の出力信号の高域周波数
成分を除去するように作用する第１の低域フィルタとを
備える第１のパルス幅変調増幅器と、前記被変調波信号
のレベル反転信号の入力を受けて、前記被変調波信号の
電圧レベルに対応したパルス幅を有する第３および第４
のパルス幅変調信号を出力する第２のＰＷＭ回路と、前
記昇圧電源電圧を供給されて稼働し、前記第３のパルス
幅変調信号を入力して増幅して出力する第３のドライバ
と、正規の電圧源による定電圧を供給されて稼働し、前
記第４のパルス幅変調信号を入力して増幅して出力する
第４のドライバと、前記第３および第４のドライバの出
力信号を、それぞれのゲートに入力して、プッシュプル
回路構成による第２の出力回路を形成する第３および第
４のＭＯＳトランジスタと、入力側が前記第２の出力回
路の出力端に接続され、出力側が第２の出力端子に接続
されて、前記第２の出力回路の出力信号の高域周波数成
分を除去するように作用する第２の低域フィルタとを備
える第２のパルス幅変調増幅器と、前記第１および第３
のドライバに対して前記昇圧電源電圧を供給するブート
ストラップ回路とを備え、前記ブートストラップ回路
が、陽極側が前記電圧源に接続される第１のダイオード
と、陽極側が前記第１のダイオードの陰極側に接続さ
れ、陰極側が前記第１および第３のドライバに接続され
る第２のダイオードと、前記第１および第２のダイオー
ドの接続点と前記第１の出力回路の出力端との間におい
て、両端が接続される第１のコンデンサと、前記第２の
ダイオードの陰極側と接地点との間において、両端が接
続される第２のコンデンサとを備えて構成される。Further, the pulse width modulation amplifier circuit of the second invention receives the input of the modulated wave signal and has the pulse width corresponding to the voltage level of the modulated wave signal.
A first PWM circuit which outputs a pulse width modulated signal, a first driver which is operated by being supplied with a predetermined boosted power supply voltage, and which inputs, amplifies and outputs the first pulse width modulated signal; Operated by being supplied with a constant voltage from a regular voltage source,
A second driver that inputs the second pulse width modulation signal, amplifies and outputs the signal, and outputs signals of the first and second drivers to respective gates and has a push-pull circuit configuration. A first and a second MOS transistor forming a first output circuit, an input side of which is connected to an output terminal of the first output circuit, and an output side of which is connected to a first output terminal, and the first output circuit A first pulse width modulation amplifier having a first low-pass filter that acts to remove high frequency components of the output signal of the signal, and a level-inverted signal of the modulated wave signal, Third and fourth pulse widths corresponding to the voltage level of the modulated wave signal
A second PWM circuit that outputs the pulse width modulated signal, a third driver that is operated by being supplied with the boosted power supply voltage, that inputs the third pulse width modulated signal, amplifies and outputs the third pulse width modulated signal, and a normal driver A fourth driver which is supplied with a constant voltage by the voltage source of the above and operates, and which inputs the fourth pulse width modulation signal, amplifies and outputs the same, and output signals of the third and fourth drivers, respectively. The third and fourth MOS transistors forming a second output circuit having a push-pull circuit configuration by inputting to the gate of the second output circuit, the input side being connected to the output terminal of the second output circuit, and the output side being the second output circuit. A second pulse width modulation amplifier connected to an output terminal, the second pulse width modulation amplifier including a second low pass filter that acts to remove a high frequency component of the output signal of the second output circuit; Third
And a bootstrap circuit for supplying the boosted power supply voltage to the driver, wherein the bootstrap circuit has a first diode whose anode side is connected to the voltage source and an anode side which is the cathode side of the first diode. Between a second diode connected to the first diode and a second diode whose cathode side is connected to the first and third drivers, and a connection point of the first and second diodes and an output terminal of the first output circuit, It is configured to include a first capacitor whose both ends are connected, and a second capacitor whose both ends are connected between the cathode side of the second diode and the ground point.
【００２０】[0020]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００２１】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、コンパレ
ータ２を含むＰＷＭ回路１と、ドライバ３および４と、
ダイオード６および７、コンデンサ８および９を含むブ
ートストラップ回路５と、ＮＭＯＳトランジスタ１０お
よび１１と、低域フィルタ１２とを備えて構成される。
図１において、被変調波信号１０１と三角波信号１０
２はコンパレータ２に入力されてパルス幅変調され、そ
の出力信号は、それぞれドライバ３および４に入力され
る。ドライバ３に対しては、電源電圧Ｖccがブートスト
ラップ回路５を介して昇圧されて供給されており、また
ドライバ４に対しては、電源電圧Ｖccが直接供給されて
いる。ドライバ３および４の出力信号１０５および１０
６は、それぞれ出力回路を形成するＮＭＯＳトランジス
タ１０および１１のゲートに入力され、この出力回路の
出力信号１０７は、端子５１を介して低域フィルタ１２
に入力されて高域周波数成分が除去され、復調信号１０
８が、出力端子５２を経由して外部に出力される。FIG. 1 is a circuit diagram showing a first embodiment of the present invention. As shown in FIG. 1, in this embodiment, a PWM circuit 1 including a comparator 2, drivers 3 and 4,
The bootstrap circuit 5 includes diodes 6 and 7, capacitors 8 and 9, NMOS transistors 10 and 11, and a low-pass filter 12.
In FIG. 1, a modulated wave signal 101 and a triangular wave signal 10
2 is input to the comparator 2 and pulse width modulated, and its output signals are input to the drivers 3 and 4, respectively. The power supply voltage V cc is boosted and supplied to the driver 3 via the bootstrap circuit 5, and the power supply voltage V cc is directly supplied to the driver 4. Output signals 105 and 10 of drivers 3 and 4
6 is input to the gates of NMOS transistors 10 and 11 that form an output circuit, respectively, and the output signal 107 of this output circuit is input to the low-pass filter 12 via the terminal 51.
And the high frequency components are removed, and the demodulated signal 10
8 is output to the outside via the output terminal 52.
【００２２】図２に示されるのは、復調出力信号１０８
の出力レベルが小さく、クリップされない場合におけ
る、電圧レベル１０３（ＶB1）および１０４（ＶB2）、
信号１０５（ＶG1）、出力信号１０７（Ｖo ）および電
源電圧Ｖccの相互関係を示すタイミング図であり、電源
電圧Ｖccが印加されて、電圧レベル１０３（ＶB1）がブ
ートストラップ回路５により昇圧されて定常状態に到達
した状態を示している。図２における期間ＴL において
は、出力信号１０７の電圧レベルＶo は、“Ｌ”レベル
の状態にあり、この時には、ダイオード６は順方向に導
通状態のなっており、コンデンサ８には次式にて与えら
れる電圧が充電される。Shown in FIG. 2 is a demodulated output signal 108.
Voltage levels 103 (V B1 ) and 104 (V B2 ), when the output level of V is low and is not clipped,
FIG. 6 is a timing diagram showing the interrelationship of the signal 105 (V G1 ), the output signal 107 (V o ) and the power supply voltage V cc , where the power supply voltage V cc is applied and the voltage level 103 (V B1) is set by the bootstrap circuit 5. It shows the state where the pressure is increased and the steady state is reached. In the period T L in FIG. 2, the voltage level V o of the output signal 107 is in the “L” level state, at which time the diode 6 is conducting in the forward direction, and the capacitor 8 has the following expression. The voltage given at is charged.
【００２３】 ＶB2（ＴL ）＝Ｖcc−ＶD6 …………………………（９） ＶC8（ＴL ）＝ＶB2（ＴL ）−ＶP （ＴL ）……（１０） 上式において、 ＶB2（ＴL ）：期間ＴL における電圧レベル１０４（Ｖ
B2） ＶD6：ダイオード６の順方向電圧 ＶC8（ＴL ）：期間ＴL におけるコンデンサ８の両端電
圧 ＶP （ＴL ）：期間ＴL における出力信号１０７の電圧
レベル 次いで、期間ＴL より期間ＴH に移行し、出力信号１０
７（ＶP ）が“Ｈ”レベルに変わる際に、コンデンサ８
の低電圧側が出力側の端子５１に接続されているため
に、電圧レベル１０４（ＶB2）は、出力信号１０７（Ｖ
P ）とともにレベルが上昇し、ダイオード７を通してコ
ンデンサ９を充電する状態となる。そして再度期間ＴL
に移行して、電圧レベル１０４（ＶB2）が上記の（９）
式に示される状態となっても、ダイオード７においては
逆方向の電圧となるために、コンデンサ９においては放
電が行われない。従って、電圧レベル１０３（ＶB1）と
しては、次式により示されるような、ダイオード７とコ
ンデンサ９により平滑された電圧が得られる。 ＶB1＝Ｖc8（ＴL ）＋ＶP （ＴH ）−ＶD7 ………（１１） 上式において、 ＶC8（ＴL ）：期間ＴL におけるコンデンサ８の両端電
圧 ＶP （ＴH ）：期間ＴH における出力信号１０７の電圧
レベル ＶD7：ダイオード７の順方向電圧 次に、図３（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）を参照して、図１のパルス幅変調増幅回路におい
て、電源電圧のレベルが低下した場合の動作について説
明する。なお、図３（ａ）、（ｂ）、（ｃ）、（ｄ）お
よび（ｅ）は、電源電圧のレベルが低下した場合におけ
る、被変調波信号１０１および三角波信号１０２と、電
圧レベル１０３（ＶB1）と、信号１０５（ＶG1）と、出
力信号１０７（ＶP ）と、信号１０５（ＶG1）の電圧レ
ベルと出力信号１０５（ＶP ）の電圧レベルとの差電圧
（ＶG1−ＶP ）と、復調出力信号１０８（Ｖo ）とを含
むタイミング図であり、時間軸方向に拡大されて示され
ている。また、図３において、ＴSWとして示されるの
は、前述の場合と同様に、被変調波信号１０１の振幅が
三角波信号１０２の振幅よりも小さく、且つ回路各部が
図２に示される動作状態にある期間を示し、ＴSTとして
示されるのは、被変調波信号１０１の振幅が三角波信号
１０２の振幅を越えており、且つ図１におけるＮＭＯＳ
トランジスタ１０の導通状態を継続して維持させようと
する期間を示している。V B2 (T L ) = V cc −V D6 (9) V C8 (T L ) = V B2 (T L ) −V P (T L ) …… (10) where, V B2 (T L): the period T the voltage at the L level 104 (V
B2) V D6: forward voltage V C8 diode 6 (T L): voltage across V P of the capacitor 8 during the period T L (T L): the voltage level of the output signal 107 in the period T L then than the period T L In the period T H , the output signal 10
When 7 (V P ) changes to “H” level, the capacitor 8
Of the output signal 107 (V B2 ) because the low voltage side of V is connected to the output terminal 51.
The level rises with P ) and the capacitor 9 is charged through the diode 7. And again the period T L
The voltage level 104 (V B2 ) is changed to the above (9).
Even in the state represented by the formula, the diode 7 has a reverse voltage, and therefore the capacitor 9 is not discharged. Therefore, as the voltage level 103 (V B1 ), a voltage smoothed by the diode 7 and the capacitor 9 as shown by the following equation is obtained. V B1 = V c8 (T L ) + V P (T H ) −V D7 (11) In the above formula, V C8 (T L ): voltage V P (T H ) across capacitor 8 during period T L : Voltage level of the output signal 107 in the period T H V D7 : Forward voltage of the diode 7 Next, referring to FIGS. 3 (a), (b), (c), (d) and (e), FIG. In the pulse width modulation amplifier circuit of No. 1, the operation when the level of the power supply voltage drops will be described. 3 (a), (b), (c), (d), and (e) show the modulated wave signal 101 and the triangular wave signal 102, and the voltage level 103 (when the power supply voltage level is reduced. V B1 ), the signal 105 (V G1 ), the output signal 107 (V P ), the voltage difference between the voltage level of the signal 105 (V G1 ) and the voltage level of the output signal 105 (V P ), (V G1 − V P ) and the demodulation output signal 108 (V o ), which is shown enlarged in the time axis direction. Further, in FIG. 3, what is shown as T SW is that the amplitude of the modulated wave signal 101 is smaller than the amplitude of the triangular wave signal 102 and the circuit components are in the operating state shown in FIG. 2 as in the case described above. A period is shown, and what is shown as T ST is that the amplitude of the modulated wave signal 101 exceeds the amplitude of the triangular wave signal 102, and the NMOS in FIG.
The period during which the conduction state of the transistor 10 is continuously maintained is shown.
【００２４】期間ＴSWにおいては、図３（ｂ）に示され
るように電圧レベル１０３（ＶB1）は上記の（１１）式
の状態にあり、また期間ＴSTにおいては、図３（ｃ）に
示されるように出力信号１０７（ＶP ）は“Ｈ”レベル
に固定された状態となっており、コンデンサ８によるコ
ンデンサ９に対する充電作用は行われない。このため
に、コンデンサ９に蓄積されている電荷はドライバ３に
おいて消費され、電圧レベル１０３（ＶB1）は徐々に低
下する。この場合における動作に対応して、被変調波信
号１０１の最低周波数と、ドライバ３において消費され
る電流とを考慮して、図３（ｄ）に示されるＮＭＯＳト
ランジスタ１０のゲート・ソース間電圧（ＶG1−ＶP ）
のレベルにより、期間ＴSTにおいてＮＭＯＳトランジス
タ１０が導通状態に保持されるように、コンデンサ９の
容量値が設定される。これにより、期間ＴSTにおいて
は、出力信号１０７（ＶP ）のレベルが“Ｈ”レベルに
保持され、従って図３（ｅ）に示されるように、復調出
力信号１０８（Ｖo ）の出力レベルも低下することがな
い。During the period T SW , the voltage level 103 (V B1 ) is in the state of the above formula (11) as shown in FIG. 3B, and during the period T ST , FIG. As shown in FIG. 7, the output signal 107 (V P ) is fixed at the “H” level, and the capacitor 8 does not charge the capacitor 9. Therefore, the electric charge accumulated in the capacitor 9 is consumed in the driver 3, and the voltage level 103 (V B1 ) gradually decreases. Corresponding to the operation in this case, considering the minimum frequency of the modulated wave signal 101 and the current consumed in the driver 3, the gate-source voltage of the NMOS transistor 10 shown in FIG. V G1 -V P)
Level, the capacitance value of the capacitor 9 is set so that the NMOS transistor 10 is held in the conductive state in the period T ST . As a result, in the period TST, the level of the output signal 107 (V P ) is held at the “H” level, and as shown in FIG. 3E, the output level of the demodulated output signal 108 (V o ) is also maintained. It never drops.
【００２５】次に、図４に示されるは、本発明の第２の
実施例を示す回路図であり、ＢＴＬ（ＢＲＩＤＧＥ Ｔ
ＩＥＤ ＬＯＡＤ）構成によるパルス幅変調増幅回路に
対する適用例である。図４に示されるように、本実施例
は、負荷２７に対応して、コンパレータ１４を含むＰＷ
Ｍ回路１３、ドライバ１５および１６、ＮＭＯＳトラン
ジスタ２２および２３、および低域フィルタ２４により
形成されるパルス幅変調増幅器２５と、コンパレータ２
９を含むＰＷＭ回路２８、ドライバ３０および３１、Ｎ
ＭＯＳトランジスタ３２および３３、および低域フィル
タ３４により形成されるパルス幅変調増幅器３５と、ダ
イオード１８、１９、コンデンサ２０および２１を含む
ブートストラップ回路１７と、インバータ２６とを備え
て構成されている。Next, FIG. 4 is a circuit diagram showing a second embodiment of the present invention, which is a BTL (BRIDGE T
This is an example of application to a pulse width modulation amplifier circuit having an IED LOAD configuration. As shown in FIG. 4, this embodiment corresponds to the load 27 and includes a PW including the comparator 14.
A pulse width modulation amplifier 25 formed by the M circuit 13, the drivers 15 and 16, the NMOS transistors 22 and 23, and the low pass filter 24, and the comparator 2
9 including PWM circuit 28, drivers 30 and 31, N
A pulse width modulation amplifier 35 formed by MOS transistors 32 and 33 and a low pass filter 34, a bootstrap circuit 17 including diodes 18, 19 and capacitors 20 and 21, and an inverter 26 are provided.
【００２６】図３において、パルス幅変調増幅器２５お
よび３５の構成は、図１の第１の実施例の場合と同様で
ある。またブートストラップ回路１７の構成も第１の実
施例の場合と同様であり、パルス幅変調増幅器２５およ
び３５の双方に対して共用される構成となっている。ま
たインバータ２６を介して、被変調波信号１０９が反転
されて対応するＰＷＭ回路２８に入力されており、それ
ぞれのパルス幅変調増幅器２５および３５の復調出力信
号１１４および１１６は、プッシュプル形式にて負荷２
７に供給される。この場合においては、二つのパルス幅
変調増幅器２５および３５に対して、ブーストラップ回
路１７が１個でカバーされているが、ブーストラップ回
路１７における電圧レベル１１２（ＶB1）は、パルス幅
変調増幅器２５および３５にそれぞれ含まれているドラ
イバが、図４に示されるように複数の場合においても、
直流に平滑された電圧として正常に得られるため、この
場合においても各パルス幅変調増幅器２５および３５の
動作は、第１の実施例の場合と同様であり、復調出力信
号が過大レベルでクリップされる状態においても、また
供給される電源電圧が低下する状態においても、復調出
力信号のレベル低下は防止される。In FIG. 3, the configuration of the pulse width modulation amplifiers 25 and 35 is the same as that of the first embodiment of FIG. The configuration of the bootstrap circuit 17 is similar to that of the first embodiment, and is shared by both the pulse width modulation amplifiers 25 and 35. Further, the modulated wave signal 109 is inverted and input to the corresponding PWM circuit 28 via the inverter 26, and the demodulation output signals 114 and 116 of the pulse width modulation amplifiers 25 and 35 are in push-pull format. Load 2
7 is supplied. In this case, the bootstrap circuit 17 is covered by one for the two pulse width modulation amplifiers 25 and 35, but the voltage level 112 (VB1) in the bootstrap circuit 17 is the pulse width modulation amplifier 25. In the case where a plurality of drivers are included in each of 35 and 35, as shown in FIG.
Since it is normally obtained as a voltage smoothed to direct current, the operation of each pulse width modulation amplifier 25 and 35 in this case is similar to that of the first embodiment, and the demodulation output signal is clipped at an excessive level. Even when the power supply voltage to be supplied is lowered, the demodulation output signal is prevented from being lowered in level.
【００２７】[0027]
【発明の効果】以上説明したように、本発明は、プッシ
ュプル構成の出力回路を駆動するドライバの一方のドラ
イバに対して昇圧電圧を供給するブートストラップ回路
として、縦続接続される二つのダイオードを有し、その
一方のダイオードの陽極側を定電圧源に接続し、他方の
ダイオードの陰極側を前記ドライバに接続して、これら
の二つのダイオードの接続点と出力回路の出力端との間
に両端が接続されるコンデンサと、前記二つのダイオー
ドの縦続接続回路の陰極側と接地点と間に両端が接続さ
れるコンデンサとを備えて構成することにより、前記定
電圧源の電圧低下時においても、復調出力信号のレベル
を正常レベルに維持することができるという効果があ
る。As described above, according to the present invention, as a bootstrap circuit for supplying a boosted voltage to one of the drivers for driving the output circuit of the push-pull structure, two diodes connected in cascade are provided. The anode side of one of the diodes is connected to a constant voltage source, the cathode side of the other diode is connected to the driver, and between the connection point of these two diodes and the output end of the output circuit. By including a capacitor whose both ends are connected and a capacitor whose both ends are connected between the cathode side and the ground point of the cascade connection circuit of the two diodes, even when the voltage of the constant voltage source drops. The effect is that the demodulation output signal level can be maintained at a normal level.
【図１】本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】第１の実施例における動作の一例を示す第１の
タイミング図である。FIG. 2 is a first timing chart showing an example of an operation in the first embodiment.
【図３】第１の実施例における動作の一例を示す第２の
タイミング図である。FIG. 3 is a second timing chart showing an example of the operation in the first embodiment.
【図４】本発明の第２の実施例を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the present invention.
【図５】従来例を示す回路図である。FIG. 5 is a circuit diagram showing a conventional example.
【図６】従来例における動作の一例を示す第１のタイミ
ング図である。FIG. 6 is a first timing chart showing an example of the operation in the conventional example.
【図７】従来例における動作の一例を示す第２のタイミ
ング図である。FIG. 7 is a second timing chart showing an example of the operation in the conventional example.
【図８】従来例における動作の一例を示す第３のタイミ
ング図である。FIG. 8 is a third timing chart showing an example of the operation in the conventional example.
【図９】従来例における動作の一例を示す第４のタイミ
ング図である。FIG. 9 is a fourth timing chart showing an example of the operation in the conventional example.
１、１３、２８、３６ ＰＷＭ回路 ２、１４、２９、３７ コンパレータ ３、４、１５、１６、３０、３１、４５、４６ ドラ
イバ ５、１７、３８ ブートストラップ回路 ６、７、１８、１９、３９〜４２ ダイオード ８、９、２０、２１、４３、４４ コンデンサ １０、１１、２２、２３、３２、３３、４７、７８
ＮＭＯＳトランジスタ １２、２４、３４、４９ 低域フィルタ ２５、３５ パルス幅変調増幅器 ２６ インバータ ２７ 負荷1, 13, 28, 36 PWM circuit 2, 14, 29, 37 Comparator 3, 4, 15, 16, 30, 31, 45, 46 Driver 5, 17, 38 Bootstrap circuit 6, 7, 18, 19, 39 ~ 42 Diodes 8, 9, 20, 21, 43, 44 Capacitors 10, 11, 22, 23, 32, 33, 47, 78
NMOS transistor 12, 24, 34, 49 Low-pass filter 25, 35 Pulse width modulation amplifier 26 Inverter 27 Load
Claims (2)
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力するパルス幅変調
回路と、 所定の昇圧電源電圧を供給されて稼働し、前記第１のパ
ルス幅変調信号を入力し増幅して出力する第１のドライ
バと、 正規の電圧源による定電圧を供給されて稼働し、前記第
２のパルス幅変調信号を入力して増幅して出力する第２
のドライバと、 前記第１および第２のドライバの出力信号を、それぞれ
のゲートに入力して、プッシュプル回路構成による出力
回路を形成する第１および第２のＭＯＳトランジスタ
と、 入力側が前記出力回路の出力端に接続され、出力側が所
定の出力端子に接続されて、前記出力回路の出力信号の
高域周波数成分を除去するように作用する低域フィルタ
と、 前記第１のドライバに対して前記昇圧電源電圧を供給す
るブートストラップ回路と、 を備え、前記ブートストラップ回路が、 陽極側が前記電圧源に接続される第１のダイオードと、 陽極側が前記第１のダイオードの陰極側に接続され、陰
極側が前記第１のドライバに接続される第２のダイオー
ドと、 前記第１および第２のダイオードの接続点と前記出力回
路の出力端との間において、両端が接続される第１のコ
ンデンサと、 前記第２のダイオードの陰極側と接地点との間におい
て、両端が接続される第２のコンデンサと、 を備えて構成されることを特徴とするパルス幅変調増幅
回路。1. A first receiving a modulated wave signal and having a pulse width corresponding to a voltage level of the modulated wave signal.
And a pulse width modulation circuit that outputs a second pulse width modulation signal, and a first driver that is operated by being supplied with a predetermined boosted power supply voltage and that inputs the first pulse width modulation signal, amplifies it, and outputs it. A second pulse width modulated signal that is operated by being supplied with a constant voltage by a regular voltage source, and that amplifies and outputs the second pulse width modulation signal
Driver, first and second MOS transistors that form output circuits of a push-pull circuit configuration by inputting output signals of the first and second drivers to respective gates, and the input side is the output circuit. A low-pass filter connected to an output end of the output circuit and connected to a predetermined output terminal of the output circuit to remove a high-frequency component of an output signal of the output circuit; A bootstrap circuit for supplying a boosted power supply voltage, the bootstrap circuit comprising: a first diode whose anode side is connected to the voltage source; and an anode side connected to the cathode side of the first diode, and a cathode A second diode whose side is connected to the first driver, and between a connection point of the first and second diodes and an output end of the output circuit. , A first capacitor having both ends connected, and a second capacitor having both ends connected between the cathode side of the second diode and a ground point. Pulse width modulation amplifier circuit.
調波信号の電圧レベルに対応したパルス幅を有する第１
および第２のパルス幅変調信号を出力する第１のパルス
幅変調回路と、 所定の昇圧電源電圧を供給されて稼働し、前記第１のパ
ルス幅変調信号を入力して増幅して出力する第１のドラ
イバと、 正規の電圧源による定電圧を供給されて稼働し、前記第
２のパルス幅変調信号を入力して増幅して出力する第２
のドライバと、 前記第１および第２のドライバの出力信号を、それぞれ
のゲートに入力して、プッシュプル回路構成による第１
の出力回路を形成する第１および第２のＭＯＳトランジ
スタと、 入力側が前記第１の出力回路の出力端に接続され、出力
側が第１の出力端子に接続されて、前記第１の出力回路
の出力信号の高域周波数成分を除去するように作用する
第１の低域フィルタと、 を備える第１のパルス幅変調増幅器と、 前記被変調波信号のレベル反転信号の入力を受けて、前
記被変調波信号の電圧レベルに対応したパルス幅を有す
る第３および第４のパルス幅変調信号を出力する第２の
パルス幅変調回路と、 前記昇圧電源電圧を供給されて稼働し、前記第３のパル
ス幅変調信号を入力して増幅して出力する第３のドライ
バと、 正規の電圧源による定電圧を供給されて稼働し、前記第
４のパルス幅変調信号を入力して増幅して出力する第４
のドライバと、 前記第３および第４のドライバの出力信号を、それぞれ
のゲートに入力して、プッシュプル回路構成による第２
の出力回路を形成する第３および第４のＭＯＳトランジ
スタと、 入力側が前記第２の出力回路の出力端に接続され、出力
側が第２の出力端子に接続されて、前記第２の出力回路
の出力信号の高域周波数成分を除去するように作用する
第２の低域フィルタと、 を備える第２のパルス幅変調増幅器と、 前記第１および第３のドライバに対して前記昇圧電源電
圧を供給するブートストラップ回路と、 を備え、前記ブートストラップ回路が、 陽極側が前記電圧源に接続される第１のダイオードと、 陽極側が前記第１のダイオードの陰極側に接続され、陰
極側が前記第１および第３のドライバに接続される第２
のダイオードと、 前記第１および第２のダイオードの接続点と前記第１の
出力回路の出力端との間において、両端が接続される第
１のコンデンサと、 前記第２のダイオードの陰極側と接地点との間におい
て、両端が接続される第２のコンデンサと、 を備えて構成されることを特徴とするパルス幅変調増幅
回路。2. A first signal receiving a modulated wave signal and having a pulse width corresponding to a voltage level of the modulated wave signal.
A first pulse width modulation circuit for outputting a second pulse width modulation signal; a first pulse width modulation circuit which is operated by being supplied with a predetermined boosted power supply voltage; A second driver that operates by being supplied with a constant voltage from a normal voltage source, and that receives the second pulse width modulation signal, amplifies it, and outputs it.
And the output signals of the first and second drivers are input to respective gates, and the first signal is formed by the push-pull circuit configuration.
A first and a second MOS transistor forming an output circuit of the first output circuit, an input side of which is connected to an output terminal of the first output circuit, and an output side of which is connected to a first output terminal of the first output circuit. A first pulse-width modulation amplifier having a first low-pass filter that acts to remove high-frequency components of the output signal; and a level-inverted signal of the modulated wave signal, A second pulse width modulation circuit that outputs third and fourth pulse width modulation signals having pulse widths corresponding to the voltage level of the modulated wave signal; and a third pulse width modulation circuit that is operated by being supplied with the boosted power supply voltage, A third driver for inputting, amplifying and outputting a pulse width modulated signal, and being operated by being supplied with a constant voltage by a regular voltage source, inputting, amplifying and outputting the fourth pulse width modulated signal Fourth
And the output signals of the third and fourth drivers are input to the respective gates of the second driver of the push-pull circuit configuration.
A third and a fourth MOS transistor forming an output circuit of the second output circuit, an input side of which is connected to an output end of the second output circuit and an output side of which is connected to a second output terminal of the second output circuit. A second pulse-width modulation amplifier having a second low-pass filter that acts to remove high-frequency components of the output signal; and supplying the boosted power supply voltage to the first and third drivers. And a bootstrap circuit, wherein the bootstrap circuit comprises: a first diode whose anode side is connected to the voltage source; Second connected to a third driver
A diode, a first capacitor having both ends connected between a connection point of the first and second diodes and an output end of the first output circuit, and a cathode side of the second diode. A pulse width modulation amplifier circuit comprising: a second capacitor, both ends of which are connected to a ground point, and a second capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008851A JPH05199044A (en) | 1992-01-22 | 1992-01-22 | Pulse width modulation amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008851A JPH05199044A (en) | 1992-01-22 | 1992-01-22 | Pulse width modulation amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199044A true JPH05199044A (en) | 1993-08-06 |
Family
ID=11704245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008851A Withdrawn JPH05199044A (en) | 1992-01-22 | 1992-01-22 | Pulse width modulation amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199044A (en) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307359B1 (en) | 1999-07-14 | 2001-10-23 | Nec Corporation | DC-DC converter powered by doubled output voltage |
| WO2003047078A3 (en) * | 2001-11-22 | 2004-03-04 | Infineon Technologies Ag | Integrated dc/dc converter |
| KR100658922B1 (en) * | 2000-10-26 | 2006-12-15 | 매그나칩 반도체 유한회사 | Output impedance-enhanced Cascode Stage and Cascode Amplifier |
| US7717530B2 (en) | 2008-01-16 | 2010-05-18 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US7984957B2 (en) | 2006-07-20 | 2011-07-26 | Seiko Epson Corporation | Liquid jet apparatus, printing apparatus, and method of adjusting phase of drive pulse |
| US7984956B2 (en) | 2006-07-24 | 2011-07-26 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8201905B2 (en) | 2006-01-25 | 2012-06-19 | Seiko Epson Corporation | Head drive apparatus of ink jet printer, head driving method, and ink jet printer |
| US8240798B2 (en) | 2006-01-20 | 2012-08-14 | Seiko Epson Corporation | Head drive apparatus of inkjet printer and inkjet printer |
| US8240794B2 (en) | 2006-07-24 | 2012-08-14 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8246133B2 (en) | 2006-07-24 | 2012-08-21 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8287069B2 (en) | 2005-12-22 | 2012-10-16 | Seiko Epson Corporation | Head drive device and drive control method of ink jet printer, and ink jet printer |
| US8308254B2 (en) | 2008-02-21 | 2012-11-13 | Seiko Epson Corporation | Liquid jet apparatus |
| US8336979B2 (en) | 2007-01-12 | 2012-12-25 | Seiko Epson Corporation | Liquid jetting device |
| US8430466B2 (en) | 2006-01-17 | 2013-04-30 | Seiko Epson Corporation | Head drive device of inkjet printer and ink jet printer |
-
1992
- 1992-01-22 JP JP4008851A patent/JPH05199044A/en not_active Withdrawn
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307359B1 (en) | 1999-07-14 | 2001-10-23 | Nec Corporation | DC-DC converter powered by doubled output voltage |
| KR100658922B1 (en) * | 2000-10-26 | 2006-12-15 | 매그나칩 반도체 유한회사 | Output impedance-enhanced Cascode Stage and Cascode Amplifier |
| WO2003047078A3 (en) * | 2001-11-22 | 2004-03-04 | Infineon Technologies Ag | Integrated dc/dc converter |
| US8287069B2 (en) | 2005-12-22 | 2012-10-16 | Seiko Epson Corporation | Head drive device and drive control method of ink jet printer, and ink jet printer |
| US8430468B2 (en) | 2006-01-17 | 2013-04-30 | Seiko Epson Corporation | Head drive device of inkjet printer and inkjet printer |
| US8430466B2 (en) | 2006-01-17 | 2013-04-30 | Seiko Epson Corporation | Head drive device of inkjet printer and ink jet printer |
| US8240798B2 (en) | 2006-01-20 | 2012-08-14 | Seiko Epson Corporation | Head drive apparatus of inkjet printer and inkjet printer |
| US8201905B2 (en) | 2006-01-25 | 2012-06-19 | Seiko Epson Corporation | Head drive apparatus of ink jet printer, head driving method, and ink jet printer |
| US7984957B2 (en) | 2006-07-20 | 2011-07-26 | Seiko Epson Corporation | Liquid jet apparatus, printing apparatus, and method of adjusting phase of drive pulse |
| US7984956B2 (en) | 2006-07-24 | 2011-07-26 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8240794B2 (en) | 2006-07-24 | 2012-08-14 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8246133B2 (en) | 2006-07-24 | 2012-08-21 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8262180B2 (en) | 2006-07-24 | 2012-09-11 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8336979B2 (en) | 2007-01-12 | 2012-12-25 | Seiko Epson Corporation | Liquid jetting device |
| US7971948B2 (en) | 2008-01-16 | 2011-07-05 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US7717530B2 (en) | 2008-01-16 | 2010-05-18 | Seiko Epson Corporation | Liquid jet apparatus and printing apparatus |
| US8308254B2 (en) | 2008-02-21 | 2012-11-13 | Seiko Epson Corporation | Liquid jet apparatus |
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