JP3508333B2 - Constant voltage circuit - Google Patents

Constant voltage circuit

Info

Publication number
JP3508333B2
JP3508333B2 JP26751595A JP26751595A JP3508333B2 JP 3508333 B2 JP3508333 B2 JP 3508333B2 JP 26751595 A JP26751595 A JP 26751595A JP 26751595 A JP26751595 A JP 26751595A JP 3508333 B2 JP3508333 B2 JP 3508333B2
Authority
JP
Japan
Prior art keywords
output
transistor
circuit
output stage
constant voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP26751595A
Other languages
Japanese (ja)
Other versions
JPH09114531A (en
Inventor
忠雄 門脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP26751595A priority Critical patent/JP3508333B2/en
Publication of JPH09114531A publication Critical patent/JPH09114531A/en
Application granted granted Critical
Publication of JP3508333B2 publication Critical patent/JP3508333B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、差動増幅回路と出力段
回路で構成された定電圧発生回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant voltage generating circuit composed of a differential amplifier circuit and an output stage circuit.

【0002】[0002]

【従来の技術】従来より、異なった定電圧値を得たい場
合は、複数の定電圧回路が必要であった。この事を図4
で説明する。図4において401は正極電源、402は
負極電源、403は演算増幅器を用いた定電圧回路、4
04は演算増幅器を用いた他の定電圧回路、405は定
電圧回路403によって駆動される負荷回路、406は
定電圧回路404によって駆動される負荷回路、407
は定電圧回路403の出力電圧を決定する基準電圧、4
08は定電圧回路404の出力電圧を決定する基準電圧
である。定電圧回路403は出力を負帰還しているの
で、基準電圧407をインピーダンス変換し負荷回路4
05へ定電圧を供給する。同様に、定電圧回路404は
出力を負帰還しているので、基準電圧408をインピー
ダンス変換し負荷回路406へ定電圧を供給する。図4
の様に、負荷回路405と406に異なった定電圧を供
給する場合は、定電圧回路403と404の二つの定電
圧回路が必要であった。
2. Description of the Related Art Conventionally, a plurality of constant voltage circuits are required to obtain different constant voltage values. Figure 4
Described in. 4, 401 is a positive power supply, 402 is a negative power supply, 403 is a constant voltage circuit using an operational amplifier, 4
Reference numeral 04 is another constant voltage circuit using an operational amplifier, 405 is a load circuit driven by the constant voltage circuit 403, 406 is a load circuit driven by the constant voltage circuit 404, and 407.
Is a reference voltage for determining the output voltage of the constant voltage circuit 403, 4
Reference numeral 08 is a reference voltage that determines the output voltage of the constant voltage circuit 404. Since the output of the constant voltage circuit 403 is negatively fed back, the reference voltage 407 is impedance-converted to load the load circuit 4.
A constant voltage is supplied to 05. Similarly, since the constant voltage circuit 404 negatively feeds back the output, the reference voltage 408 is impedance-converted and the constant voltage is supplied to the load circuit 406. Figure 4
As described above, when different constant voltages are supplied to the load circuits 405 and 406, two constant voltage circuits 403 and 404 are required.

【0003】[0003]

【発明が解決しようとする課題】上述した従来技術の場
合は、次に記す課題があった。定電圧回路は得たい定電
圧値と同数必要で回路規模が大きくなるので、半導体集
積装置の場合はチップサイズが増大しコストアップを招
くといった課題があった。
In the case of the above-mentioned prior art, there are the following problems. Since the constant voltage circuit requires the same number of constant voltage values as desired and the circuit scale becomes large, there is a problem that the chip size is increased and the cost is increased in the case of the semiconductor integrated device.

【0004】[0004]

【課題を解決するための手段】上述した課題を解決する
ために、本発明の定電圧回路は、第一のトランジスタ
と、前記第一のトランジスタと差動対をなす第二のトラ
ンジスタと、前記第一のトランジスタと差動対をなす第
三のトランジスタと、第一の出力が前記第二のトランジ
スタのゲートに接続される第一の出力段回路であって、
前記第一の出力と第一の電源との間に接続される第一の
コンデンサを有する前記第一の出力段回路と、第二の出
力が前記第三のトランジスタのゲートに接続される第二
の出力段回路であって、前記第二の出力と前記第一の電
源との間に接続される第二のコンデンサを有する前記第
二の出力段回路とを、含む定電圧回路において、前記第
一の出力段と前記第二の出力段が同時に出力し、さらに
前記差動対を構成し負帰還入力を受ける前記第二のトラ
ンジスタのしきい値と前記第3のトランジスタのしきい
値を、各々異ならせることを特徴とする 。
In order to solve the above-mentioned problems, the constant voltage circuit of the present invention comprises: a first transistor; a second transistor forming a differential pair with the first transistor; A third transistor forming a differential pair with the first transistor, and a first output stage circuit having a first output connected to the gate of the second transistor,
A second output stage circuit having a first capacitor connected between the first output and a first power supply; and a second output having a second output connected to the gate of the third transistor A constant voltage circuit including: the second output stage circuit having a second capacitor connected between the second output and the first power supply; A threshold value of the second transistor and a threshold value of the third transistor, which are simultaneously output by one output stage and the second output stage and which form the differential pair and receive a negative feedback input; Characterized by making each different.

【0005】(手段2) また、本発明の定電圧回路
は、第一のトランジスタと、前記第一のトランジスタと
差動対をなす第二のトランジスタと、前記第一のトラン
ジスタと差動対をなす第三のトランジスタと、第一の出
力が前記第二のトランジスタのゲートに接続される第一
の出力段回路であって、前記第一の出力と第一の電源と
の間に接続される第一のコンデンサを有する前記第一の
出力段回路と、第二の出力が前記第三のトランジスタの
ゲートに接続される第二の出力段回路であって、前記第
二の出力と前記第一の電源との間に接続される第二のコ
ンデンサを有する前記第二の出力段回路とを、含む定電
圧回路において、前記第一の出力段と前記第二の出力段
が同時に出力し、前記複数個の出力段回路の出力値は、
該複数個の出力段回路を構成するトランジスタのしきい
値に依存させて各々異ならせた事を特徴とする。
(Means 2) In the constant voltage circuit of the present invention, the first transistor, the second transistor forming a differential pair with the first transistor, and the first transistor and the differential pair are provided. A third transistor and a first output stage circuit having a first output connected to the gate of the second transistor, the first output stage circuit being connected between the first output and a first power supply. A first output stage circuit having a first capacitor; and a second output stage circuit having a second output connected to the gate of the third transistor, the second output and the first output circuit In the constant voltage circuit including the second output stage circuit having a second capacitor connected between the power source of, the first output stage and the second output stage simultaneously output, The output values of the multiple output stage circuits are
It is characterized in that the plurality of output stage circuits are made different depending on the threshold values of the transistors.

【0006】[0006]

【0007】[0007]

【0008】[0008]

【作用】本発明によれば、複数の定電圧値を得たい場合
でも、定電圧回路を構成する差動増幅回路は一つで構成
できるので、回路規模を大きくせずに複数の定電圧を得
る事ができる。
According to the present invention, even when it is desired to obtain a plurality of constant voltage values, a single differential amplifier circuit that constitutes a constant voltage circuit can be configured, so that a plurality of constant voltage can be generated without increasing the circuit scale. You can get it.

【0009】[0009]

【実施例】以下に本発明の実施例を説明する。図1に本
発明の一実施例を示す。図1はMOSトランジスタで定
電圧回路を構成した一例を示す回路図で、出力段回路を
2個構成した例である。図1において101は正極電
源、102は負極電源である。103と104と105
は定電流源である。差動増幅回路は定電流源103と、
P型MOSトランジスタ106、107、108とN型
MOSトランジスタ109と110である。P型MOS
トランジスタ106とP型MOSトランジスタ107及
びP型MOSトランジスタ106とP型MOSトランジ
スタ108は差動対トランジスタである。P型MOSト
ランジスタ106のゲートには該定電圧回路の出力電圧
を決定する基準電圧117が入力されている。そして、
P型MOSトランジスタ106の差動動作の対となる側
のP型トランジスタは107と108と2個で構成して
いる。N型MOSトランジスタ109、110は能動負
荷で、差動対P型トランジスタ106、107、108
のドレイン負荷である。
EXAMPLES Examples of the present invention will be described below. FIG. 1 shows an embodiment of the present invention. FIG. 1 is a circuit diagram showing an example in which a constant voltage circuit is configured by MOS transistors, and is an example in which two output stage circuits are configured. In FIG. 1, 101 is a positive power source and 102 is a negative power source. 103 and 104 and 105
Is a constant current source. The differential amplifier circuit includes a constant current source 103,
P-type MOS transistors 106, 107 and 108 and N-type MOS transistors 109 and 110. P-type MOS
The transistor 106 and the P-type MOS transistor 107 and the P-type MOS transistor 106 and the P-type MOS transistor 108 are a differential pair transistor. A reference voltage 117 that determines the output voltage of the constant voltage circuit is input to the gate of the P-type MOS transistor 106. And
Two P-type transistors 107 and 108 are provided on the side of the P-type MOS transistor 106 that forms a differential operation pair. The N-type MOS transistors 109, 110 are active loads, and the differential pair P-type transistors 106, 107, 108
Is the drain load.

【0010】第一の出力段回路は定電流源104とコン
デンサ111とN型MOSトランジスタ112、113
である。コンデンサ111は位相補正用のコンデンサ、
N型MOSトランジスタ112は出力段トランジスタ、
N型MOSトランジスタ113は、上記第一の出力段回
路を動作させる為のスイッチング用トランジスタであ
る。出力段のN型MOSトランジスタ112のゲートは
差動増幅回路を構成するP型MOSトランジスタ106
のドレイン出力によって制御され、更に、出力段のN型
MOSトランジスタ112の出力は信号線120によっ
て差動増幅回路のP型MOSトランジスタ107のゲー
トに負帰還されるので、スイッチング用トランジスタ1
13がオンしていれば、信号線120には第一の出力段
回路の出力としての定電圧が得られる。
The first output stage circuit is a constant current source 104, a capacitor 111, and N-type MOS transistors 112 and 113.
Is. The capacitor 111 is a capacitor for phase correction,
The N-type MOS transistor 112 is an output stage transistor,
The N-type MOS transistor 113 is a switching transistor for operating the first output stage circuit. The gate of the N-type MOS transistor 112 in the output stage is a P-type MOS transistor 106 that constitutes a differential amplifier circuit.
The output of the N-type MOS transistor 112 in the output stage is negatively fed back to the gate of the P-type MOS transistor 107 of the differential amplifier circuit by the signal line 120.
If 13 is turned on, a constant voltage as the output of the first output stage circuit is obtained on the signal line 120.

【0011】同様に、第二の出力段回路は定電流源10
5とコンデンサ114とN型MOSトランジスタ11
5、116である。コンデンサ114は位相補償用のコ
ンデンサ、N型MOSトランジスタ115は出力段トラ
ンジスタ、N型MOSトランジスタ116は、上記第二
の出力段回路を動作させる為のスイッチング用トランジ
スタである。出力段のN型MOSトランジスタ115の
ゲートは第一の出力段回路の出力段N型MOSトランジ
スタ112と同様に、差動増幅回路を構成するP型MO
Sトランジスタ106のドレイン出力によって制御さ
れ、更に、出力段のN型MOSトランジスタ115の出
力は信号線121によって差動増幅回路のP型MOSト
ランジスタ108のゲートに負帰還されるので、スイッ
チング用トランジスタ116がオンしていれば、信号線
121には第二の出力段回路の出力としての定電圧が得
られる。
Similarly, the second output stage circuit is a constant current source 10
5, capacitor 114, and N-type MOS transistor 11
5, 116. The capacitor 114 is a capacitor for phase compensation, the N-type MOS transistor 115 is an output stage transistor, and the N-type MOS transistor 116 is a switching transistor for operating the second output stage circuit. The gate of the N-type MOS transistor 115 in the output stage is a P-type MO transistor that constitutes a differential amplifier circuit, like the output-stage N-type MOS transistor 112 in the first output stage circuit.
It is controlled by the drain output of the S-transistor 106, and the output of the N-type MOS transistor 115 at the output stage is negatively fed back to the gate of the P-type MOS transistor 108 of the differential amplifier circuit by the signal line 121. When is turned on, a constant voltage as the output of the second output stage circuit is obtained on the signal line 121.

【0012】ここで、第一の出力段回路のスイッチング
用トランジスタ113のゲートには信号118が入力し
ており、第二の出力段回路のスイッチング用トランジス
タ116のゲートにはインバータ119により信号11
8の反転信号が入力している。ここで、信号118に例
えばduty50%のパルス信号を与えてやれば、スイ
ッチング用トランジスタ113と116が交互にオン・
オフを繰り返すので、上記第一の出力段回路の出力と第
二の出力段回路の出力は時分割で負帰還動作をし、同時
に信号120と信号121に各々の定電圧を時分割で出
力する事ができる。各々の定電圧は信号120と信号1
21に時分割で出力されるが、接地電源と信号120及
び信号121の間にコンデンサを挿入することで、信号
120と信号121の定電圧レベルは平滑する事ができ
る。また、接地電源と出力段トランジスタ112のゲー
ト間、及び接地電源と出力段トランジスタ115のゲー
ト間にコンデンサを挿入し、出力段トランジスタ11
2、115のゲート電位を保持する事によって信号12
0と信号121の定電圧レベルを安定する事ができる。
以上の説明は出力段回路が2個の場合を例に説明してき
たが、差動増幅回路の差動トランジスタの負帰還側のト
ランジスタを増やせば、出力段回路は3個以上でも構成
可能である。従って、定電圧出力も3個以上の出力が可
能である。
Here, the signal 118 is input to the gate of the switching transistor 113 of the first output stage circuit, and the signal 11 is input to the gate of the switching transistor 116 of the second output stage circuit by the inverter 119.
The inverted signal of 8 is input. If, for example, a pulse signal with a duty of 50% is applied to the signal 118, the switching transistors 113 and 116 are turned on alternately.
Since the output is repeatedly turned off, the output of the first output stage circuit and the output of the second output stage circuit perform a negative feedback operation in a time division manner, and at the same time, output each constant voltage to the signal 120 and the signal 121 in a time division manner. I can do things. Each constant voltage is signal 120 and signal 1
The signal is output in a time-division manner to 21. By inserting a capacitor between the ground power source and the signals 120 and 121, the constant voltage levels of the signals 120 and 121 can be smoothed. Further, capacitors are inserted between the ground power supply and the gate of the output stage transistor 112, and between the ground power supply and the gate of the output stage transistor 115, so that the output stage transistor 11
By holding the gate potential of 2,115, the signal 12
It is possible to stabilize the constant voltage level of 0 and the signal 121.
In the above description, the case where the number of output stage circuits is two has been described as an example. However, if the number of transistors on the negative feedback side of the differential transistors of the differential amplifier circuit is increased, the number of output stage circuits can be three or more. . Therefore, it is possible to output three or more constant voltage outputs.

【0013】次に、手段2について同様に図1を用いて
説明する。本発明では、図1の差動増幅回路を構成する
差動対トランジスタで負帰還入力を受ける側のP型MO
Sトランジスタ107と108とでは、しきい値を異な
らせる。例えば、P型MOSトランジスタ106のしき
い値とP型MOSトランジスタ107のしきい値は同じ
で、それに対しP型MOSトランジスタ108のしきい
値が異なるとする。すると、第二の定電圧出力である信
号121のレベルは、基準電圧117に対して、P型M
OSトランジスタ106とP型MOSトランジスタ10
8のしきい値の差の分だけオフセットがかかるので、第
一の定電圧出力である信号120のレベルとは異なった
定電圧値が得られる。
Next, the means 2 will be described with reference to FIG. In the present invention, the P-type MO on the side receiving the negative feedback input in the differential pair transistor that constitutes the differential amplifier circuit of FIG.
The S transistors 107 and 108 have different threshold values. For example, it is assumed that the threshold of the P-type MOS transistor 106 and the threshold of the P-type MOS transistor 107 are the same, while the threshold of the P-type MOS transistor 108 is different. Then, the level of the signal 121, which is the second constant voltage output, with respect to the reference voltage 117 is P-type M
OS transistor 106 and P-type MOS transistor 10
Since the offset is applied by the difference between the threshold values of 8, a constant voltage value different from the level of the signal 120 which is the first constant voltage output can be obtained.

【0014】次に、手段3について図2を用いて説明す
る。図2は本発明の他の実施例を示す回路図である。図
2において図1と同じ構成要素には説明を分かりやすく
する為に同じ番号を付けてある。本発明では、図2の第
一の出力段回路にN型MOSトランジスタ201を付加
した。N型MOSトランジスタ201のゲートはN型M
OSトランジスタ201のドレインに接続しているの
で、信号120とP型MOSトランジスタ107のゲー
ト配線間には、ほぼN型MOSトランジスタ201のし
きい値相当の電圧が得られる。従って、第一の定電圧出
力120は第二の定電圧出力121に対して、ほぼN型
MOSトランジスタ201のしきい値相当異なった電圧
を出力できる。
Next, the means 3 will be described with reference to FIG. FIG. 2 is a circuit diagram showing another embodiment of the present invention. In FIG. 2, the same components as those in FIG. 1 are given the same numbers for easy understanding. In the present invention, the N-type MOS transistor 201 is added to the first output stage circuit of FIG. The gate of the N-type MOS transistor 201 is an N-type M
Since it is connected to the drain of the OS transistor 201, a voltage substantially equivalent to the threshold value of the N-type MOS transistor 201 can be obtained between the signal 120 and the gate wiring of the P-type MOS transistor 107. Therefore, the first constant voltage output 120 can output a voltage different from the second constant voltage output 121 by substantially the threshold value of the N-type MOS transistor 201.

【0015】次に、手段4について図3を用いて説明す
る。図3は本発明の他の実施例を示す回路図である。図
3においても図1と同じ構成要素には説明を分かりやす
くする為に同じ番号を付けてある。本発明では、図3の
第一の出力段回路のスイッチング用トランジスタ113
のゲート信号303と、第二の出力段回路のスイッチン
グ用トランジスタ116のゲート信号304とを、互い
に反転信号ではなく独立して与えている。そして、信号
303と信号304の論理和信号をNORゲート302
により形成し、P型MOSトランジスタ301のゲート
に入力している。P型MOSトランジスタ301は差動
増幅回路部を動作させる時にオンするスイッチング用ト
ランジスタである。第一の出力段回路は信号303がハ
イのタイミングで帰還動作をし、第二の出力段回路は信
号304がハイのタイミングで帰還動作をし、信号30
3もしくは信号304がハイの時にNORゲート302
によりP型MOSトランジスタ301がオンするので、
出力段回路が負帰還動作するタイミングのみ、前記差動
増幅回路は動作する。
Next, the means 4 will be described with reference to FIG. FIG. 3 is a circuit diagram showing another embodiment of the present invention. Also in FIG. 3, the same components as those in FIG. 1 are denoted by the same numbers for easy understanding. In the present invention, the switching transistor 113 of the first output stage circuit of FIG.
The gate signal 303 and the gate signal 304 of the switching transistor 116 of the second output stage circuit are provided as independent signals, not as inverted signals. Then, the logical sum signal of the signals 303 and 304 is used as the NOR gate 302.
And is input to the gate of the P-type MOS transistor 301. The P-type MOS transistor 301 is a switching transistor that is turned on when operating the differential amplifier circuit section. The first output stage circuit performs the feedback operation when the signal 303 is high, and the second output stage circuit performs the feedback operation when the signal 304 is high.
3 or NOR gate 302 when signal 304 is high
As a result, the P-type MOS transistor 301 is turned on.
The differential amplifier circuit operates only when the output stage circuit performs the negative feedback operation.

【0016】[0016]

【発明の効果】本発明によれば、多数の定電圧出力を得
たい場合でも定電圧回路を構成する差動増幅回路は一つ
で実現できるので、回路規模が複雑にならず、低コスト
で多数の定電圧出力を持つ半導体集積回路が提供でき
る。
According to the present invention, even if it is desired to obtain a large number of constant voltage outputs, a single differential amplifier circuit constituting the constant voltage circuit can be realized, so that the circuit scale is not complicated and the cost is low. A semiconductor integrated circuit having a large number of constant voltage outputs can be provided.

【0017】更に本発明によれば、差動増幅回路を構成
する差動対トランジスタのしきい値を変えるだけで、多
数の定電圧出力電圧値を得られるので、定電圧回路の動
作信頼性が高く、また回路構成が簡潔であるために、低
コストで多数の定電圧出力を持つ半導体集積回路が提供
できる。
Further, according to the present invention, since a large number of constant voltage output voltage values can be obtained only by changing the threshold values of the differential pair transistors forming the differential amplifier circuit, the operation reliability of the constant voltage circuit is improved. Since it is expensive and the circuit configuration is simple, a semiconductor integrated circuit having a large number of constant voltage outputs can be provided at low cost.

【0018】更に本発明によれば、出力段回路にトラン
ジスタを付加するだけで、多数の定電圧出力電圧値を得
れるので、同様に、定電圧回路の動作信頼性が高く、ま
た回路構成が簡潔であるために、低コストで多数の定電
圧出力を持つ半導体集積回路が提供できる。
Further, according to the present invention, since a large number of constant voltage output voltage values can be obtained only by adding a transistor to the output stage circuit, similarly, the operation reliability of the constant voltage circuit is high and the circuit configuration is also high. Because of its simplicity, a semiconductor integrated circuit having a large number of constant voltage outputs can be provided at low cost.

【0019】更に本発明によれば、定電圧回路を構成す
る差動増幅回路と出力段回路は時分割駆動され、必要な
タイミングのみ電流を消費するだけなので、低消費電流
で動作する定電圧回路を提供できる。
Further, according to the present invention, the differential amplifier circuit and the output stage circuit which constitute the constant voltage circuit are time-division driven, and the current is consumed only at a necessary timing. Therefore, the constant voltage circuit which operates with low current consumption. Can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示す回路図。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図2】本発明の他の実施例を示す回路図。FIG. 2 is a circuit diagram showing another embodiment of the present invention.

【図3】本発明の他の実施例を示す回路図。FIG. 3 is a circuit diagram showing another embodiment of the present invention.

【図4】従来の技術例を示す回路図。FIG. 4 is a circuit diagram showing a conventional technology example.

【符号の説明】[Explanation of symbols]

101 正極電源 102 負極電源 103 定電流源 104 定電流源 105 定電流源 106 P型MOSトランジスタ 107 P型MOSトランジスタ 108 P型MOSトランジスタ 109 N型MOSトランジスタ 110 N型MOSトランジスタ 111 コンデンサ 112 N型MOSトランジスタ 113 N型MOSトランジスタ 114 コンデンサ 115 N型MOSトランジスタ 116 N型MOSトランジスタ 117 基準電位 118 入力信号 119 インバータ 120 第一の定電圧出力 121 第二の定電圧出力 201 N型MOSトランジスタ 301 P型MOSトランジスタ 302 NORゲート 303 入力信号 304 入力信号 401 正極電源 402 負極電源 403 演算増幅器 404 演算増幅器 405 負荷回路 406 負荷回路 407 基準電位 408 基準電位 101 Positive power source 102 Negative power supply 103 constant current source 104 constant current source 105 constant current source 106 P-type MOS transistor 107 P-type MOS transistor 108 P-type MOS transistor 109 N-type MOS transistor 110 N-type MOS transistor 111 capacitor 112 N-type MOS transistor 113 N-type MOS transistor 114 condenser 115 N-type MOS transistor 116 N-type MOS transistor 117 Reference potential 118 input signal 119 Inverter 120 First constant voltage output 121 Second constant voltage output 201 N-type MOS transistor 301 P-type MOS transistor 302 NOR gate 303 Input signal 304 input signal 401 Positive power source 402 Negative power supply 403 Operational amplifier 404 Operational amplifier 405 load circuit 406 load circuit 407 Reference potential 408 reference potential

フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G05F 1/00 - 3/30 H03F 1/00 - 3/45 H03F 3/50 - 3/52 H03F 3/62 - 3/64 H03F 3/68 - 3/72 Front page continuation (58) Fields surveyed (Int.Cl. 7 , DB name) G05F 1/00-3/30 H03F 1/00-3/45 H03F 3/50-3/52 H03F 3/62-3 / 64 H03F 3/68-3/72

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】第一のトランジスタと、 前記第一のトランジスタと差動対をなす第二のトランジ
スタと、 前記第一のトランジスタと差動対をなす第三のトランジ
スタと、 第一の出力が前記第二のトランジスタのゲートに接続さ
れる第一の出力段回路であって、前記第一の出力と第一
の電源との間に接続される第一のコンデンサを有する前
記第一の出力段回路と、 第二の出力が前記第三のトランジスタのゲートに接続さ
れる第二の出力段回路であって、前記第二の出力と前記
第一の電源との間に接続される第二のコンデンサを有す
る前記第二の出力段回路とを、 含む定電圧回路において、 前記第一の出力段と前記第二の出力段が同時に出力し、
さらに前記差動対を構成し負帰還入力を受ける前記第二
のトランジスタのしきい値と前記第3のトランジスタの
しきい値を、各々異ならせることを特徴とする定電圧回
路 。
1. A first transistor, a second transistor forming a differential pair with the first transistor, a third transistor forming a differential pair with the first transistor, and a first output A first output stage circuit connected to the gate of the second transistor, the first output stage having a first capacitor connected between the first output and a first power supply. A second output stage circuit having a second output connected to the gate of the third transistor, the second output stage circuit being connected between the second output and the first power supply; In the constant voltage circuit including the second output stage circuit having a capacitor, the first output stage and the second output stage simultaneously output,
A constant voltage circuit, wherein the threshold value of the second transistor and the threshold value of the third transistor which configure the differential pair and receive a negative feedback input are different from each other.
【請求項2】第一のトランジスタと、 前記第一のトランジスタと差動対をなす第二のトランジ
スタと、 前記第一のトランジスタと差動対をなす第三のトランジ
スタと、 第一の出力が前記第二のトランジスタのゲートに接続さ
れる第一の出力段回路であって、前記第一の出力と第一
の電源との間に接続される第一のコンデンサを有する前
記第一の出力段回路と、 第二の出力が前記第三のトランジスタのゲートに接続さ
れる第二の出力段回路であって、前記第二の出力と前記
第一の電源との間に接続される第二のコンデンサを有す
る前記第二の出力段回路とを、 含む定電圧回路において、 前記第一の出力段と前記第二の出力段が同時に出力し、
前記複数個の出力段回路の出力値は、該複数個の出力段
回路を構成するトランジスタのしきい値に依存させて各
々異ならせた事を特徴とする定電圧回路。
2. A first transistor, a second transistor forming a differential pair with the first transistor, a third transistor forming a differential pair with the first transistor, and a first output A first output stage circuit connected to the gate of the second transistor, the first output stage having a first capacitor connected between the first output and a first power supply. A second output stage circuit having a second output connected to the gate of the third transistor, the second output stage circuit being connected between the second output and the first power supply; In the constant voltage circuit including the second output stage circuit having a capacitor, the first output stage and the second output stage simultaneously output,
A constant voltage circuit, wherein output values of the plurality of output stage circuits are different depending on threshold values of transistors forming the plurality of output stage circuits.
JP26751595A 1995-10-16 1995-10-16 Constant voltage circuit Expired - Fee Related JP3508333B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26751595A JP3508333B2 (en) 1995-10-16 1995-10-16 Constant voltage circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26751595A JP3508333B2 (en) 1995-10-16 1995-10-16 Constant voltage circuit

Publications (2)

Publication Number Publication Date
JPH09114531A JPH09114531A (en) 1997-05-02
JP3508333B2 true JP3508333B2 (en) 2004-03-22

Family

ID=17445919

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26751595A Expired - Fee Related JP3508333B2 (en) 1995-10-16 1995-10-16 Constant voltage circuit

Country Status (1)

Country Link
JP (1) JP3508333B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727758B2 (en) * 2002-05-28 2004-04-27 Koninklijke Philips Electronics N.V. Fast cascaded class AB bipolar output stage
JP5715401B2 (en) * 2010-12-09 2015-05-07 セイコーインスツル株式会社 Voltage regulator

Also Published As

Publication number Publication date
JPH09114531A (en) 1997-05-02

Similar Documents

Publication Publication Date Title
US6229341B1 (en) Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal receiving method, signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof
US5907259A (en) Operational amplification circuit capable of driving a high load
US4697154A (en) Semiconductor integrated circuit having improved load drive characteristics
US5512861A (en) Buffer stage for use with a current controlled oscillator
US6107863A (en) Charge pump circuit and logic circuit
KR940024629A (en) Communication circuit system
US6483384B1 (en) High speed amplifier
JP3508333B2 (en) Constant voltage circuit
JP3162732B2 (en) Amplifier circuit
US4431971A (en) Dynamic operational amplifier
US6888444B1 (en) Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal receiving method, signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof
KR0160572B1 (en) Low supply voltage output driver
US4549096A (en) Monolithically integrated semiconductor circuit with transistors
EP0657995A1 (en) Mixed typology output stage
JP3403638B2 (en) Buffer device
JP2638252B2 (en) High-speed bus circuit
JP2002149247A (en) Voltage boosting system and image pickup device equipped with the same
JPH05199045A (en) Amplifier circuit
JPH04117716A (en) Output circuit
JP3012558B2 (en) Power supply circuit
US6842073B2 (en) Electronic circuit comprising an amplifier for amplifying a binary signal
JPH06100939B2 (en) Power supply circuit
JPH01202917A (en) Switching controller
JPS63121467A (en) Internal voltage divider
JPH08330938A (en) Level shift circuit

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031215

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees