JPS63121467A - Internal voltage divider - Google Patents

Internal voltage divider

Info

Publication number
JPS63121467A
JPS63121467A JP26401886A JP26401886A JPS63121467A JP S63121467 A JPS63121467 A JP S63121467A JP 26401886 A JP26401886 A JP 26401886A JP 26401886 A JP26401886 A JP 26401886A JP S63121467 A JPS63121467 A JP S63121467A
Authority
JP
Japan
Prior art keywords
voltage
circuit
switches
capacitors
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP26401886A
Other languages
Japanese (ja)
Inventor
Mitsuo Soneda
曽根田 光生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP26401886A priority Critical patent/JPS63121467A/en
Publication of JPS63121467A publication Critical patent/JPS63121467A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To reduce power consumption, by composing a circuit of a plurality of voltage-dividing capacitors, voltage-retaining capacitors, and switches in order to supply transistor(s) with power from the capacitor circuit. CONSTITUTION:An internal voltage divider is provided with two voltage-dividing capacitors C1, C2 arranged between power voltage Vdd1 and voltage to ground, a voltage-retaining capacitor Cs, and five switches S1-S5 converting the connecting relation of these capacitors, and is composed of the Barton circuit with differential amplifiers M1-M4 and a driving transistor M5. Then, the voltage-dividing capacitors C1, C2 are used first, and potential difference between the capacitors and ground is divided and retained. After that, by control signal, the switches S1-S5 are controlled, and are connected so that divided and retained voltage may be set in parallel with each other, and the voltage is fed to the voltage-retaining capacitor Cs. To the capacitor Cs, the driving transistor M5 is connected, and desired voltage can be fed.

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明は半導体集積回路に用いられ電源電圧を降圧し他
の回路へその降圧した電圧を供給するための内部降圧回
路に関し、特に、その消費電力を低減した内部降圧回路
に関する。
DETAILED DESCRIPTION OF THE INVENTION A. Industrial Application Field The present invention relates to an internal step-down circuit used in a semiconductor integrated circuit to step down a power supply voltage and supply the stepped-down voltage to other circuits, and in particular, relates to an internal step-down circuit used in a semiconductor integrated circuit to step down a power supply voltage and supply the stepped down voltage to other circuits. This invention relates to an internal step-down circuit that reduces power consumption.

した電圧を供給するための内部降圧回路において、複数
の容量及びスイッチにて構成される電源電圧の分割手段
によって電源電圧を分割し、その分割された電圧を駆動
用トランジスタに供給することにより、その駆動用トラ
ンジスタにおける消費電力を低減するものである。
In the internal step-down circuit for supplying the voltage, the power supply voltage is divided by a power supply voltage dividing means composed of a plurality of capacitors and switches, and the divided voltage is supplied to the driving transistor. This reduces power consumption in the driving transistor.

C0従来の技術 一般に、DRAM等の半導体集積回路装置においては、
その大容量化に従って各メモリセル等の微細化が進めら
れている。
C0 Conventional technology Generally, in semiconductor integrated circuit devices such as DRAM,
As the capacity increases, the miniaturization of each memory cell, etc. is progressing.

ところで、このような微細化を進めた場合には、セルの
トランジスタ等におけるホフトエレクトロン等の悪影響
を防止するために内部的に電源電圧Vccを降圧する必
要が生ずる。
Incidentally, when such miniaturization is advanced, it becomes necessary to lower the power supply voltage Vcc internally in order to prevent the adverse effects of hoft electrons and the like on the transistors of the cells.

そして、このような要求から電源電圧Vccを降圧して
、その降圧した電圧を他の回路へ供給するための内部降
圧回路として、例えば第4図に示すような回路が知られ
ており、この内部降圧回路について簡単に説明する。
For example, a circuit as shown in FIG. 4 is known as an internal step-down circuit for stepping down the power supply voltage Vcc and supplying the stepped-down voltage to other circuits in response to such a request. The step-down circuit will be briefly explained.

第4図に示すように、従来の内部降圧回路は、図中点線
で囲まれた1つのチップ内に他の回路(例えばDRAM
のセンスアンプやメモリセル)と共に形成されるもので
あり、そのチップの外からは、I10回路40と共通に
電源電圧VddL(例えば5V)が端子41.42を介
して供給される。この内部降圧回路は、主に基準降圧電
源Vddzを入力としたバートン回路構成となっており
、差動トランジスタ対を構成するトランジスタM43、
M44と、カレントミラーを構成するトランジスタM4
5.M46と、定電流源ioおよび駆動用トランジスタ
M47を有している。そして、この駆動用トランジスタ
M47のゲートは、上記トランジスタM44のドレイン
に接続し、そのトランジスタM44のゲートは、該駆動
用トランジスタM47のソースに接続すると共に、降圧
電圧Vdd、が必要とされる他の低電圧動作回路48に
接続されている。
As shown in FIG. 4, the conventional internal step-down circuit includes other circuits (for example, DRAM) within one chip surrounded by a dotted line in the figure.
A power supply voltage VddL (for example, 5 V) is supplied from outside the chip through terminals 41 and 42 in common with the I10 circuit 40. This internal step-down circuit mainly has a Burton circuit configuration using the reference step-down power supply Vddz as an input, and includes transistors M43 and M43, which constitute a differential transistor pair.
M44 and transistor M4 forming a current mirror
5. M46, a constant current source io, and a driving transistor M47. The gate of the driving transistor M47 is connected to the drain of the transistor M44, and the gate of the transistor M44 is connected to the source of the driving transistor M47. It is connected to a low voltage operation circuit 48.

このような従来の内部降圧回路は、安定したレギュレー
ターとして機能することができ、上記駆動用トランジス
タM47を介してM流I Lが上記低電圧動作回路48
に注入され、この低電圧動作回路48が駆動されるよう
に動作する。
Such a conventional internal step-down circuit can function as a stable regulator, and the M current I L is supplied to the low voltage operation circuit 48 through the driving transistor M47.
The voltage is injected into the low voltage operation circuit 48 and operates to drive the low voltage operation circuit 48.

D1発明が解決しようとする問題点 しかしながら、上述の内部降圧回路においては、上記駆
動用トランジスタM47による電圧降下によって、電力
が消費されると言う問題が生じ、それが解決すべき技術
的課題となっている。
D1 Problem to be Solved by the Invention However, in the above-mentioned internal voltage step-down circuit, a problem arises in that power is consumed due to the voltage drop caused by the drive transistor M47, and this becomes a technical problem to be solved. ing.

すなわち、駆動用トランジスタM47を流れるドレイン
電流■Lをもとに、その消費電力を考えてみると、負荷
としての低電圧動作回路48を駆動するために必要な電
力PW1 (=ILXVdd2)は、その動作時におい
て有効に用いられているが、一方、この駆動用トランジ
スタM47のドレインには電源電圧Vdd、が供給され
ており、この駆動用トランジスタM47での電力PW2
(−I L X (Vddx −Vddz ) )は、
単に当該駆動用トランジスタM47において無駄に(す
なわち何ら負荷の駆動には寄与せずに)消費され、それ
がt置火となっている。
That is, when considering the power consumption based on the drain current ■L flowing through the driving transistor M47, the power PW1 (=ILXVdd2) required to drive the low voltage operation circuit 48 as a load is Although it is effectively used during operation, on the other hand, the power supply voltage Vdd is supplied to the drain of this driving transistor M47, and the power PW2 in this driving transistor M47 is
(-ILX (Vddx -Vddz)) is
It is simply wasted in the driving transistor M47 (that is, without contributing to driving the load), and becomes a waste.

そこで、本発明は上述の問題点に鑑み、駆動用トランジ
スタにおける消費電力を低減するような内部降圧回路の
捉供を目的とする。
SUMMARY OF THE INVENTION In view of the above-mentioned problems, it is an object of the present invention to provide an internal step-down circuit that reduces power consumption in a driving transistor.

E1問題点を解決するための手段 本発明は、電1112%i圧を降圧し他の回路へ降圧さ
れた電圧を供給するための内部降圧回路において、電源
電圧と接地電圧の間に複数の電圧分割用容量と、電圧保
持用容量と、これら電圧分割用容量及び電圧保持用容量
の接続関係を変換するための複数のスイッチとを有し、
それら複数のスイッチを制御信号によって開閉操作し、
各電圧分割用容量から得られる電圧を上記電圧保持用容
量に保持すると共に、これを駆動用トランジスタに供給
することを特徴とする内部降圧回路により上述の問題点
を解決する。
Means for Solving the E1 Problem The present invention provides an internal step-down circuit for stepping down the voltage 1112%i and supplying the stepped-down voltage to other circuits. It has a dividing capacitor, a voltage holding capacitor, and a plurality of switches for converting the connection relationship between the voltage dividing capacitor and the voltage holding capacitor,
These multiple switches are opened and closed by control signals,
The above-mentioned problem is solved by an internal step-down circuit characterized by holding the voltage obtained from each voltage dividing capacitor in the voltage holding capacitor and supplying it to the driving transistor.

F6作用 本発明の内部降圧回路においては、まず、電源電圧と接
地電圧の間に配列された複数の電圧分割用容量を用いて
、電源電圧と接地電圧の電位差を分割して当該電圧分割
用容量に保持する。次に、制御信号によってスイッチを
コントロールして、分割して保持された各電圧をそれぞ
れ有した電圧分割用容量を並列となるように接続変換し
、これら電圧分割用容量に分割されて保持された電圧を
電圧保持用容量に供給する。この電圧保持用容量には、
駆動用トランジスタのドレイン(若しくはソース)が接
続されており、このため駆動用トランジスタには、結局
分割され降圧された上記電圧保持用容量からの所要の電
圧が供給されることに゛なる。したがって、駆動用トラ
ンジスタにおける電位降下を小さくすることが可能とな
り、その消費電力を低減させることが可能となる。
F6 action In the internal step-down circuit of the present invention, first, a plurality of voltage dividing capacitors arranged between the power supply voltage and the ground voltage are used to divide the potential difference between the power supply voltage and the ground voltage, and the voltage dividing capacitor is divided into the voltage dividing capacitors. to hold. Next, a switch is controlled by a control signal to connect and convert the voltage dividing capacitors each having each voltage divided and held in parallel, and the voltage divided and held by these voltage dividing capacitors is connected in parallel. Supply voltage to the voltage holding capacitor. This voltage holding capacity has
The drain (or source) of the driving transistor is connected, so that the driving transistor is eventually supplied with the required voltage from the divided and stepped-down voltage holding capacitor. Therefore, it is possible to reduce the potential drop in the driving transistor, and its power consumption can be reduced.

G、実施例 本発明の好適な実施例を図面を参照しながら説明する。G. Example Preferred embodiments of the present invention will be described with reference to the drawings.

第1の実施例 本実施例の内部降圧回路は、複数の電圧分割用容量と電
圧保持用容量の接続関係をスイッチによって変換して、
降圧された電圧を駆動用トランジスタに供給して低消費
電力を実現するものであり、電圧分割用容量を2つ使用
した内部降圧回路である。
First Embodiment The internal step-down circuit of this embodiment converts the connection relationship between a plurality of voltage dividing capacitors and voltage holding capacitors using a switch.
This is an internal step-down circuit that supplies the stepped-down voltage to the driving transistor to achieve low power consumption, and uses two voltage-dividing capacitors.

この内部降圧回路は、第1図に示すように、電源電圧V
dd1と接地電圧の間に配せられる2つの電圧分割用室
IC!、C2と、電圧保持用容IC5と、これら電圧分
割用室1tcl、C2及び電圧保持用容量C5の接続関
係を変換するための5つのスイッチ31,52.S3.
S4.Ssとを有し、さらに差動アンプ及び駆動用トラ
ンジスタM5によってバートン回路構成とされた回路部
分を主たる構成要素としているものである。
As shown in FIG.
Two voltage dividing chamber ICs placed between dd1 and ground voltage! , C2, voltage holding capacitor IC5, and five switches 31, 52 . S3.
S4. The main component is a circuit portion having a Burton circuit configuration including a differential amplifier and a driving transistor M5.

すなわち、まず、本実施例の内部降圧回路は、チップの
外部から所定の電源電圧Vdd1が端子11.12より
供給され、チップ内では例えばI10回路13等に電源
電圧Vcld、が供給されると共に、一部はバートン回
路構成とされる差動アンプに供給されている。その上記
端子11はスイッチSLを介し接続点P1で電圧分割用
室fi CLの一端に接続されており、この電圧分割用
室RC1の他端は接続点P2でスイッチS2と接続して
いる。
That is, first, in the internal step-down circuit of this embodiment, a predetermined power supply voltage Vdd1 is supplied from the outside of the chip from the terminal 11.12, and within the chip, the power supply voltage Vcld is supplied to, for example, the I10 circuit 13, etc. A portion is supplied to a differential amplifier configured as a Burton circuit. The terminal 11 is connected to one end of the voltage division chamber fi CL at a connection point P1 via a switch SL, and the other end of this voltage division chamber RC1 is connected to a switch S2 at a connection point P2.

このスイッチS2はさらに接続点P3で電圧分割用室’
51 C2の一端に接続され、この電圧分割用室i C
*の他端には端子12が接続されて接地電圧とされてい
る。ここで、上記電圧分割用室ffi Clと上記電圧
分割用容量C2とは、同じ容量値を有するものであり、
上記スイッチS1及びスイッチS2は共に後述する制御
信号Φ1によって制御されるものである。このように電
源電圧Vddxと接地電圧上の間で、上記スイッチS1
及びスイッチS2がオンであるときには、2つの電圧分
割用室ic1.C2が直列接続されているため、後述す
るように、その電位差を分割して保持することができ、
特に2つの電圧分割用室1cI、C2の容量値は同一で
あるから、それぞれ保持する電圧はVddx/2となる
This switch S2 is further connected to the voltage dividing chamber at the connection point P3.
51 Connected to one end of C2, this voltage division chamber i C
The terminal 12 is connected to the other end of *, and is set to the ground voltage. Here, the voltage dividing chamber ffi Cl and the voltage dividing capacitor C2 have the same capacitance value,
Both the switch S1 and the switch S2 are controlled by a control signal Φ1, which will be described later. In this way, between the power supply voltage Vddx and the ground voltage, the switch S1
and when switch S2 is on, two voltage dividing chambers ic1. Since C2 is connected in series, the potential difference can be divided and held as described later.
In particular, since the capacitance values of the two voltage dividing chambers 1cI and C2 are the same, the voltage held in each is Vddx/2.

また、このような接続関係にある2つの電圧分割用室M
Cx、C2は、さらにスイッチS3.S4、Ssを介し
て電圧保持用容量Csと接続されている。すなわち、電
圧を保持し、この保持した電圧をバートン回路構成の駆
動用トランジスタM5に供給する機能を有する電圧保持
用容i1 Csは、その駆動用トランジスタM5との接
続点Pa  (P4′)で、スイッチS3を介して上記
電圧分割用室MCLの一端の接続点P1に接続され、ま
た、その接続点P4でスイッチS5を介して上記電圧分
割用室I C2の一端の接続点P3に接続されている。
In addition, two voltage division chambers M having such a connection relationship
Cx, C2 are further connected to switches S3. It is connected to the voltage holding capacitor Cs via S4 and Ss. That is, the voltage holding capacitor i1Cs, which has the function of holding a voltage and supplying the held voltage to the driving transistor M5 of the Burton circuit configuration, is connected to the driving transistor M5 at the connection point Pa (P4'), It is connected to a connection point P1 at one end of the voltage division chamber MCL via a switch S3, and connected at its connection point P4 to a connection point P3 at one end of the voltage division chamber IC2 through a switch S5. There is.

また、この電圧保持用容1i Csの他端は、接地され
て上記電圧分割用容量C2の他端と接続すると共に、ス
イッチS4を介して上記電圧分割用室IC1の他端の接
続点P2に接続している。
The other end of this voltage holding capacitor 1i Cs is grounded and connected to the other end of the voltage dividing capacitor C2, and is also connected to the connection point P2 at the other end of the voltage dividing chamber IC1 via a switch S4. Connected.

ここで上記スイッチ33.34.Ssは、後述するよう
に制御信号φ2によって制御され、制?Ill信号Φ1
によりスイッチSL、32をオフとし、制御信号Φ2に
よりスイッチ33.34.35をオンとしたときには、
上記電圧分割用室lIc1.C2及び上記電圧保持用容
% Csは並列接続の状態となり、降圧した電圧を駆動
用トランジスタM5に供給して低消費電力を実現できる
Here, the above-mentioned switches 33.34. Ss is controlled by a control signal φ2 as described later. Ill signal Φ1
When the switches SL and 32 are turned off by the control signal Φ2 and the switches 33, 34, and 35 are turned on by the control signal Φ2,
The voltage dividing chamber lIc1. C2 and the voltage holding capacity Cs are connected in parallel, and the stepped down voltage can be supplied to the driving transistor M5 to achieve low power consumption.

次に、バートン回路構成とされる差動アンプは、定電流
源11に対してソース共通接続され差動トランジスタ対
を構成するトランジスタMl、M2と、カレントミラー
構成とされソースが上記N′tA電圧Vddzに共通接
続されるトランジスタM3、M4とからなっている。こ
のトランジスタM1は、例えばディブリーシロン型のM
OSFETであり、またトランジスタM2は例えばエン
ハンスメント型のMOSFETである。このためトラン
ジスタM2のゲート電位を、帰還ループとなる駆動用ト
ランジスタM5を介してトランジスタMl、M2の閾値
電圧vthの差に相当する電位Vdd2に安定させるこ
とができる。なお、参照電圧を入力するような回路構成
であっても良い。
Next, the differential amplifier having a Burton circuit configuration has a current mirror configuration with transistors M1 and M2 whose sources are commonly connected to the constant current source 11 and which constitute a differential transistor pair, and whose sources are connected to the above N'tA voltage. It consists of transistors M3 and M4 commonly connected to Vddz. This transistor M1 is, for example, a Divry Chiron type M
The transistor M2 is an enhancement type MOSFET, for example. Therefore, the gate potential of the transistor M2 can be stabilized to the potential Vdd2 corresponding to the difference between the threshold voltages vth of the transistors M1 and M2 via the driving transistor M5 serving as a feedback loop. Note that a circuit configuration in which a reference voltage is input may be used.

バートン回路を構成し、帰還ループを形成する上記駆動
用トランジスタM5は、負荷を駆動するための電流を供
給する機能を有しているが、特に本実施例の内部降圧回
路における駆動用トランジスタM5は、その電源側が上
述のとおり電圧保持用界IJ Csの一端と接続点P4
  (P4 ’)と接続されている。このため当該駆動
用トランジスタM5には、直接に電′a電圧Vdd、が
供給されることがなく、後述するように、それを分割し
て降圧した低い電圧Vdd3が供給されることになる。
The driving transistor M5, which constitutes the Burton circuit and forms a feedback loop, has a function of supplying current for driving a load. In particular, the driving transistor M5 in the internal step-down circuit of this embodiment , the power supply side is connected to one end of the voltage holding field IJ Cs and the connection point P4 as described above.
(P4'). Therefore, the driving transistor M5 is not directly supplied with the voltage 'a'a Vdd, but is supplied with a lower voltage Vdd3 which is divided and stepped down, as will be described later.

この駆動用トランジスタM5のソース側は、上記差動ア
ンプのトランジスタM2のゲートと接続すると共に、例
えばDRAMのセンスアンプやメモリセル等である低電
圧動作回路14が接続する。
The source side of this driving transistor M5 is connected to the gate of the transistor M2 of the differential amplifier, and is also connected to a low voltage operation circuit 14 such as a sense amplifier or memory cell of a DRAM.

次に、本実施例の内部降圧回路の動作について、第2図
を参照しながら説明する。
Next, the operation of the internal voltage step-down circuit of this embodiment will be explained with reference to FIG.

まず、前提として端子11と端7−12の間には電圧V
dd1が与えられており、上記差動アンプの出力電圧は
Vdd、であり、Vddり<Vdd1/2とする。そし
て、第2図に示すように、本実施例の内部降圧回路に対
しては、制御信号Φ1.制御信号φ2が加えられる。
First, as a premise, there is a voltage V between terminal 11 and terminal 7-12.
dd1 is given, and the output voltage of the differential amplifier is Vdd, and it is assumed that Vdd<Vdd1/2. As shown in FIG. 2, the control signal Φ1. A control signal φ2 is applied.

制<B (f骨中1がハイレベルとなり、この制御信号
Φ1により制御されるスイッチSL、32はオンにされ
、このとき制御信号Φ2はローレベルであって、スイッ
チS3 、S4.S5はオフとされる。この場合におけ
る回路の接続関係は、電圧分割用容量C1,C2は電源
電圧Vdd1と接地電圧との間で直列接続されているこ
とになり、特に電圧分割用容量C1における電位差と電
圧分割用容量C2における電位差とは等しい値すなわち
それぞれVdd1/2となる。このように分割した電圧
が保持される電圧分割用界1tch、C2は、上記スイ
ッチS3.S4.Ssがオフとされているため、電圧保
持用容量Csや駆動用トランジスタM5とは接続しない
、このため、この接続関係においては、上記駆動用トラ
ンジスタM5は、電圧保持用容量C9に既に保持されて
いる電圧Vdd3が供給されて動作する。
Control <B (f bone medium 1 becomes high level, switches SL and 32 controlled by this control signal Φ1 are turned on, and at this time, control signal Φ2 is low level and switches S3, S4, and S5 are turned off. In this case, the circuit connection relationship is such that the voltage dividing capacitors C1 and C2 are connected in series between the power supply voltage Vdd1 and the ground voltage, and in particular, the potential difference and voltage in the voltage dividing capacitor C1 are The potential differences in the dividing capacitor C2 are equal to each other, that is, Vdd1/2.The voltage dividing fields 1tch and C2, where the divided voltages are held, are set when the switches S3, S4, and Ss are turned off. Therefore, in this connection relationship, the driving transistor M5 is not supplied with the voltage Vdd3 already held in the voltage holding capacitor C9. Operate.

次に、制御信号Φ1がローレベルとなり、この制御信号
Φ1により制御されるスイッチS1.S2はオフにされ
、制御信号φ2がハイレベルとなった場合には、スイッ
チS3.S4,35はオンとされる。この場合における
回路の接続関係については、電圧分割用界1tCtはス
イッチS3.S4のオンによって、接続点P1とP4’
および接続点P2と接地電位がそれぞれ短絡し、また、
電圧分割用容量C2はスイッチS5のオンによって、接
続点P3とP4が短絡することから、3つの容JICx
、C2及び電圧保持用界1icsが並列に接続される関
係となる。このとき、上記電圧分割用界ffi C1と
02には、上述のようにそれぞれ制御信号Φlがハイレ
ベルであるときに既にVddx /2の電圧が充電され
ており、前記スイッチ31〜S5の操作によって上記電
圧保持用容量C9に対して電荷の再分配が生ずることに
なる。
Next, the control signal Φ1 becomes low level, and the switches S1. S2 is turned off, and when the control signal φ2 becomes high level, the switches S3. S4 and 35 are turned on. Regarding the circuit connections in this case, the voltage division field 1tCt is the switch S3. By turning on S4, connection points P1 and P4'
and the connection point P2 and the ground potential are short-circuited, and
Voltage dividing capacitor C2 has three capacitors JICx because connection points P3 and P4 are short-circuited when switch S5 is turned on.
, C2 and the voltage holding field 1ics are connected in parallel. At this time, the voltage dividing fields ffi C1 and 02 are already charged with a voltage of Vddx/2 when the control signal Φl is at a high level, as described above, and are charged by the operation of the switches 31 to S5. Charge redistribution occurs to the voltage holding capacitor C9.

ここで、この場合における電圧保持用界fJ Csの電
圧すなわち駆動用トランジスタM5へ供給される電圧V
dd3については、上記電圧分割用容量c1.c、が上
記電圧保持用容量C8と並列接続となったときに再分配
が生ずるため、電圧保持用界i1 Csの1サイクルに
おいてリーク電圧をΔVとすると、 Vdds max JVddz /2) −(CsΔV
)/Σc ・−■(°、゛ΣC=CL +C:、 +C
8)となり、以下、このVdd3maχ (最大値)か
ら第2図に示すように、回路の接続関係が並列であるス
イッチ83〜S5がオンのときは、曲13 Aで、回路
の接続関係がスイッチ33〜S5がオフの場合ときには
、曲線Bでそれぞれの時定数をもって指数関数的に変化
する。ここで、上記リーク電圧Δ■は、当該電圧Vdむ
が電圧Vdd1/2から最も小さくなるときの電位差で
あるが、上述の制御信号φ1.Φ2のクロック周期を畜
速度にすることで、十分に小さくすることもできる。
Here, in this case, the voltage of the voltage holding field fJ Cs, that is, the voltage V supplied to the driving transistor M5
dd3 is the voltage dividing capacitor c1. Since redistribution occurs when c is connected in parallel with the voltage holding capacitor C8, if the leakage voltage is ΔV in one cycle of the voltage holding field i1 Cs, then Vdds max JVddz /2) −(CsΔV
)/Σc ・−■(°, ゛ΣC=CL +C:, +C
8), and hereafter, from this Vdd3maχ (maximum value), as shown in FIG. When 33 to S5 are off, the curve B changes exponentially with each time constant. Here, the leakage voltage Δ■ is the potential difference when the voltage Vd becomes the smallest from the voltage Vdd1/2, but the leakage voltage Δ■ is the potential difference when the voltage Vd becomes the smallest from the voltage Vdd1/2. By setting the clock cycle of Φ2 to a low speed, it can be made sufficiently small.

この駆動用トランジスタM5に供給される電圧Vddx
から、従来の消費電力と比較してみると、(Vddl−
Vdd3)  ・I L > Vdd1/ 2の低消費
電力が実現できることがわかり、上記駆動用トランジス
タM5を最小限の電圧で駆動し得ることになる。
Voltage Vddx supplied to this driving transistor M5
When compared with the conventional power consumption, (Vddl-
It can be seen that low power consumption of I L > Vdd1/2 can be achieved, and the driving transistor M5 can be driven with the minimum voltage.

なお、上述の第1の実施例の内部降圧回路において、特
に差動アンプの構成は限定されるものではなく、他の基
準電圧回路或いはバッファ回路などであっても良い。
Note that in the internal step-down circuit of the first embodiment described above, the configuration of the differential amplifier is not particularly limited, and may be other reference voltage circuits, buffer circuits, or the like.

第2の実施例 本実施例の内部降圧回路は、複数の電圧分割用容量と電
圧保持用容量の接続関係をスイッチによって変換して、
降圧された電圧を駆動用トランジスタに供給して低消費
電力を実現するものであり、電圧分割用容量を3つ使用
した内部降圧回路である。
Second Embodiment The internal step-down circuit of this embodiment converts the connection relationship between a plurality of voltage dividing capacitors and voltage holding capacitors using a switch.
This is an internal step-down circuit that supplies the stepped-down voltage to the driving transistor to achieve low power consumption, and uses three voltage-dividing capacitors.

この内部降圧回路は、第3図に示すように、電源電圧V
dd、と接地電圧の間に配せられそれぞれ容量値の等し
い3つの電圧分割用言IC1,C2゜C3と、電圧保持
用容量C3と、これら電圧分割用容量タ1cx 、C2
、C3及び電圧保持用容量Csの接続関係を変換するた
めの8つのスイッチT1゜T2.Ts、T4.Ul、U
2.U3.Uaとを有し、さらに差動アンプ及び駆動用
トランジスタM5によってバートン回路構成とされた回
路部分を主たる構成要素としているものである。なお、
上記各スイッチのうち、スイッチTi、T2.T3、T
4は制御信号Φ1により開閉操作され、スイッチ01.
U2.U3.U4は制御信号Φ2により開閉操作される
As shown in FIG. 3, this internal voltage step-down circuit
dd, and the ground voltage, and have the same capacitance value, three voltage dividing capacitors IC1, C2, C3, voltage holding capacitor C3, and these voltage dividing capacitors IC1, C2, C2
, C3 and the voltage holding capacitor Cs, eight switches T1, T2 . Ts, T4. Ul, U
2. U3. The main component is a circuit portion having a Burton circuit configuration including a differential amplifier and a driving transistor M5. In addition,
Among the above switches, switches Ti, T2 . T3, T
The switches 01.4 are opened and closed by the control signal Φ1, and the switches 01.
U2. U3. U4 is opened and closed by control signal Φ2.

ここで、これら容量C1,C2、C3及び8つのスイッ
チT1,72.Tコ、T4.Ul、’U2 。
Here, these capacitors C1, C2, C3 and eight switches T1, 72 . Tco, T4. Ul,'U2.

U3.U4の接続関係について説明すると、電源電圧V
d+bが供給される端子11に、スイッチT1を介して
電圧分割用容WkC1,スイッチT3を介して電圧分割
用言IC3が接続される。さらに、この電圧分割用言1
cx、CsはそれぞれスイッチT2.T4を介して電圧
分割用言1i C2の一端に接続され、この電圧分割用
言1G2の他端は端子12に接続して接地されている。
U3. To explain the connection relationship of U4, the power supply voltage V
A voltage dividing capacitor WkC1 is connected to the terminal 11 to which d+b is supplied via a switch T1, and a voltage dividing capacitor IC3 is connected via a switch T3. Furthermore, this voltage division term 1
cx and Cs are respectively switches T2. It is connected to one end of the voltage division term 1i C2 via T4, and the other end of this voltage division term 1G2 is connected to the terminal 12 and grounded.

次に、スイッチUl、U2.U3.UJIは、接続関係
を変換するための各ループの途中に設けられており、ス
イッチU1は電圧分割用言IC1のスイッチT1側と電
圧分割用言51 C3のスイッチT4側の間を断続する
ように配せられ、スイッチU2は電圧分割用言NC1の
スイッチT2側と接地電位の端子12の間を断続するよ
うに配せられ、スイッチU3は電圧分割用言i1 Cz
のスイッチT3側と電圧保持用容1i Csの駆動用ト
ランジスタM5側との間を断続するように配せられ、ス
イッチU4は電圧分割用容量C2のスイッチT2.TJ
側と電圧保持用容量C5の駆動用トランジスタM5側と
の間を断続するように配せられている。
Next, switches Ul, U2 . U3. The UJI is provided in the middle of each loop for converting the connection relationship, and the switch U1 connects and connects between the switch T1 side of the voltage division term IC1 and the switch T4 side of the voltage division term 51C3. The switch U2 is arranged to connect and disconnect between the switch T2 side of the voltage division terminal NC1 and the ground potential terminal 12, and the switch U3 is connected to the voltage division terminal i1 Cz.
The switch U4 is disposed intermittently between the switch T3 side of the voltage holding capacitor 1iCs and the drive transistor M5 side of the voltage holding capacitor 1iCs, and the switch U4 is connected to the switch T2... of the voltage dividing capacitor C2. T.J.
The voltage holding capacitor C5 is connected to the drive transistor M5 side of the voltage holding capacitor C5.

なお、他の回路部分について第1の実施例のものと同様
であるので詳しい説明を省略する。また、差動アンプの
入力電圧は参照電圧E(E=Vdd2)を用いているが
、エンハンスメント型とディプリーション型のトランジ
スタ対を組み合わせたものであっても良いことは勿論で
ある。
Note that other circuit parts are the same as those in the first embodiment, so detailed explanations will be omitted. Further, although the reference voltage E (E=Vdd2) is used as the input voltage of the differential amplifier, it goes without saying that a combination of enhancement type and depletion type transistor pairs may be used.

このような構成からなる第2の実施例の内部降圧回路は
、上記スイッチTL、T2.T3.T4には制御信号Φ
1が供給されて制御され、上記スイッチ01.U2.U
3.U4には制御信号Φ2が供給されて制御されて動作
する。なお、制御信号Φ1.φ2は第2図に示したもの
と同様の信号であり、特に本実施例の内部降圧回路は、
低電圧動作回路14の動作電圧Vdd2と電源電圧Vd
dtの関係がVddz < 2 Vddt / 3とさ
れる回路である。
The internal step-down circuit of the second embodiment having such a configuration includes the switches TL, T2 . T3. T4 has a control signal Φ
1 is supplied and controlled, and the switch 01. U2. U
3. U4 is supplied with a control signal Φ2 and operates under control. Note that the control signal Φ1. φ2 is a signal similar to that shown in FIG.
Operating voltage Vdd2 of low voltage operating circuit 14 and power supply voltage Vd
This is a circuit in which the relationship of dt is Vddz < 2 Vddt/3.

まず、制御信号Φ1がハイレベルであり、制御信号φ2
がローレベルである場合には、上記スイッチTL、T2
.T3.Taはオンであり、上記スイッチUl、U2.
[3,U4はオフである。
First, the control signal Φ1 is at high level, and the control signal Φ2
is at a low level, the switches TL and T2
.. T3. Ta is on, and the switches Ul, U2 .
[3, U4 is off.

この接続関係においては、上述のように各界1c1、C
1,C3はその容量値が等しいことから、並列関係に有
る上記電圧分割用言ftc1.c3にはそれぞれ電圧V
ddt/3が充電され、一方、上記電圧分割用容量C2
には電圧’l Vddx / 3が充電されることにな
る。
In this connection relationship, as mentioned above, each field 1c1, C
Since capacitance values of ftc1.1 and C3 are equal, the voltage dividing words ftc1.1 and C3 are in a parallel relationship. The voltage V is applied to c3, respectively.
ddt/3 is charged, while the voltage dividing capacitor C2
will be charged with a voltage 'l Vddx/3.

次に、制御13号中lがローレベルであり、制御信号φ
2がハイレベルである場合には、上記スイ・ノチTl 
、T2 、T3 、T4はオフであり、上記スイッチU
t+  U2.Lh、U4はオンである。
Next, l in control signal 13 is at low level, and control signal φ
2 is at a high level, the above Sui Nochi Tl
, T2, T3, and T4 are off, and the switch U
t+ U2. Lh and U4 are on.

この接続関係においては、電圧分割用言FilCx。In this connection relationship, the voltage division term FilCx.

Csの並列接読関係はスイッチU1を介したループによ
って直列接続関係となり、結局、電圧分割用言Et C
2と、直列接続関係となった電圧分割用容量Cx、Cz
の合成容計と、上記電圧保持用容量Csは並列接続の関
係に変換されることになる。
The parallel direct reading relationship of Cs becomes a series connection relationship by a loop via switch U1, and as a result, the voltage division term Et C
2, and the voltage dividing capacitors Cx and Cz connected in series.
The composite capacitor Cs and the voltage holding capacitor Cs are converted into a parallel connection relationship.

そして、この場合の上記駆動用トランジスタM5に供給
される電圧Vdd3の値は、上述の第1の実施例におけ
る動作と同様に、リーク電圧をΔ■とし、その最大値で
、 Vdds 1Ilax =(2Vddx /3L (C
sΔV)/Σc−■(°、°ΣC=C2+C8+CI 
G3 /(C1+C3))となる。また、この電圧Vd
d3の値は、上記最大値より指数関数的に減少するが、
再び制御信号Φ2がハイレベルとなつたときに再分配が
生じ、そのクロック周期を高速化することによってはΔ
Vを小さくでき、駆動用トランジスタM5に供給される
電圧Vdd3を電源電圧Vdd、に比べて小さくして消
費電力を十分に低減することができる。
In this case, the value of the voltage Vdd3 supplied to the driving transistor M5 is as in the operation in the first embodiment described above, where the leakage voltage is Δ■ and its maximum value is Vdds 1Ilax = (2Vddx /3L (C
sΔV)/Σc−■(°, °ΣC=C2+C8+CI
G3/(C1+C3)). Also, this voltage Vd
The value of d3 decreases exponentially from the maximum value above, but
Redistribution occurs when the control signal Φ2 goes high again, and by speeding up the clock cycle, Δ
V can be made small, and the voltage Vdd3 supplied to the driving transistor M5 can be made smaller than the power supply voltage Vdd, thereby making it possible to sufficiently reduce power consumption.

なお、上述の第2の実施例の内部降圧回路にδいて、特
に差動アンプの構成は限定されるものではなく、他の基
準電圧回路或いはバッファ回路などであっても良い。
Note that the configuration of the differential amplifier δ in the internal step-down circuit of the second embodiment described above is not particularly limited, and may be other reference voltage circuits, buffer circuits, or the like.

また、上述の第1の実施例及び第2の実施例においては
、電圧分割用容量C1、C2、(Cs )は等しい容量
値を有するとしたが、設計によっては、異なる容量を有
するようにしても良い。また、上述の第1及び第2の実
施例に説明した複数の電圧分割用容量及びスイッチの接
続関係は、例示したものに限定されず、制御信号に操作
によって所定の電圧値に電源電圧Vdd1を分割するよ
うな接続関係であれば良い。
Furthermore, in the first and second embodiments described above, the voltage dividing capacitors C1, C2, (Cs) have the same capacitance value, but depending on the design, they may have different capacitances. Also good. Furthermore, the connection relationships among the plurality of voltage dividing capacitors and switches described in the first and second embodiments are not limited to those illustrated, and the power supply voltage Vdd1 is adjusted to a predetermined voltage value by operating the control signal. Any connection relationship that divides is fine.

H1発明の効果 本発明の内部降圧回路は、複数の電圧分割用容量と電圧
保持用容量及び複数のスイッチからなる回路構成を有し
、これを制御信号によって操作として接続関係を変換し
て所定の降圧電圧を駆動用トランジスタに供給すること
ができる。このため駆動用トランジスタに供給される電
圧は必要最小限のものとなり、したがって、その消費電
力を十分に小さく抑えることができる。
H1 Effects of the Invention The internal voltage step-down circuit of the present invention has a circuit configuration consisting of a plurality of voltage dividing capacitors, a voltage holding capacitor, and a plurality of switches, and is operated by a control signal to convert the connection relationship to a predetermined value. A step-down voltage can be supplied to the driving transistor. Therefore, the voltage supplied to the driving transistor is the minimum necessary, and therefore, the power consumption can be kept sufficiently low.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の内部降圧回路の一例を示す回路図、第
2図はその動作を説明するための波形図、第3図は本発
明の内部降圧回路の他の一例を示す回路図、第4図は従
来の内部降圧回路の一例を示す回路図である。 C1,C2,Cs  ・・・電圧分割用容量C8・・・
・・・・・・電圧保持用容量S1〜S5.T1〜T4.
U1〜U4 ・・・スイッチ M5・・・駆動用トランジスタ
FIG. 1 is a circuit diagram showing an example of the internal step-down circuit of the present invention, FIG. 2 is a waveform diagram for explaining its operation, and FIG. 3 is a circuit diagram showing another example of the internal step-down circuit of the present invention. FIG. 4 is a circuit diagram showing an example of a conventional internal voltage down converter. C1, C2, Cs...Capacitor for voltage division C8...
...Voltage holding capacitors S1 to S5. T1-T4.
U1~U4...Switch M5...Drive transistor

Claims (1)

【特許請求の範囲】 電源電圧を降圧し他の回路へ降圧された電圧を供給する
ための内部降圧回路において、 電源電圧と接地電圧の間に複数の電圧分割用容量と、電
圧保持用容量と、これら電圧分割用容量及び電圧保持用
容量の接続関係を変換するための複数のスイッチとを有
し、 それら複数のスイッチを制御信号によって開閉操作し、
各電圧分割用容量から得られる電圧を上記電圧保持用容
量に保持すると共に、これを駆動用トランジスタに供給
することを特徴とする内部降圧回路。
[Claims] In an internal step-down circuit for stepping down the power supply voltage and supplying the stepped down voltage to other circuits, a plurality of voltage dividing capacitors and a voltage holding capacitor are provided between the power supply voltage and the ground voltage. , a plurality of switches for converting the connection relationship of these voltage dividing capacitors and voltage holding capacitors, and the plurality of switches are opened and closed by control signals,
An internal step-down circuit characterized in that a voltage obtained from each voltage dividing capacitor is held in the voltage holding capacitor and is supplied to a driving transistor.
JP26401886A 1986-11-07 1986-11-07 Internal voltage divider Pending JPS63121467A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26401886A JPS63121467A (en) 1986-11-07 1986-11-07 Internal voltage divider

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26401886A JPS63121467A (en) 1986-11-07 1986-11-07 Internal voltage divider

Publications (1)

Publication Number Publication Date
JPS63121467A true JPS63121467A (en) 1988-05-25

Family

ID=17397409

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26401886A Pending JPS63121467A (en) 1986-11-07 1986-11-07 Internal voltage divider

Country Status (1)

Country Link
JP (1) JPS63121467A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5457421A (en) * 1993-02-10 1995-10-10 Nec Corporation Voltage stepdown circuit including a voltage divider
JPH08205524A (en) * 1995-01-27 1996-08-09 Nec Corp Voltage converter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5457421A (en) * 1993-02-10 1995-10-10 Nec Corporation Voltage stepdown circuit including a voltage divider
JPH08205524A (en) * 1995-01-27 1996-08-09 Nec Corp Voltage converter

Similar Documents

Publication Publication Date Title
US6307425B1 (en) Clocking scheme and charge transfer switch for increasing the efficiency of a charge pump or other circuit
US5029063A (en) MOSFET multiplying circuit
US4638184A (en) CMOS bias voltage generating circuit
JPS6324712A (en) Mos-type semiconductor circuit
US6031411A (en) Low power substrate bias circuit
EP0195525A1 (en) Low power CMOS reference generator with low impedance driver
JPH04211818A (en) Integrated circuit and electronic equipment
EP0594230B1 (en) High efficiency n-channel charge pump
US7038967B2 (en) Semiconductor apparatus capable of performing refresh control
KR0128512B1 (en) Booster circuit
KR930001402B1 (en) Oscillator circuit
JP3148070B2 (en) Voltage conversion circuit
US4801826A (en) CMOST input buffer for TTL level input signals
KR100478866B1 (en) Low power oscillator
JPH08251016A (en) Logic circuit
JPS63121467A (en) Internal voltage divider
JPH11260053A (en) Step-up circuit of semiconductor memory device
JPH0430207B2 (en)
US6631081B2 (en) Capacitive high voltage generator
JP3474809B2 (en) DC voltage conversion circuit and integrated circuit using the same
JPH1127137A (en) Semiconductor integrated circuit
JPH0234022A (en) Pulse output circuit
JP3354708B2 (en) Semiconductor booster circuit
JPH11145413A (en) Semiconductor integrated circuit
US20040100242A1 (en) Voltage generation circuit