JP2857398B2 - ｐ型半導体を用いたハイサイドスイツチの駆動回路 - Google Patents
ｐ型半導体を用いたハイサイドスイツチの駆動回路Info
- Publication number
- JP2857398B2 JP2857398B2 JP63288956A JP28895688A JP2857398B2 JP 2857398 B2 JP2857398 B2 JP 2857398B2 JP 63288956 A JP63288956 A JP 63288956A JP 28895688 A JP28895688 A JP 28895688A JP 2857398 B2 JP2857398 B2 JP 2857398B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- resistor
- pmosfet
- side switch
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ｐ型半導体を用いたハイサイドスイツチの
駆動回路に係り、ハイサイドスイツチとして用いる例え
ばpMOSFETのゲート耐圧が電源電圧よりも低い場合にお
けるゲートの充放電制御に関する。
駆動回路に係り、ハイサイドスイツチとして用いる例え
ばpMOSFETのゲート耐圧が電源電圧よりも低い場合にお
けるゲートの充放電制御に関する。
〔従来の技術〕 pMOSFETをハイサイドスイツチ（接地された負荷の高
圧側に接続されたスイツチ）として用いた回路装置にお
いては、例えばアイ・イー・イー・イー，インダストリ
ー アプリケーシヨンズ ソシエテイ，（1986）第429
頁から第433頁（IEEE,Industry Applications Society,
（1986）pp429−433）に記載されたように、ゲート・ソ
ース間に接続した抵抗とゲート接地間に接続した制御ス
イツチ回路でゲートの充放電を行い該pMOSFETをオン・
オフするゲート駆動回路が提案されている。
圧側に接続されたスイツチ）として用いた回路装置にお
いては、例えばアイ・イー・イー・イー，インダストリ
ー アプリケーシヨンズ ソシエテイ，（1986）第429
頁から第433頁（IEEE,Industry Applications Society,
（1986）pp429−433）に記載されたように、ゲート・ソ
ース間に接続した抵抗とゲート接地間に接続した制御ス
イツチ回路でゲートの充放電を行い該pMOSFETをオン・
オフするゲート駆動回路が提案されている。
このようなゲート駆動回路によるpMOSFETのオン・オ
フ制御では、ゲート・ソース間に接続した抵抗の値の大
きさによつてオフのスイツチング動作速度が決定され、
ゲートと接地間に接続した制御スイツチ回路の抵抗値の
大きさでオンのスイツチング動作速度が決定される。こ
れらの抵抗値は小さいほどスイツチング動作速度が高速
になるが、消費電力も大きくなる。このような問題は、
ハイサイドスイツチとして、pnpトランジスタまたはｐ
チヤンネルIGBTを用いた場合にも起る。
フ制御では、ゲート・ソース間に接続した抵抗の値の大
きさによつてオフのスイツチング動作速度が決定され、
ゲートと接地間に接続した制御スイツチ回路の抵抗値の
大きさでオンのスイツチング動作速度が決定される。こ
れらの抵抗値は小さいほどスイツチング動作速度が高速
になるが、消費電力も大きくなる。このような問題は、
ハイサイドスイツチとして、pnpトランジスタまたはｐ
チヤンネルIGBTを用いた場合にも起る。
第２図は、pMOSFETをハイサイドスイツチとして用い
た回路装置の従来例を示している。ハイサイドスイツチ
であるpMOSFET5は、電源VCCと負荷８の間に接続され、
負荷８の他端は接地される。pMOSFET5のゲート・ソース
間には、抵抗として機能するMOS11と該MOS11と並列に接
続されたゲート保護用のツエナーダイオード9,10が設け
られ、ゲートと接地間には制御スイツチであるnMOSFET7
が接続されている。nMOSFET7のゲートは図示せざる制御
回路からゲート制御端子G1に与えられる制御信号によつ
て制御される。
た回路装置の従来例を示している。ハイサイドスイツチ
であるpMOSFET5は、電源VCCと負荷８の間に接続され、
負荷８の他端は接地される。pMOSFET5のゲート・ソース
間には、抵抗として機能するMOS11と該MOS11と並列に接
続されたゲート保護用のツエナーダイオード9,10が設け
られ、ゲートと接地間には制御スイツチであるnMOSFET7
が接続されている。nMOSFET7のゲートは図示せざる制御
回路からゲート制御端子G1に与えられる制御信号によつ
て制御される。
このpMOSFET5をハイサイドスイツチとして用いた回路
装置において、MOS11は10Ωの抵抗として機能し、nMOSF
ET7はオン時に150Ωの抵抗として機能する。そして、こ
のpMOSFET5をオンするためにnMOSFET7をオンすると、電
源VCC→ソース→ゲート→nMOSFET7→接地からなるゲー
ト充電回路にゲート充電電流が流れて該pMOSFET5がオン
する。また、このpMOSFET5をオフするためにnMOSFET7を
オフすると、ゲートに蓄積された電荷が、MOS11を介し
て放電して該pMOSFET5がオフする。従つて、スイツチン
グ動作を高速化するためには、nMOSFET7及びMOS11の抵
抗値が小さい方が有利であることがわかる。しかし、こ
の抵抗値を小さくすると、該回路によつて消費される駆
動電力が増加することから、該抵抗値はある程度以下に
はできず、スイッチング動作速度が制限されていた。実
験によれば、前記した従来装置を前記した回路定数でス
イツチング動作させたときのオン動作速度は約100ns,オ
フ動作速度は約３μｓである。
装置において、MOS11は10Ωの抵抗として機能し、nMOSF
ET7はオン時に150Ωの抵抗として機能する。そして、こ
のpMOSFET5をオンするためにnMOSFET7をオンすると、電
源VCC→ソース→ゲート→nMOSFET7→接地からなるゲー
ト充電回路にゲート充電電流が流れて該pMOSFET5がオン
する。また、このpMOSFET5をオフするためにnMOSFET7を
オフすると、ゲートに蓄積された電荷が、MOS11を介し
て放電して該pMOSFET5がオフする。従つて、スイツチン
グ動作を高速化するためには、nMOSFET7及びMOS11の抵
抗値が小さい方が有利であることがわかる。しかし、こ
の抵抗値を小さくすると、該回路によつて消費される駆
動電力が増加することから、該抵抗値はある程度以下に
はできず、スイッチング動作速度が制限されていた。実
験によれば、前記した従来装置を前記した回路定数でス
イツチング動作させたときのオン動作速度は約100ns,オ
フ動作速度は約３μｓである。
以上に述べたように、従来、ハイサイドスイツチとし
てｐ型半導体を用いた回路装置においては、スイツチン
グ動作速度を高速化しようとすると制御極を制御する制
御駆動回路での電力消費量が増大し、この制御駆動回路
での電力消費量を減少しようとするとスイツチング動作
速度が低下する問題があつた。
てｐ型半導体を用いた回路装置においては、スイツチン
グ動作速度を高速化しようとすると制御極を制御する制
御駆動回路での電力消費量が増大し、この制御駆動回路
での電力消費量を減少しようとするとスイツチング動作
速度が低下する問題があつた。
従つて本発明の目的は、制御駆動回路での消費電力の
増加を押えつつスイツチング動作速度を高速化すること
にある。
増加を押えつつスイツチング動作速度を高速化すること
にある。
この目的を達成するために、本発明は、ハイサイドス
イツチを構成するｐ型半導体の制御極容量を充放電する
ことによつて該ｐ型半導体をオン・オフするｐ型半導体
を用いたハイサイドスイツチの駆動回路において、前記
ｐ型半導体をオンさせるための制御極充電電流をバイパ
スする手段と、該ｐ型半導体をオフさせるための制御極
放電電流を増加させる手段とを設けたことを特徴とし、
更に具体的には、ハイサイドスイツチを構成するpMOSFE
Tのゲート・ソース間に設けられた第１の抵抗と、ゲー
トと接地の間に設けられた制御スイツチとを備えたｐ型
半導体を用いたハイサイドスイツチの駆動回路におい
て、前記ゲートと制御スイツチの間に接続された少なく
とも１個の第２の抵抗と、該第２の抵抗と並列に接続さ
れたコンデンサと、前記第１及び第２の抵抗の直列回路
と並列に接続された第３の抵抗を設けたことを特徴とす
る。
イツチを構成するｐ型半導体の制御極容量を充放電する
ことによつて該ｐ型半導体をオン・オフするｐ型半導体
を用いたハイサイドスイツチの駆動回路において、前記
ｐ型半導体をオンさせるための制御極充電電流をバイパ
スする手段と、該ｐ型半導体をオフさせるための制御極
放電電流を増加させる手段とを設けたことを特徴とし、
更に具体的には、ハイサイドスイツチを構成するpMOSFE
Tのゲート・ソース間に設けられた第１の抵抗と、ゲー
トと接地の間に設けられた制御スイツチとを備えたｐ型
半導体を用いたハイサイドスイツチの駆動回路におい
て、前記ゲートと制御スイツチの間に接続された少なく
とも１個の第２の抵抗と、該第２の抵抗と並列に接続さ
れたコンデンサと、前記第１及び第２の抵抗の直列回路
と並列に接続された第３の抵抗を設けたことを特徴とす
る。
また、前記pMOSFETをpnpトランジスタまたはｐチヤン
ネルIGBTに変え、前記ゲートをベースとし、ソースをエ
ミツタとしたことを特徴とする。
ネルIGBTに変え、前記ゲートをベースとし、ソースをエ
ミツタとしたことを特徴とする。
pMOSFETまたはpnpトランジスタまたはｐチヤンネルIG
BTの制御駆動回路は、オン・オフスイツチング動作時に
一時的に大きな制御極充放電電流を流すだけであるの
で、該制御駆動回路での消費電力の増加を押えつつスイ
ツチング動作速度を高速化することができる。
BTの制御駆動回路は、オン・オフスイツチング動作時に
一時的に大きな制御極充放電電流を流すだけであるの
で、該制御駆動回路での消費電力の増加を押えつつスイ
ツチング動作速度を高速化することができる。
pMOSFETをハイサイドスイツチとして用いた場合、該p
MOSFETをオンするためのゲート充電電流はコンデンサを
流れるコンデンサ充電電流で加速されるのでゲートが急
速に充電されてオンのスイツチング動作が高速化し、該
pMOSFETをオフするためのゲート放電はコンデンサに蓄
積されている電荷の放電によつて加速されるのでゲート
が急速に放電してオフのスイツチング動作が高速化され
る。
MOSFETをオンするためのゲート充電電流はコンデンサを
流れるコンデンサ充電電流で加速されるのでゲートが急
速に充電されてオンのスイツチング動作が高速化し、該
pMOSFETをオフするためのゲート放電はコンデンサに蓄
積されている電荷の放電によつて加速されるのでゲート
が急速に放電してオフのスイツチング動作が高速化され
る。
以下、図面を参照して本発明の実施例を説明する。
第１図は、本発明の一実施例を示すpMOSFETをハイサ
イドスイツチとして用いた回路装置である。ハイサイド
スイツチを構成するpMOSFET5のソースＳは高圧側電源VC
Cに接続され、ドレインＤは接地された負荷８の高圧側
に接続される。第１の抵抗２は前記pMOSFET5のソースＳ
とゲートＧに並列に接続され、ゲートＧと接地の間には
第２の抵抗３と過電流防止抵抗４と制御スイツチを構成
するnMOSFET7を順次直列に接続した直列回路が接続され
ている。ゲートＧの充放電を加速するコンデンサ６は前
記第２の抵抗３と並列に接続されている。また、前記第
１の抵抗２と第２の抵抗３によつて構成されている直列
回路には第３の抵抗１が並列接続されている。第１の抵
抗２の抵抗値は、nMOSFET7がオンして定常状態となつた
ときにpMOSFET5を駆動するのに十分なゲート電圧を供給
できる電圧降下が得られるように設定される。また、第
３の抵抗１の抵抗値は、pMOSFET5に十分なゲート電圧を
与えることができる電圧降下が第１の抵抗２に得られる
範囲で小さな値に設定される。第２の抵抗３の抵抗値と
コンデンサ６の容量は、 Qc＞Qg−Qgt ここで、Qcはコンデンサ６に蓄積される電荷量 QgはpMOSFET5がオン状態時のゲート電荷量 QgtはMOSFET5のしきい値電圧でのゲート電荷量 を満足するように設定される。つまり、第２の抵抗３の
電圧降下の値とコンデンサ６の容量の値の積が前記不等
式を満足するように設定される。
イドスイツチとして用いた回路装置である。ハイサイド
スイツチを構成するpMOSFET5のソースＳは高圧側電源VC
Cに接続され、ドレインＤは接地された負荷８の高圧側
に接続される。第１の抵抗２は前記pMOSFET5のソースＳ
とゲートＧに並列に接続され、ゲートＧと接地の間には
第２の抵抗３と過電流防止抵抗４と制御スイツチを構成
するnMOSFET7を順次直列に接続した直列回路が接続され
ている。ゲートＧの充放電を加速するコンデンサ６は前
記第２の抵抗３と並列に接続されている。また、前記第
１の抵抗２と第２の抵抗３によつて構成されている直列
回路には第３の抵抗１が並列接続されている。第１の抵
抗２の抵抗値は、nMOSFET7がオンして定常状態となつた
ときにpMOSFET5を駆動するのに十分なゲート電圧を供給
できる電圧降下が得られるように設定される。また、第
３の抵抗１の抵抗値は、pMOSFET5に十分なゲート電圧を
与えることができる電圧降下が第１の抵抗２に得られる
範囲で小さな値に設定される。第２の抵抗３の抵抗値と
コンデンサ６の容量は、 Qc＞Qg−Qgt ここで、Qcはコンデンサ６に蓄積される電荷量 QgはpMOSFET5がオン状態時のゲート電荷量 QgtはMOSFET5のしきい値電圧でのゲート電荷量 を満足するように設定される。つまり、第２の抵抗３の
電圧降下の値とコンデンサ６の容量の値の積が前記不等
式を満足するように設定される。
なお、G1はnMOSFET7のオン・オフを制御する制御信号
が与えられるゲート制御端子である。
が与えられるゲート制御端子である。
以上の構成において、nMOSFET7がオンすると電源VCC
からpMOSFET5のソースＳ→ゲートＧ→第２の抵抗３とコ
ンデンサ６→過電流防止抵抗４→nMOSFET7→接地の回路
にpMOSFET5のゲートＧを充電するゲート充電電流が流れ
る。このとき、コンデンサ６は第２の抵抗３に対してベ
イパス回路を構成するので、ゲート充電は加速され、オ
ンのスイツチング動作が高速化される。pMOSFET5がオン
の定常状態になるとコンデンサ６は飽和状態となつて該
バイパス回路には電流が流れなくなり、第１の抵抗２の
電圧降下がゲート電圧としてゲートＧに与えられ続け
る。
からpMOSFET5のソースＳ→ゲートＧ→第２の抵抗３とコ
ンデンサ６→過電流防止抵抗４→nMOSFET7→接地の回路
にpMOSFET5のゲートＧを充電するゲート充電電流が流れ
る。このとき、コンデンサ６は第２の抵抗３に対してベ
イパス回路を構成するので、ゲート充電は加速され、オ
ンのスイツチング動作が高速化される。pMOSFET5がオン
の定常状態になるとコンデンサ６は飽和状態となつて該
バイパス回路には電流が流れなくなり、第１の抵抗２の
電圧降下がゲート電圧としてゲートＧに与えられ続け
る。
そしてnMOSFET7がオフされると、コンデンサ６に蓄積
されていた電荷は第２の抵抗３及び第１の抵抗２と第３
の抵抗１の直列回路を介して放電するとともに、pMOSFE
T5のゲートＧ→ソースＳ→第３の抵抗１の経路で放電す
る。このpMOSFET5のゲートＧ→ソースＳ→第３の抵抗１
の放電経路に流れる放電電流は、ゲートＧに蓄積されて
いた電荷の放電を加速し、従つてオフのスイツチング動
作が高速化される。
されていた電荷は第２の抵抗３及び第１の抵抗２と第３
の抵抗１の直列回路を介して放電するとともに、pMOSFE
T5のゲートＧ→ソースＳ→第３の抵抗１の経路で放電す
る。このpMOSFET5のゲートＧ→ソースＳ→第３の抵抗１
の放電経路に流れる放電電流は、ゲートＧに蓄積されて
いた電荷の放電を加速し、従つてオフのスイツチング動
作が高速化される。
発明者等の実験によれば、第１の抵抗２の抵抗値を10
0Ω、第２の抵抗３の抵抗値を200Ω、第３の抵抗１の抵
抗値を170Ωとし、コンデンサ６の容量を3300pFとした
ときのpMOSFET5のスイツチング動作速度は、オン動作速
度が約100nS、オフ動作速度が約250nSでオフ動作速度に
大きな改善がみられた。
0Ω、第２の抵抗３の抵抗値を200Ω、第３の抵抗１の抵
抗値を170Ωとし、コンデンサ６の容量を3300pFとした
ときのpMOSFET5のスイツチング動作速度は、オン動作速
度が約100nS、オフ動作速度が約250nSでオフ動作速度に
大きな改善がみられた。
第３図は上記した実施例のpMOSFETをハイサイドスイ
ツチとして用いた回路装置において、第１の抵抗２と直
列にダイオード12を接続した例である。ダイオード12
は、ソース側がｐ、ゲート側がｎとなる向きに前記第１
の抵抗２と直列に接続され、nMOSFET7がオフしたときの
コンデンサ６の電荷を放電する電流が、第１の抵抗２と
第３の抵抗１の直列回路を介して流れるのを阻止し、コ
ンデンサ６の放電電流がpMOSFET5のゲートＧの電荷を放
電を加速するのに一層有効に作用するように機能する。
従つて、この回路装置によれば、pMOSFET5のオフのスイ
ツチング動作は一層高速化される。
ツチとして用いた回路装置において、第１の抵抗２と直
列にダイオード12を接続した例である。ダイオード12
は、ソース側がｐ、ゲート側がｎとなる向きに前記第１
の抵抗２と直列に接続され、nMOSFET7がオフしたときの
コンデンサ６の電荷を放電する電流が、第１の抵抗２と
第３の抵抗１の直列回路を介して流れるのを阻止し、コ
ンデンサ６の放電電流がpMOSFET5のゲートＧの電荷を放
電を加速するのに一層有効に作用するように機能する。
従つて、この回路装置によれば、pMOSFET5のオフのスイ
ツチング動作は一層高速化される。
第４図はCMOSインバータの実施例である。前述した２
つの実施例の回路構成と同一の回路構成部分には同一参
照符号を付してその詳細な説明を省略する。
つの実施例の回路構成と同一の回路構成部分には同一参
照符号を付してその詳細な説明を省略する。
13,15は制御用のpMOSFET、14,16は制御用のnMOSFET、
17はロウサイドスイツチを構成するnMOSFETである。制
御用のpMOSFET13とnMOSFET14はゲート信号端子IN1に与
えられる制御信号に応動してゲート電源VBから制御スイ
ツチであるnMOSFET7のゲートに与えるゲート電圧を制御
するインバータを構成し、制御用のpMOSFET15とnMOSFET
16はゲート信号端子IN2に与えられる制御信号に応動し
てゲート電源VBからロウサイドスイツチであるnMOSFET1
7のゲートに与えるゲート電圧を制御するインバータを
構成する。
17はロウサイドスイツチを構成するnMOSFETである。制
御用のpMOSFET13とnMOSFET14はゲート信号端子IN1に与
えられる制御信号に応動してゲート電源VBから制御スイ
ツチであるnMOSFET7のゲートに与えるゲート電圧を制御
するインバータを構成し、制御用のpMOSFET15とnMOSFET
16はゲート信号端子IN2に与えられる制御信号に応動し
てゲート電源VBからロウサイドスイツチであるnMOSFET1
7のゲートに与えるゲート電圧を制御するインバータを
構成する。
このように構成されたCMOSインバータは、特にスイツ
チング動作速度が問題になるハイサイドスイツチを構成
するpMOSFET5のゲートは、前述の実施例と同様に制御さ
れて高速度でスイツチング動作し、ロウサイドスイツチ
を構成するnMOSFET17のゲートはゲート電源VBと制御用
のpMOSFET15とnMOSFET16によつて構成されるインバータ
によつて高速に制御されて高速度でスイツチング動作し
て、インバータ出力端子OUTにインバータ電力を出力す
る。
チング動作速度が問題になるハイサイドスイツチを構成
するpMOSFET5のゲートは、前述の実施例と同様に制御さ
れて高速度でスイツチング動作し、ロウサイドスイツチ
を構成するnMOSFET17のゲートはゲート電源VBと制御用
のpMOSFET15とnMOSFET16によつて構成されるインバータ
によつて高速に制御されて高速度でスイツチング動作し
て、インバータ出力端子OUTにインバータ電力を出力す
る。
以上に述べた各実施例は、ハイサイドスイツチにpMOS
FETを用いたが、このpMOSFETをpnpトランジスタまたは
ｐチヤンネルIGBTに変え、前記ゲートをベースとし、ソ
ースをエミツタとした構成としても同様に実施できる。
FETを用いたが、このpMOSFETをpnpトランジスタまたは
ｐチヤンネルIGBTに変え、前記ゲートをベースとし、ソ
ースをエミツタとした構成としても同様に実施できる。
更にまた、ハイサイドスイツチを制御する制御スイツ
チであるnMOSFET7は、npnトランジスタ等のバイポーラ
素子に変えることもできる。
チであるnMOSFET7は、npnトランジスタ等のバイポーラ
素子に変えることもできる。
そしてこのような回路装置は、その全体をIC化するこ
とによつて小形化することができる。
とによつて小形化することができる。
以上のように本発明によれば、ハイサイドスイツチを
オン・オフ制御する制御駆動回路は、該ハイサイドスイ
ツチを構成するｐ型半導体をオン・オフ制御するときの
充電放電電流を一時的に大きくして該ｐ型半導体を高速
でスイツチング動作させるように構成されているので、
該制御駆動回路での消費電力の増加を押えつつスイツチ
ング動作速度を高速化することができる。
オン・オフ制御する制御駆動回路は、該ハイサイドスイ
ツチを構成するｐ型半導体をオン・オフ制御するときの
充電放電電流を一時的に大きくして該ｐ型半導体を高速
でスイツチング動作させるように構成されているので、
該制御駆動回路での消費電力の増加を押えつつスイツチ
ング動作速度を高速化することができる。
第１図、第３図及び第４図は本発明になる回路装置の回
路図、第２図は従来の回路装置の回路図である。 １……第３の抵抗、２……第１の抵抗、３……第１の抵
抗、５……pMOSFET、６……コンデンサ、７……nMOSFE
T、８……負荷。
路図、第２図は従来の回路装置の回路図である。 １……第３の抵抗、２……第１の抵抗、３……第１の抵
抗、５……pMOSFET、６……コンデンサ、７……nMOSFE
T、８……負荷。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/687
Claims (4)
- 【請求項１】ハイサイドスイッチを構成するpMOSFETの
ゲート・ソース間に設けられた第１の抵抗と、ゲートと
接地の間に設けられた制御スイッチとを備えたｐ型半導
体を用いたハイサイドスイッチの駆動回路において、前
記ゲートと制御スイッチの間に接続された少なくとも１
個の第２の抵抗と、該第２の抵抗と並列に接続されたコ
ンデンサと、前記第１及び第２の抵抗の直列回路と並列
に接続された第３の抵抗を設けたことを特徴とするｐ型
半導体を用いたハイサイドスイッチの駆動回路。 - 【請求項２】特許請求の範囲第１項において、前記pMOS
FETをpnpトランジスタまたはｐチャンネルIGBTに代え、
前記ゲートをベースとし、ソースをエミッタとしたこと
を特徴とするｐ型半導体を用いたハイサイドスイッチの
駆動回路。 - 【請求項３】特許請求の範囲第１項において、前記第１
の抵抗と直列にソース側をｐ、ゲート側をｎとする向き
にダイオードを接続したことを特徴とするｐ型半導体を
用いたハイサイドスイッチの駆動回路。 - 【請求項４】特許請求の範囲第１項において、前記コン
デンサの容量を前記pMOSFETのゲート容量とほぼ等しく
したことを特徴とするｐ型半導体を用いたハイサイドス
イッチの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288956A JP2857398B2 (ja) | 1988-11-17 | 1988-11-17 | ｐ型半導体を用いたハイサイドスイツチの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288956A JP2857398B2 (ja) | 1988-11-17 | 1988-11-17 | ｐ型半導体を用いたハイサイドスイツチの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135918A JPH02135918A (ja) | 1990-05-24 |
| JP2857398B2 true JP2857398B2 (ja) | 1999-02-17 |
Family
ID=17736978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288956A Expired - Lifetime JP2857398B2 (ja) | 1988-11-17 | 1988-11-17 | ｐ型半導体を用いたハイサイドスイツチの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2857398B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600076A1 (en) * | 1992-06-19 | 1994-06-08 | Square D Company | Logic level current and voltage independent restraint system |
| JP3633491B2 (ja) | 2001-02-05 | 2005-03-30 | ティアック株式会社 | 光ピックアップ装置 |
| JP5756440B2 (ja) * | 2012-08-07 | 2015-07-29 | 株式会社東海理化電機製作所 | 電荷抜き回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168119A (ja) * | 1987-12-23 | 1989-07-03 | Matsushita Electric Works Ltd | スイッチング電源回路 |
-
1988
- 1988-11-17 JP JP63288956A patent/JP2857398B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135918A (ja) | 1990-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4429339A (en) | AC Transistor switch with overcurrent protection | |
| US4367421A (en) | Biasing methods and circuits for series connected transistor switches | |
| JP3141613B2 (ja) | 電圧駆動形素子の駆動方法及びその回路 | |
| US6236122B1 (en) | Load drive device | |
| CA2267544C (en) | Gate control circuit for voltage drive switching element | |
| KR970005567B1 (ko) | 단락 보호 회로 | |
| JP2000312143A (ja) | スイッチング・デバイス | |
| US5057721A (en) | Level shift circuit for controlling a driving circuit | |
| US5360979A (en) | Fast turn-off circuit for solid-state relays or the like | |
| US5526216A (en) | Circuit configuration for gentle shutoff of an MOS semiconductor component in the event of excess current | |
| JP2857398B2 (ja) | ｐ型半導体を用いたハイサイドスイツチの駆動回路 | |
| US4916378A (en) | Inductive load discharge current recirculation circuit with selectable "fast" and "low" modes | |
| JP3513218B2 (ja) | インタフェース回路及びこれを具える電圧上昇回路 | |
| JP3389471B2 (ja) | 電界効果により制御される半導体デバイス用駆動回路装置 | |
| JP3258050B2 (ja) | 誘導性負荷用ｍｏｓｆｅｔを備えた回路装置 | |
| JPH03141720A (ja) | パワースイッチ回路 | |
| JP3282378B2 (ja) | パワー素子駆動保護回路及びｍｏｓｆｅｔ駆動保護回路 | |
| US5166544A (en) | Pseudo Darlington driver acts as Darlington during output slew, but has only 1 VBE drop when fully turned on | |
| US6018263A (en) | Trigger circuit for a field-effect-controlled power semiconductor component | |
| JPH11234108A (ja) | 誘導負荷をスイッチングするためのスイッチング装置 | |
| JPH0440014A (ja) | 論理回路装置 | |
| JPH0583100A (ja) | Ｍｏｓｆｅｔの駆動回路 | |
| JP4581231B2 (ja) | 電圧駆動型半導体素子のゲート駆動回路 | |
| JPH0810821B2 (ja) | Ｉｇｂｔの過電流保護駆動回路 | |
| JP3470517B2 (ja) | 半導体回路 |