JP2856647B2 - 半導体チップバーンイン用ソケット - Google Patents

半導体チップバーンイン用ソケット

Info

Publication number
JP2856647B2
JP2856647B2 JP5233254A JP23325493A JP2856647B2 JP 2856647 B2 JP2856647 B2 JP 2856647B2 JP 5233254 A JP5233254 A JP 5233254A JP 23325493 A JP23325493 A JP 23325493A JP 2856647 B2 JP2856647 B2 JP 2856647B2
Authority
JP
Japan
Prior art keywords
chip
semiconductor chip
terminals
burn
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5233254A
Other languages
English (en)
Other versions
JPH0794643A (ja
Inventor
正彦 櫻井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP5233254A priority Critical patent/JP2856647B2/ja
Priority to US08/299,626 priority patent/US5523586A/en
Publication of JPH0794643A publication Critical patent/JPH0794643A/ja
Application granted granted Critical
Publication of JP2856647B2 publication Critical patent/JP2856647B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0433—Sockets for IC's or transistors
    • G01R1/0475—Sockets for IC's or transistors for TAB IC's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、たとえば信頼性の確
認された良品の半導体チップだけを組み立て工程に供給
するためのバーンイン検査に用いられる半導体チップバ
ーンイン用ソケットに関するもので、特にベアチップ状
態でのバーンイン検査に使用されるものである。
【０００２】
【従来の技術】従来、半導体チップのバーンイン検査
は、たとえば半導体チップをプラスチックパッケージや
セラミックパッケージ、あるいはＴＣＰ（Ｔａｐｅ Ｃ
ａｒｒｉｅｒ Ｐａｃｋａｇｅ）に組み立てた状態で行
われていた。
【０００３】そして、信頼性の確認された良品の半導体
チップだけをスクリーニングして、パッケージの状態で
組み立て工程に供給するようになっていた。しかし、パ
ッケージの状態でバーンイン検査を行ったものの場合、
そのサイズがベアチップよりも大きくなるため、マルチ
チップモジュールやＩＣカードといった小型化・薄型化
の組み立て技術が要求される高密度実装には適さない。
【０００４】また、バーンイン検査で不良とされた半導
体チップは、そのパッケージコストを含めた製造コスト
がまったく無駄なものとなり、良品のコストアップにつ
ながるものとなっている。
【０００５】そこで、ベアチップの状態でバーンイン検
査を実施し、良品の半導体チップをベアチップの状態で
供給することを可能にした技術が提案されている。これ
は、たとえば半導体チップをベアチップの状態でソケッ
ト内に収納し、このソケットを用いてバーンイン検査を
行うものである。
【０００６】この、ベアチップの状態でのバーンイン検
査に用いられるソケットとしては、たとえば図２に示す
ように、セラミックなどからなる下容器１０１と上容器
１０２とからなっている。
【０００７】下容器１０１には、半導体チップ１０３が
ベアチップの状態で収納される凹部１０１ａが形成され
ており、この凹部１０１ａ内には、半導体チップ１０３
のチップ電極に対応して設けられた突起電極１０４を有
する配線基板１０５が配設されている。
【０００８】また、下容器１０１には外部電極１０６お
よび内部電極１０７が設けられるとともに、その内部電
極１０７と上記配線基板１０５とがワイヤ１０８を介し
て電気的に接続されている。
【０００９】一方、上容器１０２には、上記下容器１０
１の凹部１０１ａ内に収納された半導体チップ１０３
を、そのチップ電極が配線基板１０５上の突起電極１０
４に接触するように押圧するための加圧子１０９が設け
られている。
【００１０】この加圧子１０９は、弾性体１１０を介し
て上記上容器１０２に取り付けられているとともに、加
圧力調整リング１１１によってその加圧力が調整できる
ようになっている。
【００１１】このように、下容器１０１の凹部１０１ａ
内に半導体チップ１０３を収納し、そのチップ電極を配
線基板１０５上の突起電極１０４に接触させるべく、上
容器１０２に設けられた加圧子１０９により半導体チッ
プ１０３を押圧させつつバーンイン検査を行うものの
他、半導体チップのチップ電極を上向きにして容器にセ
ットするとともに、プローブ針の取り付けられた蓋を、
プローブ針がチップ電極に対応するようにセットしてバ
ーンイン検査を行うものも考案されている。
【００１２】しかしながら、上記したソケットにおいて
は、チップ電極に対応した突起電極１０４やプローブ針
を設けるためのコストが、チップ電極のピッチが狭くな
ればなるほど高価なものとなるという問題があった。
【００１３】また、突起電極１０４を用いるソケットの
場合、その耐用回数が短い、プローブ針を用いるソケッ
トの場合、チップ電極との位置合わせが難しいなどの欠
点があった。
【００１４】
【発明が解決しようとする課題】上記したように、従来
においては、ベアチップバーンイン用ソケット自体のコ
ストおよびバーンイン検査にかかる作業コストが高く、
これが良品のコストアップを招くといった問題があっ
た。
【００１５】そこで、この発明は、半導体ベアチップの
バーンイン検査を容易に実施でき、信頼性が確認された
良品の半導体ベアチップを安価に得ることが可能な半導
体チップバーンイン用ソケットを提供することを目的と
している。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体チップバーンイン用ソケットに
あっては、少なくとも１つの半導体チップをベアチップ
状態で収納する凹部と、この凹部の周辺部に配置された
複数の内部端子、および、前記内部端子にそれぞれつな
がる複数の外部端子とを備えるチップ収納容器と、この
チップ収納容器の前記凹部内に収納された前記半導体チ
ップのチップ電極と前記内部端子とを電気的に接続す
る、複数のリード端子を有するリードフレームが貼り付
けられた透明な蓋体とを具備し、前記リード端子が前記
チップ電極と前記内部端子とにそれぞれ接続されたこと
を、前記透明な蓋体を介して確認した状態で、前記半導
体チップのバーンイン検査が実行される構成とされてい
る。また、この発明の半導体チップバーンイン用ソケッ
トにあっては、少なくとも１つの半導体チップをベアチ
ップ状態で収納する、高い放熱性を有する金属部材によ
り形成され、かつ、前記半導体チップを仮固定する吸着
穴が設けられてなる凹部と、この凹部の周辺部に配置さ
れた複数の内部端子、および、前記内部端子にそれぞれ
つながる複数の外部端子とを備えるチップ収納容器と、
このチップ収納容器の前記凹部内に収納された前記半導
体チップのチップ電極と前記内部端子とを電気的に接続
する、複数のリード端子を有するリードフレームが貼り
付けられた透明な蓋体とを具備し、前記リード端子が前
記チップ電極と前記内部端子とにそれぞれ接続されたこ
とを、前記透明な蓋体を介して確認した状態で、前記半
導体チップのバーンイン検査が実行される構成とされて
いる。また、この発明の半導体チップバーンイン用ソケ
ットにあっては、少なくとも１つの半導体チップをベア
チップ状態で収納する凹部と、この凹部の周辺部に配置
された複数の内部端子、および、前記内部端子にそれぞ
れつながる複数の外部端子とを備えるチップ収納容器
と、このチップ収納容器の前記凹部内に収納された前記
半導体チップのチップ電極と前記内部端子とを電気的に
接続する、複数のリード端子を有するリードフレームが
貼り付けられた透明な蓋体と、前記蓋体を、前記チップ
収納容器の上面に弾性体を介して固定するクランプ治具
とを具備し、前記リード端子が前記チップ電極と前記内
部端子とにそれぞれ接続されたことを、前記透明な蓋体
を介して確認した状態で、前記半導体チップのバーンイ
ン検査が実行される構成とされている。さらに、この発
明の半導体チップバーンイン用ソケットにあっては、高
い放熱性を有する金属部材により形成され、かつ、少な
くとも１つの半導体チップをベアチップ状態で仮固定す
る吸着穴が設けられてなる凹部と、この凹部の周辺部に
配置された複数の内部端子、および、内部端子にそれぞ
れつながる複数の外部端子とを備えるチップ収納容器
と、このチップ収納容器の前記凹部内に仮固定された前
記半導体チップのチップ電極と前記内部端子とを電気的
に接続する、複数のリード端子を有する、ＴＡＢ方式の
リードフレームが貼り付けられた透明な蓋体と、前記リ
ード端子が前記チップ電極と前記内部端子とにそれぞれ
接続されたことを、前記透明な蓋体を介して確認した状
態で、前記蓋体を、前記チップ収納容器の上面に弾性体
を介して固定するクランプ治具とから構成されている。
【００１７】
【作用】この発明は、上記した手段により、安価で作業
性のよいソケットを実現できるようになるため、ソケッ
ト自体のコストおよびバーンイン検査にかかる作業コス
トが良品のコストに反映されるのを防ぐことが可能とな
るものである。
【００１８】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかる半導体チップ
のベアチップバーンイン用ソケットの概略構成を示すも
のである。
【００１９】すなわち、このソケットは、セラミックや
耐熱性樹脂などからなるチップ収納容器１１と、ガラス
などの透視可能な透明部材からなる蓋材１２と、この蓋
材１２を上記チップ収納容器１１に固定するためのクラ
ンプ治具１３とで構成されている。
【００２０】上記チップ収納容器１１には、たとえば半
導体チップ１４をベアチップの状態で収納するための凹
部１１ａが形成されている。この凹部１１ａは、チップ
１４の厚さとほぼ同じ深さを有するとともに、チップ１
４の外形サイズよりも１０〜１００μｍほど大きく形成
されている。
【００２１】また、チップ収納容器１１の外部には外部
電極１５が設けられるとともに、この外部電極１５と導
通する内部電極１６が上記凹部１１ａの周辺に配設され
ている。
【００２２】なお、本実施例では、バーンイン検査時の
チップ１４の発熱を考慮して、上記チップ収納容器１１
の凹部１１ａを形成する部材１１ｂに、たとえば放熱性
の優れた銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属
を用いている。
【００２３】また、上記部材１１ｂに、半導体チップ１
４を吸着するための吸着穴１１ｃを設け、これによりチ
ップ１４を仮固定させることで、後の位置決めを高精度
化できるようにしている。
【００２４】上記蓋材１２には、ＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープ１７が接着
剤などにより固着されている。このＴＡＢテープ１７
は、そのインナリード部１７ａが上記チップ収納容器１
１の凹部１１ａ内に収納された半導体チップ１４のチッ
プ電極１４ａに、またアウタリード部１７ｂが上記チッ
プ収納容器１１の凹部１１ａの周辺に配設された内部電
極１６に、それぞれ対応するように設けられている。
【００２５】ＴＡＢテープ１７は、通常、高精度な微細
加工が可能であるため、たとえば１００〜２００ｍｍ幅
の狭いピッチのチップ電極１４ａにも容易に対応し得る
とともに、コスト的にも安価であるため、非常に安価な
ソケットを構成できる。
【００２６】なお、上記ＴＡＢテープ１７のチップ電極
１４ａとの接続面（インナリード部１７ａの先端側）に
は、チップ電極１４ａとの電気的接続を良好にするため
の、直径が約１０〜４０μｍのプラスチックボールに金
（Ａｕ）をコーティングしてなるバンプ電極１８が設け
られている。
【００２７】上記クランプ治具１３は、たとえば回動自
在に設けられた治具の一端により蓋材１２を下方向に加
圧することで、蓋材１２をチップ収納容器１１の上部に
固定するようになっている。
【００２８】このような構成においては、まず、バーン
イン検査を行う半導体チップ１４が、そのチップ電極１
４ａを上にしてチップ収納容器１１の凹部１１ａ内に収
納される。
【００２９】そして、上記凹部１１ａ内に収納された半
導体チップ１４は、部材１１ｂに形成された吸着穴１１
ｃを介しての真空吸着などにより、その位置が仮固定さ
れる。
【００３０】この後、チップ収納容器１１の上部に弾性
体１９を介して蓋材１２が配置され、この蓋材１２がク
ランプ治具１３によりチップ収納容器１１に固定される
ことで、蓋材１２に設けられたＴＡＢテープ１７のイン
ナリード部１７ａと半導体チップ１４のチップ電極１４
ａ、およびＴＡＢテープ１７のアウタリード部１７ｂと
内部電極１６とがそれぞれ電気的に接続される。
【００３１】このとき、たとえばＣＣＤカメラを用いた
光学的手段（図示していない）などにより蓋材１２の位
置合わせを行うことによって、上記の電気的接続を高精
度にて行うことができる。
【００３２】この場合、蓋材１２は透明な部材により構
成されるものであるため、その位置合わせを容易に行う
ことができる。しかも、半導体チップ１４は凹部１１ａ
に対して仮固定されているため、位置合わせの際にその
位置がずれることもない。
【００３３】こうして、ソケットにより保持された半導
体チップ１４に対して、外部電極１５より実使用状態の
信号を供給することによって、ベアチップ状態でのバー
ンイン検査が行われる。
【００３４】上記したように、安価で作業性のよいソケ
ットを実現できるようにしている。すなわち、微細加工
が可能で安価なＴＡＢテープを、半導体チップのチップ
電極と内部電極との接続に用いるとともに、このＴＡＢ
テープが配置される蓋材に透明なガラスなどを採用する
ようにしている。これにより、安価なベアチップバーン
イン用ソケットを実現でき、またＴＡＢテープのリード
部と半導体チップのチップ電極および内部電極との位置
合わせを容易に、かつ高精度に行うことができるように
なる。したがって、ソケット自体のコストおよびバーン
イン検査にかかる作業コストが良品のコストに反映され
るのを防止することが可能となり、信頼性の確認された
良品の半導体ベアチップを安価に得られるようになるも
のである。
【００３５】しかも、本実施例装置によれば、ＴＡＢテ
ープが消耗したり、変形などして使用不能になった場合
でも、新しいＴＡＢテープとの交換を容易に行い得、特
に蓋材にガラスのような安価な部材を採用した場合に
は、これら一体品を消耗品として扱ったとしてもさほど
のコスト増を招くこともない。
【００３６】また、このようにして得られる半導体ベア
チップを高密度実装するマルチチップモジュールやＩＣ
カードに使用することで、マルチチップモジュールやＩ
Ｃカードの低廉価化が期待できるものである。
【００３７】なお、上記実施例においては、半導体チッ
プを単に収納する場合について説明したが、これに限ら
ず、たとえば凹部またはその周辺部に位置検出マークな
どを付し、半導体チップの凹部への収納の位置決めを高
精度化できるようにすることも可能である。その他、こ
の発明の要旨を変えない範囲において、種々変形実施可
能なことは勿論である。
【００３８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、半導体ベアチップのバーンイン検査を容易に実施で
き、信頼性が確認された良品の半導体ベアチップを安価
に得ることが可能な半導体チップバーンイン用ソケット
を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施例にかかるベアチップバーン
イン用ソケットの概略構成を示す断面図。
【図２】従来技術とその問題点を説明するために示すベ
アチップバーンイン用ソケットの断面図。
【符号の説明】
１１…チップ収納容器、１１ａ…凹部、１２…蓋材、１
３…クランプ治具、１４…半導体チップ、１５…外部電
極、１６…内部電極、１７…ＴＡＢテープ、１７ａ…イ
ンナリード部、１７ｂ…アウタリード部。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの半導体チップをベアチ
    ップ状態で収納する凹部と、この凹部の周辺部に配置さ
    れた複数の内部端子、および、前記内部端子にそれぞれ
    つながる複数の外部端子とを備えるチップ収納容器と、 このチップ収納容器の前記凹部内に収納された前記半導
    体チップのチップ電極と前記内部端子とを電気的に接続
    する、複数のリード端子を有するリードフレームが貼り
    付けられた透明な蓋体とを具備し、 前記リード端子が前記チップ電極と前記内部端子とにそ
    れぞれ接続されたことを、前記透明な蓋体を介して確認
    した状態で、前記半導体チップのバーンイン検査が実行
    されることを特徴とする半導体チップバーンイン用ソケ
    ット。
  2. 【請求項２】 前記透明な蓋体に貼り付けられたリード
    フレームは、ＴＡＢ（Tape Automated Bonding）方式の
    リードフレームであることを特徴とする請求項１に記載
    の半導体チップバーンイン用ソケット。
  3. 【請求項３】 少なくとも１つの半導体チップをベアチ
    ップ状態で収納する、高い放熱性を有する金属部材によ
    り形成され、かつ、前記半導体チップを仮固定する吸着
    穴が設けられてなる凹部と、この凹部の周辺部に配置さ
    れた複数の内部端子、および、前記内部端子にそれぞれ
    つながる複数の外部端子とを備えるチップ収納容器と、 このチップ収納容器の前記凹部内に収納された前記半導
    体チップのチップ電極と前記内部端子とを電気的に接続
    する、複数のリード端子を有するリードフレームが貼り
    付けられた透明な蓋体とを具備し、 前記リード端子が前記チップ電極と前記内部端子とにそ
    れぞれ接続されたことを、前記透明な蓋体を介して確認
    した状態で、前記半導体チップのバーンイン検査が実行
    されることを特徴とする半導体チップバーンイン用ソケ
    ット。
  4. 【請求項４】 少なくとも１つの半導体チップをベアチ
    ップ状態で収納する凹部と、この凹部の周辺部に配置さ
    れた複数の内部端子、および、前記内部端子にそれぞれ
    つながる複数の外部端子とを備えるチップ収納容器と、 このチップ収納容器の前記凹部内に収納された前記半導
    体チップのチップ電極と前記内部端子とを電気的に接続
    する、複数のリード端子を有するリードフレームが貼り
    付けられた透明な蓋体と、 前記蓋体を、前記チップ収納容器の上面に弾性体を介し
    て固定するクランプ治具とを具備し、 前記リード端子が前記チップ電極と前記内部端子とにそ
    れぞれ接続されたことを、前記透明な蓋体を介して確認
    した状態で、前記半導体チップのバーンイン検査が実行
    されることを特徴とする半導体チップバーンイン用ソケ
    ット。
  5. 【請求項５】 高い放熱性を有する金属部材により形成
    され、かつ、少なくとも１つの半導体チップをベアチッ
    プ状態で仮固定する吸着穴が設けられてなる凹部と、こ
    の凹部の周辺部に配置された複数の内部端子、および、
    内部端子にそれぞれつながる複数の外部端子とを備える
    チップ収納容器と、 このチップ収納容器の前記凹部内に仮固定された前記半
    導体チップのチップ電極と前記内部端子とを電気的に接
    続する、複数のリード端子を有する、ＴＡＢ方式のリー
    ドフレームが貼り付けられた透明な蓋体と、 前記リード端子が前記チップ電極と前記内部端子とにそ
    れぞれ接続されたことを、前記透明な蓋体を介して確認
    した状態で、前記蓋体を、前記チップ収納容器の上面に
    弾性体を介して固定するクランプ治具とを具備したこと
    を特徴とする半導体チップバーンイン用ソケット。
JP5233254A 1993-09-20 1993-09-20 半導体チップバーンイン用ソケット Expired - Fee Related JP2856647B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5233254A JP2856647B2 (ja) 1993-09-20 1993-09-20 半導体チップバーンイン用ソケット
US08/299,626 US5523586A (en) 1993-09-20 1994-09-02 Burn-in socket used in a burn-in test for semiconductor chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5233254A JP2856647B2 (ja) 1993-09-20 1993-09-20 半導体チップバーンイン用ソケット

Publications (2)

Publication Number Publication Date
JPH0794643A JPH0794643A (ja) 1995-04-07
JP2856647B2 true JP2856647B2 (ja) 1999-02-10

Family

ID=16952196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5233254A Expired - Fee Related JP2856647B2 (ja) 1993-09-20 1993-09-20 半導体チップバーンイン用ソケット

Country Status (2)

Country Link
US (1) US5523586A (ja)
JP (1) JP2856647B2 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995028737A1 (en) * 1994-04-18 1995-10-26 Micron Technology, Inc. Method and apparatus for automatically positioning electronic die within component packages
US5976955A (en) * 1995-01-04 1999-11-02 Micron Technology, Inc. Packaging for bare dice employing EMR-sensitive adhesives
US5642262A (en) * 1995-02-23 1997-06-24 Altera Corporation High-density programmable logic device in a multi-chip module package with improved interconnect scheme
JPH08293524A (ja) * 1995-04-21 1996-11-05 Toshiba Corp 半導体装置およびその製造方法
JP2830903B2 (ja) * 1995-07-21 1998-12-02 日本電気株式会社 半導体デバイスの製造方法
US5686318A (en) 1995-12-22 1997-11-11 Micron Technology, Inc. Method of forming a die-to-insert permanent connection
US6404063B2 (en) 1995-12-22 2002-06-11 Micron Technology, Inc. Die-to-insert permanent connection and method of forming
US5926694A (en) 1996-07-11 1999-07-20 Pfu Limited Semiconductor device and a manufacturing method thereof
US5892245A (en) * 1996-11-11 1999-04-06 Emulation Technology, Inc. Ball grid array package emulator
US6097098A (en) 1997-02-14 2000-08-01 Micron Technology, Inc. Die interconnections using intermediate connection elements secured to the die face
US5909056A (en) * 1997-06-03 1999-06-01 Lsi Logic Corporation High performance heat spreader for flip chip packages
US6389688B1 (en) 1997-06-18 2002-05-21 Micro Robotics Systems, Inc. Method and apparatus for chip placement
US6303988B1 (en) 1998-04-22 2001-10-16 Packard Hughes Interconnect Company Wafer scale burn-in socket
DE10163799B4 (de) * 2000-12-28 2006-11-23 Matsushita Electric Works, Ltd., Kadoma Halbleiterchip-Aufbausubstrat und Verfahren zum Herstellen eines solchen Aufbausubstrates
KR20020056810A (ko) * 2000-12-29 2002-07-10 장 흥 순 반도체 소자의 검사용 캐리어
JP2002243796A (ja) * 2001-01-25 2002-08-28 Promos Technologies Inc 封止材除去されたチップのテスト治具
US6873040B2 (en) * 2003-07-08 2005-03-29 Texas Instruments Incorporated Semiconductor packages for enhanced number of terminals, speed and power performance
DE102004007696B4 (de) * 2004-02-16 2009-01-02 Infineon Technologies Ag Testvorrichtung zum Prüfen eines Halbleiterbauteils mit Kontaktflächen auf seiner Oberseite und seiner Unterseite und Verfahren zum Prüfen des Halbleiterbauteils
TWI249232B (en) * 2004-10-20 2006-02-11 Siliconware Precision Industries Co Ltd Heat dissipating package structure and method for fabricating the same
JP2007121222A (ja) * 2005-10-31 2007-05-17 Sharp Corp 半導体チップテストソケット
US7262615B2 (en) * 2005-10-31 2007-08-28 Freescale Semiconductor, Inc. Method and apparatus for testing a semiconductor structure having top-side and bottom-side connections
US7602201B2 (en) * 2007-06-22 2009-10-13 Qualitau, Inc. High temperature ceramic socket configured to test packaged semiconductor devices
CN103109366B (zh) * 2011-09-13 2014-07-23 丰田自动车株式会社 半导体模块
JP2013093504A (ja) * 2011-10-27 2013-05-16 Toshiba Corp 半導体装置の製造方法および冶具
JP6058349B2 (ja) * 2012-10-24 2017-01-11 ルネサスエレクトロニクス株式会社 電子装置及び半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4616412A (en) * 1981-01-13 1986-10-14 Schroeder Jon M Method for bonding electrical leads to electronic devices
US4967260A (en) * 1988-05-04 1990-10-30 International Electronic Research Corp. Hermetic microminiature packages
US4990719A (en) * 1989-07-13 1991-02-05 Gte Products Corporation Hermetically sealed chip carrier with metal cover having pre-poured glass window
US5088190A (en) * 1990-08-30 1992-02-18 Texas Instruments Incorporated Method of forming an apparatus for burn in testing of integrated circuit chip
JPH04137663A (ja) * 1990-09-28 1992-05-12 Toshiba Corp 固体撮像装置
JPH04199864A (ja) * 1990-11-29 1992-07-21 Mitsubishi Electric Corp バーンイン基板配線チェック用デバイス
CA2073886A1 (en) * 1991-07-19 1993-01-20 Tatsuya Hashinaga Burn-in apparatus and method
US5289631A (en) * 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips
KR960001345B1 (ko) * 1992-08-28 1996-01-26 금성일렉트론주식회사 글래스 리드 탑재형 반도체 장치
US5338705A (en) * 1992-09-10 1994-08-16 Texas Instruments Incorporated Pressure differential downset
US5330919A (en) * 1993-02-08 1994-07-19 Motorola, Inc. Method for electrically testing a semiconductor die using a test apparatus having an independent conductive plane

Also Published As

Publication number Publication date
US5523586A (en) 1996-06-04
JPH0794643A (ja) 1995-04-07

Similar Documents

Publication Publication Date Title
JP2856647B2 (ja) 半導体チップバーンイン用ソケット
KR100681772B1 (ko) 반도체 시험 방법 및 반도체 시험 장치
JP3694546B2 (ja) 半導体ウェハをプローブする方法
US20040214409A1 (en) Method and apparatus for manufacturing known good semiconductor die
US20030106209A1 (en) Method and apparatus for manufacturing known good semiconductor die
KR20020011909A (ko) 반도체 장치의 제조 방법
JP2005322921A (ja) バンプテストのためのフリップチップ半導体パッケージ及びその製造方法
KR100590639B1 (ko) 반도체 장치의 제조 방법
US6182828B1 (en) Reel tape for provisionally supporting a bare chip
JP3074264B2 (ja) 半導体装置及びその製造方法及びリードフレーム及びその製造方法
US20050056769A1 (en) Chip scale package structure for an image
KR19980086450A (ko) 다이를 검사하기 위한 방법 및 장치
JP2716663B2 (ja) 半導体ダイの試験装置
JP2894594B2 (ja) ソルダーバンプを有するノウングッドダイの製造方法
US5086335A (en) Tape automated bonding system which facilitate repair
US5260514A (en) Wire bonder and vacuum pedestal workholder for same
WO1998012568A1 (en) Process for producing semiconductor device and semiconductor device
KR950012291B1 (ko) 테스트 소켓 및 그를 이용한 노운 굿 다이 제조방법
JPH06821Y2 (ja) 半導体装置の実装構造
KR100199854B1 (ko) 칩 스케일 패키지용 리드 프레임 및 그를 이용한 칩 스케일 패키지
JPH05136287A (ja) チツプキヤリア
JPH06230036A (ja) プローブ基板，その製造方法，およびその使用方法
JP2001053177A (ja) 半導体装置
JPH11237435A (ja) ベアチップの製造方法およびベアチップキャリア
JPH0831866A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071127

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081127

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091127

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees