JP2852884B2 - アンチヒューズ構造をもつプログラム可能な半導体素子及びその製造方法 - Google Patents

アンチヒューズ構造をもつプログラム可能な半導体素子及びその製造方法

Info

Publication number
JP2852884B2
JP2852884B2 JP7158815A JP15881595A JP2852884B2 JP 2852884 B2 JP2852884 B2 JP 2852884B2 JP 7158815 A JP7158815 A JP 7158815A JP 15881595 A JP15881595 A JP 15881595A JP 2852884 B2 JP2852884 B2 JP 2852884B2
Authority
JP
Japan
Prior art keywords
insulating film
conductive
forming
link
conductive material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7158815A
Other languages
English (en)
Other versions
JPH088346A (ja
Inventor
ヨン・ゴン・ゾン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ERU JII SEMIKON CO Ltd
Original Assignee
ERU JII SEMIKON CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ERU JII SEMIKON CO Ltd filed Critical ERU JII SEMIKON CO Ltd
Publication of JPH088346A publication Critical patent/JPH088346A/ja
Application granted granted Critical
Publication of JP2852884B2 publication Critical patent/JP2852884B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H01L23/5254Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H01L21/76894Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern using a laser, e.g. laser cutting, laser direct writing, laser repair
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/055Fuse

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体素子に係り、特
にレーザプログラミングの可能なアンチヒューズ(an
tifuse)構造の半導体素子及びその製造方法に関
するものである。
【0002】
【従来の技術】最近、メモリ素子のような半導体素子を
製造した後、レーザでプログラミングする方法が使用さ
れている。選択的なレーザプログラミング方法として
は、電気的に分離された2個の伝導線(conduct
or)を金属のような伝導性リンク(conducti
ve link)を使用して、レーザで連結するアンチ
ヒューズ式レーザメイクリンクプログラミング(las
er make−linkprogramming)と
電気的に互いに連結した2個の伝導線をレーザで分離す
るヒューズ式レーザブレイクリンクプログラミング(l
aser break−link programmi
ng)がある。
【0003】一例として、メモリ素子の場合には、レー
ザブレイクリンクプログラミング方法が使用されてい
る。製造されたメモリ素子をテストして欠陥部位があれ
ば、欠陥部位を確認して確認された欠陥部位を有する単
位セルを冗長セルに置き換える。したがって、冗長セル
の表面部の伝導線を選択的にレーザで溶かして伝導線を
断絶する。これにより冗長セルがプログラミングされ
る。
【0004】このようなレーザブレイクリンクプログラ
ミングを使用する場合には、リンクプログラミングに必
要なリンク構造或いは回路のための面積が追加的に要求
され、メモリ素子のチップ面積が増大し、レーザ照射に
よりチップの表面部が損傷するという問題がある。
【0005】リンク構造に必要な面積を減少させ、レー
ザプログラミングの時、周辺の損傷及び残有物が残るこ
とを防止できるレーザブレイクリンクプログラミング方
法が提示された。このプログラミング方法は、絶縁膜を
介して2個の伝導線を形成し、2個の伝導線の間に介さ
れた絶縁膜の所定部位にレーザビームを集中照射して絶
縁膜を破壊することにより2個の伝導線を連結させる方
法であり、Kendal S.Willの米国特許第
4,751,197号に詳しく説明されている。
【0006】図1と図3は、従来のアンチヒューズ構造
をもつプログラム可能な半導体素子の一部分の拡大平面
図を各々示すものである。図2は、図1のA−A′線に
沿った断面図であり、図4は図3のB−B′線に沿った
断面図である。
【0007】図1及び図2を参照すると、従来のアンチ
ヒューズ構造をもつプログラム可能な半導体素子は、シ
リコン基板13上に絶縁膜14が形成され、絶縁膜14
上には2個の伝導線11,12がこれらを絶縁させるた
めの酸化膜15を介して形成されている。図面中の参照
番号10は2個の伝導線11,12の間に形成されたリ
ンク領域を示し、16はレーザビームの照射領域を示
す。図2に示されたようにリンク領域10にレーザビー
ム16が集中照射されると、2個の伝導線11,12の
間に形成された酸化膜15は熱を受けて破壊され、2個
の伝導線11,12は短絡されて電気的に連結する。
【0008】ここで、伝導線の材料としては、タングス
テンW、アルミニウムAlまたはポリシリコン膜などが
使用され、2個の伝導線11,12の間に介された酸化
膜15は熱酸化として200Å位の厚さを有する。レー
ザとしては、0.488μm波長のアルコンArイオン
レーザまたは1.06μm波長のNd:YAGレーザが
使用され、レーザビームの大きさは6μmである。パワ
ーがパルス当たり1マイクロジュール(μj)である
時、前記レーザを20msの間だけ照射すると、200
Åの厚さを有する酸化膜15が破壊され2個の伝導線1
1,12は電気的に接続する。界面反応を促進するため
に、2個の伝導線の間に5〜20Vの電圧を印加した
り、伝導線の材料がAlである場合には水素の雰囲気を
適用することがある。
【0009】図3と図4は、2個の伝導線31,32上
に別途のリンク用の伝導線33が形成されたアンチヒュ
ーズ構造をもつプログラム可能な半導体素子を示すもの
である。伝導線31,32とリンク用の伝導線33の間
に介された酸化膜35は、図1及び図2の2個の伝導線
11,12の間に介された酸化膜15と同じ役割を果た
す。前記半導体素子は、第1伝導線31とリンク用の伝
導線33の間に第1リンク領域30が形成され、第2伝
導線32とリンク用の伝導線33の間に第2リンク領域
40が形成された。
【0010】従って、レーザビーム36が集中照射する
と、リンク領域30,40の酸化膜35が破壊され、第
1伝導線31とリンク用の伝導線33及び第2伝導線3
2とリンク用の伝導線33が各々接続して図3及び図4
の伝導線31,32が電気的に連結される。上記のよう
なアンチヒューズ構造をもつプログラムの可能な半導体
素子は、図3及び図4の伝導線31,32間のオーミッ
ク接合がなされなかったり、腐食現象が生じた場合にも
リンク用の伝導線33によって2個の伝導線を相互連結
することができる。
【0011】
【発明が解決しようとする課題】図1及び図3に示され
たアンチヒューズ構造をもつプログラム可能な半導体素
子は、伝導線の間に介された酸化膜が一定の厚さに形成
されているので、レーザビームをリンク領域に照射して
酸化膜を破壊し、2個の伝導線を短絡しようとする場合
に、臨界値以上のレーザのパワーが必要であり、かつ酸
化膜が全部破壊されるのではなく局部的に破壊されるの
で、2個の伝導線間の連結される部分が不均一となり、
接触抵抗が増加する問題点がある。
【0012】本発明は、前記したような従来技術の問題
点を解決するためのであり、本発明の目的は、2個の伝
導線の連結部位を均一に形成して、接触抵抗を減少し信
頼性を向上させることができるアンチヒューズ構造をも
つプログラム可能な半導体素子を提供することにある。
【0013】本発明の他の目的は、接触抵抗を減少し信
頼性を向上させることができ、小さいレーザを適用し得
るアンチヒューズ構造をもつプログラムの可能な半導体
素子の製造方法を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、シリコン基板と、シリコン基板上に形成
された第1絶縁膜と、各々一定の幅を有し、互いに分離
されて第1絶縁膜上に形成された2個の伝導線と、2個
の伝導線を覆うように第1絶縁膜上に形成された第2絶
縁膜と、2個の伝導線の間隙に対応する第1絶縁膜の部
分を露出させるコンタクトホールとを含み、第2絶縁膜
はコンタクトホールの上端周辺部に対応した凹面を有し
ており、第2絶縁膜の凹面に形成されかつ第2絶縁膜に
よって伝導線から絶縁されている伝導性リンクと、伝導
性リンクを覆い被せるように基板全面にわたって形成さ
れたキャップ絶縁膜とを更に含むことを特徴とする。
【0015】なお、本発明は、シリコン基板上に第1絶
縁膜を形成する工程と、第1絶縁膜上に一定の幅を有す
る伝導性物質を形成する工程と、伝導性物質上に第2絶
縁膜を形成する工程と、第2絶縁膜を一部分エッチング
して窪部を形成する工程と、第2絶縁膜の窪部のエッジ
に、第2絶縁膜によって伝導性物質から絶縁されている
伝導性リンクを形成する工程と、伝導性リンクが形成さ
れていない窪部の第2絶縁膜をエッチングしてコンタク
トホールを形成し、下部の伝導性物質を露出させる工程
と、露出された伝導性物質をエッチングして2個の分離
された伝導線を形成する工程と、基板全面にわたって伝
導性リンクを覆い被せるようにキャップ絶縁膜を形成す
る工程と、を含むことを特徴とする。
【0016】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。図5は、本発明のアンチヒューズ構造
をもつプログラムの可能な半導体素子の平面図であり、
図6は図5のC−C′線に沿った断面図である。図5及
び図6を参照すると、本発明のアンチヒューズ構造をも
つプログラム可能な半導体素子は、シリコン基板51上
に配線層として2個の伝導線53−1,53−2が形成
され、2個の伝導線53−1,53−2の間には開口部
を有する四角形の伝導性リンク57が形成される。
【0017】2個の伝導線53−1,53−2と伝導性
リンク57の間には第2絶縁膜54が形成され、2個の
伝導線53−1,53−2の下部の基板51上には第1
絶縁膜52が形成されている。伝導性リンク57は、第
2絶縁膜54の凹面54−1(図7C)に形成されて2
個の伝導線53−1,53−2と重なり、伝導性リンク
57は中央部にコンタクトホール55(図7C)の幅よ
り大きい幅をもつ開口部を有する。
【0018】したがって、四角形の伝導性リンク57
は、少なくとも2個の導電線と各々かさなってコンタク
トホール55に接する互いに向かい合う領域と、2個の
伝導線と重ならずにコンタクトホール55に接し互いに
向かい合う領域とからなる。伝導性リンク57は金属膜
として、アルミニウムAlまたはアルミニウム合金が使
用される。伝導線53−1,53−2と基板の間に介さ
れた第1絶縁膜52と、伝導線と伝導性リンク57の間
に介された第2絶縁膜54は、全部酸化膜である。
【0019】プログラム可能な半導体素子は、伝導性リ
ンク57を覆うように基板全面に形成されたキャップ絶
縁膜58をさらに含む。キャップ絶縁膜58は、コンタ
クトホール55の内部にも形成され伝導性リンク57を
覆うが、この時、コンタクトホールの縦横比による絶縁
膜の段部の被覆性によってコンタクトホールの側壁に形
成されるキャップ絶縁膜58−1は、第2絶縁膜54上
に形成されるキャップ絶縁膜58に比べて相対的に厚さ
が薄くなり、底面に行けば行くほどさらに薄くなる。キ
ャップ絶縁膜58としては、酸化膜または窒化膜が使用
される。
【0020】上記のような構造をもつ半導体素子にパル
スからなるレーザビーム60を照射する。金属からなる
伝導性リンク57と窒化膜または酸化膜からなるキャッ
プ絶縁膜58とは、熱容量が異なり、相対的に熱容量の
小さい伝導性リンク57の温度が上昇し、伝導性リンク
57の内部の圧縮応力がキャップ絶縁膜58に対して相
対的に増加する。従って、キャップ絶縁膜58のうちコ
ンタクトホール55の側壁に形成された相対的に薄い絶
縁膜が先に破壊される。従って、図6Bのように伝導性
リンクが移動し、コンタクトホールの下部へ流れるの
で、2個の伝導線53−1,53−2は溶出された伝導
性リンク57により短絡して、互いに電気的に連結され
る。
【0021】即ち、本発明では、キャップ絶縁膜58が
全表面にわたって同一の厚さで形成されるのではなく、
コンタクトホールの縦横比による段部被覆性によってコ
ンタクトホール55の側壁に相対的に厚さの薄いキャッ
プ絶縁膜58−1が形成されるので、レーザ照射の時、
他の部分よりもコンタクトホール55の側壁の先に破壊
される。従って、少ないレーザビームによって絶縁膜を
破壊することができるだけではなく、破壊される絶縁膜
の部分も一定となり、連結部位が均一に形成される。
【0022】伝導性リンク57の物質として、アルミニ
ウムまたはアルミニウム合金のような金属膜を使用する
時、レーザは、短波長である場合193nm波長のAr
Fエキシマレーザ、248nm波長のKrF2エキシマ
レーザ、308nm波長のXeClエキシマレーザ、1
06nm波長のTEA−CO2レーザ等を利用すること
ができる。
【0023】短波長のレーザを使用する場合、エネルギ
ー強度は、5〜12j/cm2 が適当で、パルス幅は1
μs以下にすることにより、伝導線として使用されるア
ルミニウム膜の損傷を防止することができる。長波長の
場合には488nm波長のArイオンレーザ、1060
nm波長のNd:YAGレーザなどを利用することがで
きる。この時、長波長のレーザを使用する場合、エネル
ギー強度は10〜20j/cm2 が適当で、パルス幅は
1μs以下にしなければならない。
【0024】図7A−Hは、本発明の第1実施例による
アンチヒューズ構造をもつプログラム可能な半導体素子
の製造工程図を示すものである。図7Aのように、シリ
コン基板51上に第1絶縁膜52として酸化膜を形成
し、第1絶縁膜52上に一定の幅を有する伝導性物質5
3を配線層として形成する。伝導性物質53は、アルミ
ニウムまたはアルミニウム合金膜のような金属膜でスパ
ッタリング方法または化学気相蒸着法CVDにより30
00−8000Åの厚さに蒸着して形成する。伝導性物
質53上に第2絶縁膜54として酸化膜を化学気相蒸着
法により5000−10000Å位の厚さに蒸着する。
【0025】図7B。第2絶縁膜54上に感光膜61を
塗布し、ホトエッチングでコンタクトホールが形成され
る部分の感光膜を除去する。これにより、コンタクトホ
ールが形成される部分の第2絶縁膜54を露出させる。
パターニングされた感光膜61をマスクとしてHF含有
の溶液を利用して、露出された第2絶縁膜54を一定の
厚さだけ等方性エッチングを施す。
【0026】図7C。前記パターニングされた感光膜6
1をマスクにして、CF4 またはCHF3 ガスの雰囲気
下で残っている第2絶縁膜54を異方性エッチングし
て、伝導性物質53を露出させ、コンタクトホール55
を形成する。この時、コンタクトホールと接している第
2絶縁膜54のエッジ部分には凹面54−1が形成され
る。
【0027】図7D。露出された伝導線53をエッチン
グする。これにより、分離された2個の伝導線53−
1,53−2が形成される。残っている感光膜61をア
ルカリ溶液またはO2 灰化(ashing)等を適用し
て全部除去し、基板全面にわたってアルミニウム膜また
はアルミニウム合金膜からなる伝導性物質56をスパー
ターリンク方法により3000−8000Å厚さに蒸着
する(図7E)。
【0028】図7F。Cl2,Br2などのガスを利用し
てアルミニウム膜またはアルミニウム合金膜からなる伝
導性物質56を異方性エッチングして、第2絶縁膜54
の凹面54−1にのみアルミニウム膜またはアルミニウ
ム合金膜を残す。残っているアルミニウム膜またはアル
ミニウム合金膜は、分離された2個の伝導線53−1,
53−2を連結させるための伝導性リンク57となる。
【0029】図7G。化学気相蒸着法またはプラズマ化
学気相法PECVDにより酸化膜または窒化膜を基板全
面にわたって蒸着して、キャップ絶縁膜58を形成す
る。この時、キャップ絶縁膜58は、コンタクトホール
55の底面に行けば行くほど、キャップ絶縁膜58の厚
さが段々減少して、伝導性リンク57を覆い被せるよう
な形に形成されるが、これはコンタクトホールの縦横比
によるキャップ絶縁膜58の段部被覆性に起因したもの
である。キャップ絶縁膜58のうちコンタクトホールの
側壁に形成された薄いキャップ絶縁膜58−1の厚さ
は、500Å以下とする。
【0030】図7Hはレーザビーム60を図7Gの半導
体素子に選択的に照射した場合、コンタクトホール下部
の薄いキャップ絶縁膜58−1が破壊され、溶出された
伝導性リンク59用のAl膜によって2個の伝導線53
−1,53−2が連結された状態を示すものである。
【0031】図8A−Hは、本発明の第2実施例による
アンチヒューズ構造をもつプログラム可能な半導体素子
の製造工程図である。
【0032】図8A。シリコン基板51上に第1絶縁膜
52として酸化膜を蒸着し、第1絶縁膜52上に配線層
として伝導性物質53をスパッタリングまたは化学気相
上着法により3000Å〜8000Åの厚さに蒸着す
る。伝導性物質53は金属膜としてアルミニウム膜また
はアルミニウム合金膜を使用する。伝導性物質53上に
第2絶縁膜54として酸化膜をCVD法により5000
〜10000Åの厚さに蒸着する。
【0033】図8B。第2絶縁膜54上に感光膜61を
塗布し、ホトエッチングを施してコンタクトホールが形
成される部分の第2絶縁膜を露出させる。感光膜61を
マスクにして露出された第2絶縁膜54の一部分をHF
含有の溶液またはF- イオン含有のガスを用いて等方性
エッチングし、感光膜61を除去する。第2絶縁膜54
の表面に窪部54−2が形成される。
【0034】図8C。基板全面にわたって伝導性物質5
6をスパッタリング方法で3000−8000Åの厚さ
に蒸着する。伝導性物質56の金属膜としてアルミニウ
ムまたはアルミニウム合金膜を使用する。
【0035】図8D。Cl2 等のガスを利用して伝導性
物質56を異方性エッチングして窪部54−2のエッジ
部分にのみ伝導性リンク57を形成する。
【0036】図8E。基板全面にわたって感光膜62を
塗布し、ホトエッチングで伝導性リンク57を除いた窪
部54−2の第2絶縁膜54を露出させる。感光膜62
をマスクにして露出された窪部の第2絶縁膜54をCF
4 またはCHF3 のようなガスを利用して異方性エッチ
ングする。これにより、コンタクトホール55が形成さ
れ、コンタクトホール55に伝導性物質53が露出され
る。次いで、Cl2 またはBr2 等のガスを利用して露
出された伝導線53をエッチングしてコンタクトホール
55を完成する。これにより伝導性物質53は、2個の
伝導線53−1,53−2に分離され、コンタクトホー
ル55と接しているエッジ部分の凹面54−1に伝導性
リンク57が形成される。残っている感光膜62を除去
する(図8F)。
【0037】図8G。基板全面にわたって窒化膜または
酸化膜を基板全面にわたって蒸着してキャップ絶縁膜5
8を形成する。キャップ絶縁膜58は、コンタクトホー
ル55の縦横比による段部被覆性によってコンタクトホ
ール55の底面に行けば行くほど厚さが段々減少する形
態に形成されて、伝導性リンク57を覆う。キャップ絶
縁膜58のうちコンタクトホールの側壁に形成された薄
い部分58−1の厚さは、500Å以下とする。
【0038】図8Hはレーザ光線を図8Gの半導体素子
に選択的に照射した場合、コンタクトホールの下部の薄
いキャップ絶縁膜58−1が破壊され、溶出された伝導
性リンクにより2個の伝導線53−1,53−2が連結
された状態を示すものである。
【0039】図9A−Hは本発明の第3実施例によるア
ンチヒューズ構造をもつプログラム可能な半導体素子の
製造工程図である。図9に示される第3実施例によるア
ンチヒューズ構造をもつプログラム可能な半導体素子の
製造工程は、図8に示された第2実施例による製造工程
と類似である。ただし、第2実施例のように、伝導性物
質56をエッチバックして伝導性リンク57を形成する
のではなく、感光膜をマスクとして伝導性物質56を等
方性エッチングして伝導性リンクを形成する。
【0040】図9Aに示されるように、基板51上に第
1絶縁膜52,伝導性物質53及び第2絶縁膜54を順
次形成する。図9Bに示されたように、第2絶縁膜54
の一部分を、感光膜61をマスクとして等方性エッチン
グして窪部54−2を形成する。
【0041】図9Cに示されるように、感光膜61を除
去した後、基板全面にわたってアルミニウム膜またはア
ルミニウム合金膜の伝導性物質56をスパッタリング法
で蒸着する。伝導性物質56上に感光膜62を塗布し、
ホトエッチングして窪部54−2の上部にのみ感光膜6
2を残しておく。
【0042】図9Dに示されるように、感光膜62をマ
スクとして伝導性物質56をエッチングする。次いで、
図9Eに示されるように、感光膜62を除去して基板全
面にわたってさらに感光膜63を塗布し、ホトエッチン
グしてコンタクトホールが形成される部分の感光膜63
を除去する。コンタクトホールが形成される部位の伝導
性物質56が露出される。感光膜63をマスクとして露
出された伝導性物質56をエッチングして、窪部54−
2のエッジ部分に伝導性リンク57を形成する。次い
で、露出された第2絶縁膜54を、感光膜63をマスク
として第2実施例のようにエッチングしてコンタクトホ
ール55を形成する。露出された伝導性物質53を続け
てエッチングすると、2個の分離された伝導線が形成さ
れる。伝導性リンク57はコンタクトホール55と接し
ている第2絶縁膜52の凹面54−1に伝導性リンク5
7が形成され、伝導性物質53−1,53−2と各々重
ねる。
【0043】図9F−Hは図8G−Hに示された第2実
施例においてと同様である。
【0044】
【発明の効果】上述したような本発明によると、2個の
伝導線を含むコンタクトホールの上部に伝導性リンクの
金属を形成し、その上に被覆された絶縁膜を形成するの
で、絶縁膜のCVD蒸着特性によってコンタクトホール
の側面に最小厚さのキャップ絶縁膜を形成することがで
きる。従って、小さいレーザパワーによってもリンク金
属の内部に誘起された圧縮応力により厚さの薄い絶縁膜
が先に破壊されて、リンク金属により2個の伝導線を互
いに均一に連結することができるので、リンク金属と2
個の伝導線の間の接触抵抗が減少され、レーザによる周
辺素子の損傷を減少させることができて素子の信頼性を
改善することができる。
【図面の簡単な説明】
【図1】 従来のアンチヒューズ構造をもつプログラム
可能な半導体素子の平面図である。
【図2】 図1のA−A′線に沿ったプログラム可能な
半導体素子の断面図である。
【図3】 従来のアンチヒューズ構造をもつプログラム
可能な半導体素子の平面図である。
【図4】 図2のB−B′線に沿ったプログラム可能な
半導体素子の断面図である。
【図5】 本発明のアンチヒューズ構造をもつプログラ
ム可能な半導体素子の平面図である。
【図6】 AとBは、図5のC−C′線に沿った半導体
素子の断面図である。
【図7】 本発明の第1実施例によるアンチヒューズ構
造をもつプログラム可能な半導体素子の製造工程図であ
る。
【図8】 本発明の第2実施例によるアンチヒューズ構
造をもつプログラム可能な半導体素子の製造工程図であ
る。
【図9】 本発明の第3実施例によるアンチヒューズ構
造をもつプログラム可能な半導体素子の製造工程図であ
る。
【符号の説明】
51…シリコン基板、52,54…絶縁膜、53,56
…伝導性物質、53−1,53−2…伝導線、57…伝
導性リンク、58…キャップ絶縁膜、59…溶出された
Al膜、60…レーザビーム、61〜63…感光膜。
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/82

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】基板を備え、 前記基板上に形成された第1絶縁膜を備え、 前記第1絶縁膜上に一定の間隙を有して形成された2個
    の伝導線を備え、 前記2個の伝導線を含めて前記第1絶縁膜上に形成され
    た第2絶縁膜を備え、 前記間隙に対応する前記第1絶縁膜の部分を露出させる
    コンタクトホールを備え、 前記第2絶縁膜は前記コンタクトホールの上端周辺部に
    対応した凹面を有しており、 前記第2絶縁膜の前記凹面に形成されかつ前記第2絶縁
    膜によって前記伝導線から絶縁されている伝導性リンク
    を備え、 前記伝導性リンクを含めて基板の全面に形成された第3
    絶縁膜を備え、 レーザ照射により前記伝導性リンクが溶出して前記2個
    の伝導線を電気的に連結できることを特徴とするアンチ
    ヒューズ構造をもつプログラム可能な半導体素子。
  2. 【請求項2】基板上に第1絶縁膜を形成する工程と、 前記第1絶縁膜上に伝導線を形成する工程と、 前記伝導線を含めて前記第1絶縁膜上に第2絶縁膜を形
    成する工程と、 前記第2絶縁膜をエッチングして前記第2絶縁膜の上部
    に凹面を形成すると共に、この凹面に続いたコンタクト
    ホールであって、前記伝導線の一部を露出させるコンタ
    クトホールを形成する工程と、 前記露出された伝導線をエッチングして2個の伝導線を
    形成する工程と、 前記第2絶縁膜の前記凹面に、前記第2絶縁膜によって
    前記2個の伝導線から絶縁されている伝導性リンクを形
    成する工程と、 前記伝導性リンクを含めて全面に第3絶縁膜を形成する
    工程と、 を含んでなることを特徴とするアンチヒューズ構造をも
    つプログラム可能な半導体素子の製造方法。
  3. 【請求項3】基板上に第1絶縁膜を形成する工程と、 前記第1絶縁膜上に一定幅を有する伝導性物質を形成す
    る工程と、 前記伝導性物質を含めて前記第1絶縁膜上に第2絶縁膜
    を形成する工程と、 前記第2絶縁膜を一部分エッチングして窪部を形成する
    工程と、 前記第2絶縁膜の前記窪部のエッジ部分にのみ、前記第
    2絶縁膜によって前記伝導性物質から絶縁されている伝
    導性リンクを形成する工程と、 前記伝導性リンクが形成されていない前記窪部の部分か
    らエッチングして前記第2絶縁膜にコンタクトホールを
    形成し、前記伝導性物質の一部を露出させる工程と、 前記露出された伝導性物質の一部をエッチングして、分
    離された伝導性物質から成る2個の伝導線を形成する工
    程と、 前記伝導性リンクを含めて基板の全面に第3絶縁膜を形
    成する工程と、 を含んでなることを特徴とするアンチヒューズ構造をも
    つプログラム可能な半導体素子の製造方法。
  4. 【請求項4】基板上に第1絶縁膜を形成する工程と、 前記第1絶縁膜上に一定幅を有する第1伝導性物質を形
    成する工程と、 前記第1伝導性物質を含めて前記第1絶縁膜上に第2絶
    縁膜を形成する工程と、 前記第2絶縁膜を一部分エッチングして窪部を形成する
    工程と、 前記第2絶縁膜の前記窪部上に第2伝導性物質を形成す
    る工程と、 前記窪部の中央部分から前記第2伝導性物質をエッチン
    グして前記窪部のエッジ部分にのみ前記第2伝導性物質
    を前記第1伝導性物質から絶縁されている伝導性リンク
    として残し、前記第2絶縁膜をエッチングしてコンタク
    トホールを形成し、もって前記第1伝導性物質の一部を
    露出させる工程と、 前記コンタクトホールによって露出された第1伝導性物
    質をエッチングして、2個の分離された伝導線を形成す
    る工程と、 前記伝導性リンクを含めて基板の全面に第3絶縁膜を形
    成する工程と、 を含んでなることを特徴とするアンチヒューズ構造をも
    つプログラム可能な半導体素子の製造方法。
  5. 【請求項5】 前記伝導性リンクは、前記2個の伝導線
    と重なって前記コンタクトホールに接し且つ互いに向か
    い合った領域と、前記2個の伝導線と重ならずに前記コ
    ンタクトホールに接し且つ互いに向かい合う領域とから
    構成されることを特徴とする請求項1に記載のアンチヒ
    ューズ構造をもつプログラム可能な半導体素子。
  6. 【請求項6】 前記第3絶縁膜はコンタクトホールの側
    壁にも形成され、その厚さが底面にいくに従って薄く形
    成されていることを特徴とする請求項1に記載のアンチ
    ヒューズ構造をもつプログラム可能な半導体素子。
JP7158815A 1994-06-16 1995-06-02 アンチヒューズ構造をもつプログラム可能な半導体素子及びその製造方法 Expired - Fee Related JP2852884B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR13624/1994 1994-06-16
KR1019940013624A KR0151383B1 (ko) 1994-06-16 1994-06-16 안티퓨즈 구조를 갖는 프로그램 가능한 반도체소자 및 그의 제조방법

Publications (2)

Publication Number Publication Date
JPH088346A JPH088346A (ja) 1996-01-12
JP2852884B2 true JP2852884B2 (ja) 1999-02-03

Family

ID=19385437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7158815A Expired - Fee Related JP2852884B2 (ja) 1994-06-16 1995-06-02 アンチヒューズ構造をもつプログラム可能な半導体素子及びその製造方法

Country Status (4)

Country Link
US (2) US5652169A (ja)
JP (1) JP2852884B2 (ja)
KR (1) KR0151383B1 (ja)
DE (1) DE4433535C2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223832B1 (ko) * 1996-12-27 1999-10-15 구본준 반도체 소자 및 그 제조방법
JPH10229125A (ja) * 1997-02-14 1998-08-25 Nec Corp 半導体装置
US6057180A (en) * 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
US6288437B1 (en) * 1999-02-26 2001-09-11 Micron Technology, Inc. Antifuse structures methods and applications
US6512284B2 (en) 1999-04-27 2003-01-28 Hewlett-Packard Company Thinfilm fuse/antifuse device and use of same in printhead
US6396121B1 (en) * 2000-05-31 2002-05-28 International Business Machines Corporation Structures and methods of anti-fuse formation in SOI
US6498056B1 (en) * 2000-10-31 2002-12-24 International Business Machines Corporation Apparatus and method for antifuse with electrostatic assist
US6426903B1 (en) * 2001-08-07 2002-07-30 International Business Machines Corporation Redundancy arrangement using a focused ion beam
US6479308B1 (en) * 2001-12-27 2002-11-12 Formfactor, Inc. Semiconductor fuse covering
KR101202798B1 (ko) * 2005-12-26 2012-11-19 매그나칩 반도체 유한회사 전기적 프로그램이 가능한 퓨즈 및 이를 이용한 비휘발성메모리
US20150348895A1 (en) * 2013-01-21 2015-12-03 Pbt Pte. Ltd. Substrate for semiconductor packaging and method of forming same
US8884398B2 (en) * 2013-04-01 2014-11-11 United Microelectronics Corp. Anti-fuse structure and programming method thereof
DE102015100686A1 (de) * 2015-01-19 2016-07-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips und Halbleiterchip
CN110648964A (zh) * 2019-10-30 2020-01-03 华虹半导体(无锡)有限公司 修复芯片的fuse电路的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4751197A (en) * 1984-07-18 1988-06-14 Texas Instruments Incorporated Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator
US4853758A (en) * 1987-08-12 1989-08-01 American Telephone And Telegraph Company, At&T Bell Laboratories Laser-blown links
US5019878A (en) * 1989-03-31 1991-05-28 Texas Instruments Incorporated Programmable interconnect or cell using silicided MOS transistors
JPH03192722A (ja) * 1989-12-22 1991-08-22 Fujitsu Ltd 半導体集積回路装置の製造方法
US5552627A (en) * 1990-04-12 1996-09-03 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers
DE69127143T2 (de) * 1990-06-25 1997-12-18 Matsushita Electronics Corp Kaltkathodenelement
JPH04102356A (ja) * 1990-08-22 1992-04-03 Nec Corp 半導体集積回路及びその製造方法
US5166556A (en) * 1991-01-22 1992-11-24 Myson Technology, Inc. Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits
US5365105A (en) * 1991-02-19 1994-11-15 Texas Instruments Incorporated Sidewall anti-fuse structure and method for making
EP0500034B1 (en) * 1991-02-19 2001-06-06 Texas Instruments Incorporated Sidewall anti-fuse structure and method for making
JPH05235170A (ja) * 1992-02-24 1993-09-10 Nec Corp 半導体装置
JP3170101B2 (ja) * 1993-04-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法
US5550404A (en) * 1993-05-20 1996-08-27 Actel Corporation Electrically programmable antifuse having stair aperture

Also Published As

Publication number Publication date
DE4433535C2 (de) 1996-08-29
US5936297A (en) 1999-08-10
DE4433535A1 (de) 1995-12-21
JPH088346A (ja) 1996-01-12
KR0151383B1 (ko) 1998-10-01
KR960002794A (ko) 1996-01-26
US5652169A (en) 1997-07-29

Similar Documents

Publication Publication Date Title
JP2852884B2 (ja) アンチヒューズ構造をもつプログラム可能な半導体素子及びその製造方法
US4617723A (en) Method and device for creating an activatable conducting link in a semiconductor device
TWI332699B (en) Integrated circuit devices and methods of forming the same
US5329152A (en) Ablative etch resistant coating for laser personalization of integrated circuits
US5936296A (en) Integrated circuits having metallic fuse links
KR100604708B1 (ko) 반도체 부품 제조 방법
KR100335498B1 (ko) 반도체 소자의 퓨즈부 구조 및 그 형성방법
JPH03179763A (ja) アンチヒューズ構造とそれを形成する方法
JPH10270566A (ja) レーザ溶断導線を有する固体回路とその固体回路の製造方法
US4968643A (en) Method for fabricating an activatable conducting link for metallic conductive wiring in a semiconductor device
US6677195B2 (en) Semiconductor integrated circuit device and method of producing the same
US5066998A (en) Severable conductive path in an integrated-circuit device
JPH0249450A (ja) 集積回路を変更する方法
EP0735583B1 (en) Process of trimming a fuse in an integrated circuit
US6107178A (en) Methods for etching fuse openings in a semiconductor device
JPH07201995A (ja) 半導体素子のコンタクト形成方法
JP3489088B2 (ja) 冗長手段を有する半導体装置及びその製造方法
JP4621319B2 (ja) ヒューズ構造体およびその製造方法
EP0660408A1 (en) A method of manufacturing antifuse devices
JPH09507968A (ja) 低いキャパシタンスおよび高い信頼性のためのスペーサベースのアンチヒューズ構造およびその製造方法
JP2003514398A (ja) プログラマブル半導体装置構造及びその製造方法
US6146999A (en) Method for forming metal line of semiconductor device
JPS6125221B2 (ja)
US6458709B2 (en) Method for fabricating a repair fuse box for a semiconductor device
US20050205965A1 (en) Semiconductor device having a fuse including an aluminum layer

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071120

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081120

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091120

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091120

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101120

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101120

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111120

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111120

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131120

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees