JP2851470B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2851470B2 JP2851470B2 JP4007880A JP788092A JP2851470B2 JP 2851470 B2 JP2851470 B2 JP 2851470B2 JP 4007880 A JP4007880 A JP 4007880A JP 788092 A JP788092 A JP 788092A JP 2851470 B2 JP2851470 B2 JP 2851470B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- sense amplifier
- circuit
- data
- atd signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ読み出し時に複
数のセンスアンプが駆動される構成の半導体記憶装置に
関する。
数のセンスアンプが駆動される構成の半導体記憶装置に
関する。
【０００２】
【従来の技術】半導体記憶装置は、高速化や低消費電力
化のために内部同期方式が採用されている。この内部同
期方式は、外部からの入力の変化を検知してＡＴＤ信号
と称するパルス状の同期信号を発生し、このＡＴＤ信号
によって内部回路を同期して動作させる方式である。
化のために内部同期方式が採用されている。この内部同
期方式は、外部からの入力の変化を検知してＡＴＤ信号
と称するパルス状の同期信号を発生し、このＡＴＤ信号
によって内部回路を同期して動作させる方式である。
【０００３】この内部同期方式による多ビット構成の半
導体記憶装置における従来の読み出し回路を図２に示
す。
導体記憶装置における従来の読み出し回路を図２に示
す。
【０００４】この読み出し回路は、アドレスバッファ１
が新たなアドレスを取り込むと、ＡＴＤ信号発生回路２
がＡＴＤ信号を発生するようになっている。すると、メ
モリセル回路３は、このＡＴＤ信号を受けて、アドレス
バッファ１から送られて来たアドレスをデコードして選
択した複数のメモリセルから複数対のビット線Ｂ、Ｂバ
ーにデータを読み出す。そして、複数のセンスアンプ４
0〜４nも、このＡＴＤ信号を受けて同時に駆動を開始
し、各対のビット線Ｂ、Ｂバー上に読み出されたデータ
を増幅し、Ｈレベル又はＬレベルを確定して出力回路５
0〜５nにそれぞれ出力する。
が新たなアドレスを取り込むと、ＡＴＤ信号発生回路２
がＡＴＤ信号を発生するようになっている。すると、メ
モリセル回路３は、このＡＴＤ信号を受けて、アドレス
バッファ１から送られて来たアドレスをデコードして選
択した複数のメモリセルから複数対のビット線Ｂ、Ｂバ
ーにデータを読み出す。そして、複数のセンスアンプ４
0〜４nも、このＡＴＤ信号を受けて同時に駆動を開始
し、各対のビット線Ｂ、Ｂバー上に読み出されたデータ
を増幅し、Ｈレベル又はＬレベルを確定して出力回路５
0〜５nにそれぞれ出力する。
【０００５】従って、上記複数のセンスアンプ４0〜４n
は、このＡＴＤ信号が発せられてから駆動を開始し、一
定時間後にこのＡＴＤ信号を遅延して発せられるＡＰＤ
信号が送られて来ると駆動を停止することになるので、
この間だけ電源が供給され無駄な電力をできるだけ消費
しないようになっていた。
は、このＡＴＤ信号が発せられてから駆動を開始し、一
定時間後にこのＡＴＤ信号を遅延して発せられるＡＰＤ
信号が送られて来ると駆動を停止することになるので、
この間だけ電源が供給され無駄な電力をできるだけ消費
しないようになっていた。
【０００６】
【発明が解決しようとする課題】ところが、メモリセル
回路３の各メモリセルに記憶されたデータは微小な信号
であり、ビット線Ｂ、Ｂバーもすぐには充電されないた
め、センスアンプ４0〜４nがこのビット線Ｂ、Ｂバー間
の電位差を検知して増幅を行えるようになるまでにある
程度の時間を要する。
回路３の各メモリセルに記憶されたデータは微小な信号
であり、ビット線Ｂ、Ｂバーもすぐには充電されないた
め、センスアンプ４0〜４nがこのビット線Ｂ、Ｂバー間
の電位差を検知して増幅を行えるようになるまでにある
程度の時間を要する。
【０００７】このため、ＡＴＤ信号が発せられてからビ
ット線Ｂ、Ｂバー間の電位差が十分な大きさになるま
で、センスアンプ４0〜４nが無駄に電力を消費して駆動
されることになり、多ビット構成により多数のセンスア
ンプ４0〜４nを有する従来の半導体記憶装置では、この
電力消費の無駄が特に大きくなるという問題が生じてい
た。
ット線Ｂ、Ｂバー間の電位差が十分な大きさになるま
で、センスアンプ４0〜４nが無駄に電力を消費して駆動
されることになり、多ビット構成により多数のセンスア
ンプ４0〜４nを有する従来の半導体記憶装置では、この
電力消費の無駄が特に大きくなるという問題が生じてい
た。
【０００８】なお、上記問題は、センスアンプ４0〜４n
の駆動をＡＴＤ信号が発せられてから一定時間遅らせる
ことにより解消することができる。しかしながら、この
ように駆動のタイミングを遅らせる最適の遅延時間はデ
バイスによってバラツキが生じるものであり、また、こ
の遅延時間を精密に設定することは容易ではない。従っ
て、センスアンプ４0〜４nの駆動を一律に遅らせたので
は、この遅延時間が短すぎた場合に消費電力の無駄を防
止するという効果が期待できず、遅延時間が長すぎると
アクセスタイムが遅くなるという新たな問題が発生す
る。
の駆動をＡＴＤ信号が発せられてから一定時間遅らせる
ことにより解消することができる。しかしながら、この
ように駆動のタイミングを遅らせる最適の遅延時間はデ
バイスによってバラツキが生じるものであり、また、こ
の遅延時間を精密に設定することは容易ではない。従っ
て、センスアンプ４0〜４nの駆動を一律に遅らせたので
は、この遅延時間が短すぎた場合に消費電力の無駄を防
止するという効果が期待できず、遅延時間が長すぎると
アクセスタイムが遅くなるという新たな問題が発生す
る。
【０００９】本発明は、上記事情に鑑み、まず１個のセ
ンスアンプを駆動して、その出力が確定してから残りの
センスアンプを駆動させるようにすることにより、多数
のセンスアンプが無駄に電力を消費するのを防止するこ
とができる半導体記憶装置を提供することを目的として
いる。
ンスアンプを駆動して、その出力が確定してから残りの
センスアンプを駆動させるようにすることにより、多数
のセンスアンプが無駄に電力を消費するのを防止するこ
とができる半導体記憶装置を提供することを目的として
いる。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、データ読み出し時に複数のセンスアンプが駆動して
複数のメモリセルのデータを同時に読み出す半導体記憶
装置であって、データ読み出し時に、１個のセンスアン
プを駆動する第１センスアンプ駆動手段と、該１個のセ
ンスアンプの出力が確定したことを検知する出力確定検
知手段と、該出力確定検知手段が出力の確定を検知した
場合に、残り全てのセンスアンプを駆動する第２センス
アンプ駆動手段とを備えており、そのことにより上記目
的が達成される。
は、データ読み出し時に複数のセンスアンプが駆動して
複数のメモリセルのデータを同時に読み出す半導体記憶
装置であって、データ読み出し時に、１個のセンスアン
プを駆動する第１センスアンプ駆動手段と、該１個のセ
ンスアンプの出力が確定したことを検知する出力確定検
知手段と、該出力確定検知手段が出力の確定を検知した
場合に、残り全てのセンスアンプを駆動する第２センス
アンプ駆動手段とを備えており、そのことにより上記目
的が達成される。
【００１１】
【作用】上記構成により、データ読み出し時には、まず
第１センスアンプ駆動手段によって１個のセンスアンプ
のみが駆動される。しかしながら、メモリセルからデー
タを読み出したビット線はすぐには十分な電位差を有さ
ないため、センスアンプがこれを増幅して確定するまで
には暫く時間を要する。
第１センスアンプ駆動手段によって１個のセンスアンプ
のみが駆動される。しかしながら、メモリセルからデー
タを読み出したビット線はすぐには十分な電位差を有さ
ないため、センスアンプがこれを増幅して確定するまで
には暫く時間を要する。
【００１２】そして、少し後にビット線の電位差が十分
となって、このセンスアンプが出力を確定すると、出力
確定検知手段がこれを検知するので、第２センスアンプ
駆動手段により残り全てのセンスアンプが駆動される。
となって、このセンスアンプが出力を確定すると、出力
確定検知手段がこれを検知するので、第２センスアンプ
駆動手段により残り全てのセンスアンプが駆動される。
【００１３】この結果、１個を除いて残り全てのセンス
アンプは、ビット線が出力を確定するのに十分な電位差
を有するようになるまで駆動されないため、それまでの
間に無駄に電力を消費するようなことがなくなる。ま
た、１個のセンスアンプを駆動して実際にビット線が十
分な電位差を有するようになるのを確認してから残りの
センスアンプを駆動するので、センスアンプの駆動を一
律に所定時間だけ遅延させた場合のように、アクセスタ
イムが遅くなるというおそれもなくなる。
アンプは、ビット線が出力を確定するのに十分な電位差
を有するようになるまで駆動されないため、それまでの
間に無駄に電力を消費するようなことがなくなる。ま
た、１個のセンスアンプを駆動して実際にビット線が十
分な電位差を有するようになるのを確認してから残りの
センスアンプを駆動するので、センスアンプの駆動を一
律に所定時間だけ遅延させた場合のように、アクセスタ
イムが遅くなるというおそれもなくなる。
【００１４】
【実施例】本発明を実施例について以下に説明する。
【００１５】図１は本発明の一実施例を示すものであっ
て、半導体記憶装置の読み出し回路のブロック図であ
る。なお、上記図２に示した従来例と同様の機能を有す
る構成要素には同じ符号を付している。
て、半導体記憶装置の読み出し回路のブロック図であ
る。なお、上記図２に示した従来例と同様の機能を有す
る構成要素には同じ符号を付している。
【００１６】読み出しデータを指定するアドレス信号
は、アドレスバッファ１に取り込まれる。アドレスバッ
ファ１は、外部信号の変化によってアドレス信号を取り
込み一時記憶するバッファである。アドレスバッファ１
が出力するアドレス信号は、ＡＴＤ信号発生回路２とメ
モリセル回路３に送られる。
は、アドレスバッファ１に取り込まれる。アドレスバッ
ファ１は、外部信号の変化によってアドレス信号を取り
込み一時記憶するバッファである。アドレスバッファ１
が出力するアドレス信号は、ＡＴＤ信号発生回路２とメ
モリセル回路３に送られる。
【００１７】ＡＴＤ信号発生回路２は、アドレスバッフ
ァ１が出力するアドレス信号の変化を検知してパルス状
の同期信号であるＡＴＤ信号を出力する回路である。そ
して、ＡＴＤ信号発生回路２が出力するＡＴＤ信号は、
メモリセル回路３と第１のセンスアンプ４0 と出力確定
検知回路６とに送られる。
ァ１が出力するアドレス信号の変化を検知してパルス状
の同期信号であるＡＴＤ信号を出力する回路である。そ
して、ＡＴＤ信号発生回路２が出力するＡＴＤ信号は、
メモリセル回路３と第１のセンスアンプ４0 と出力確定
検知回路６とに送られる。
【００１８】メモリセル回路３は、メモリセルアレイと
アドレスデコーダからなり、ＡＴＤ信号発生回路２から
のＡＴＤ信号が入力されると、アドレスバッファ１から
送られて来たアドレスをデコードし、これによって選択
された複数のメモリセルから複数対のビット線Ｂ、Ｂバ
ーに同時にデータを読み出す回路である。メモリセル回
路３における各対の２本のビット線Ｂ、Ｂバーは、選択
されたメモリセルに接続する方の電位が記憶データに応
じて微小に変化し、他方が参照電位を出力する。そし
て、これら複数対のビット線Ｂ、Ｂバーは、各対ごとに
それぞれセンスアンプ４0〜４nの入力に接続されてい
る。
アドレスデコーダからなり、ＡＴＤ信号発生回路２から
のＡＴＤ信号が入力されると、アドレスバッファ１から
送られて来たアドレスをデコードし、これによって選択
された複数のメモリセルから複数対のビット線Ｂ、Ｂバ
ーに同時にデータを読み出す回路である。メモリセル回
路３における各対の２本のビット線Ｂ、Ｂバーは、選択
されたメモリセルに接続する方の電位が記憶データに応
じて微小に変化し、他方が参照電位を出力する。そし
て、これら複数対のビット線Ｂ、Ｂバーは、各対ごとに
それぞれセンスアンプ４0〜４nの入力に接続されてい
る。
【００１９】センスアンプ４0〜４nは、ＡＴＤ信号の入
力によって駆動され、各対のビット線Ｂ、Ｂバーの電位
差によってメモリセルから読み出したデータを増幅しＨ
レベル又はＬレベルに確定して出力する回路である。こ
れらのセンスアンプ４0〜４nが確定し出力したデータ
は、それぞれ出力回路５0〜５nに送られる。また、第１
のセンスアンプ４0の出力は、上記出力確定検知回路６
にも送られる。
力によって駆動され、各対のビット線Ｂ、Ｂバーの電位
差によってメモリセルから読み出したデータを増幅しＨ
レベル又はＬレベルに確定して出力する回路である。こ
れらのセンスアンプ４0〜４nが確定し出力したデータ
は、それぞれ出力回路５0〜５nに送られる。また、第１
のセンスアンプ４0の出力は、上記出力確定検知回路６
にも送られる。
【００２０】出力確定検知回路６は、ＡＴＤ信号発生回
路２からのＡＴＤ信号によって駆動し、第１のセンスア
ンプ４0の出力を監視して、データがＨレベル又はＬレ
ベルに確定すると、入力されたＡＴＤ信号を出力する回
路である。出力確定検知回路６から出力されるＡＴＤ信
号は、残りのセンスアンプ４1〜４nに送られる。
路２からのＡＴＤ信号によって駆動し、第１のセンスア
ンプ４0の出力を監視して、データがＨレベル又はＬレ
ベルに確定すると、入力されたＡＴＤ信号を出力する回
路である。出力確定検知回路６から出力されるＡＴＤ信
号は、残りのセンスアンプ４1〜４nに送られる。
【００２１】上記構成の読み出し回路の動作を説明す
る。
る。
【００２２】アドレスバッファ１が新たなアドレスを取
り込み、これを出力すると、ＡＴＤ信号発生回路２がＡ
ＴＤ信号を発生する。すると、メモリセル回路３は、Ａ
ＴＤ信号を受けて、アドレスバッファ１から送られて来
たアドレスに対応する複数のメモリセルから複数対のビ
ット線Ｂ、Ｂバーにそれぞれデータを読み出す。
り込み、これを出力すると、ＡＴＤ信号発生回路２がＡ
ＴＤ信号を発生する。すると、メモリセル回路３は、Ａ
ＴＤ信号を受けて、アドレスバッファ１から送られて来
たアドレスに対応する複数のメモリセルから複数対のビ
ット線Ｂ、Ｂバーにそれぞれデータを読み出す。
【００２３】また、第１のセンスアンプ４0も、このＡ
ＴＤ信号を受けて同時に駆動を開始し、ビット線Ｂ0、
Ｂ0バー上に読み出されたデータを増幅する。ただし、
メモリセル回路３の各メモリセルに記憶されたデータは
微小な信号であり、ビット線Ｂ0、Ｂ0バーもすぐには充
電されないため、センスアンプ４0がこのビット線Ｂ0、
Ｂ0バー間の電位差を検知して増幅を行えるようになる
までにはある程度の時間を要する。従って、センスアン
プ４0は、ＡＴＤ信号発生回路２がＡＴＤ信号を発して
メモリセル回路３がデータの読み出し動作を行ってから
少し遅れて、このデータのＨレベル又はＬレベルを確定
し出力することになる。
ＴＤ信号を受けて同時に駆動を開始し、ビット線Ｂ0、
Ｂ0バー上に読み出されたデータを増幅する。ただし、
メモリセル回路３の各メモリセルに記憶されたデータは
微小な信号であり、ビット線Ｂ0、Ｂ0バーもすぐには充
電されないため、センスアンプ４0がこのビット線Ｂ0、
Ｂ0バー間の電位差を検知して増幅を行えるようになる
までにはある程度の時間を要する。従って、センスアン
プ４0は、ＡＴＤ信号発生回路２がＡＴＤ信号を発して
メモリセル回路３がデータの読み出し動作を行ってから
少し遅れて、このデータのＨレベル又はＬレベルを確定
し出力することになる。
【００２４】出力確定検知回路６は、ＡＴＤ信号発生回
路２からのＡＴＤ信号を受けて、センスアンプ４0の出
力を監視している。そして、センスアンプ４0が少し遅
れて出力データを確定すると、出力確定検知回路６がこ
れを検知して、ＡＴＤ信号を残りのセンスアンプ４1〜
４nに送る。すると、これらのセンスアンプ４1〜４nが
駆動を開始して、既に十分な電位差を有するビット線
Ｂ、Ｂバー上のデータを直ちに増幅し、Ｈレベル又はＬ
レベルを確定して出力する。
路２からのＡＴＤ信号を受けて、センスアンプ４0の出
力を監視している。そして、センスアンプ４0が少し遅
れて出力データを確定すると、出力確定検知回路６がこ
れを検知して、ＡＴＤ信号を残りのセンスアンプ４1〜
４nに送る。すると、これらのセンスアンプ４1〜４nが
駆動を開始して、既に十分な電位差を有するビット線
Ｂ、Ｂバー上のデータを直ちに増幅し、Ｈレベル又はＬ
レベルを確定して出力する。
【００２５】上記のようにして各センスアンプ４0〜４n
で確定され出力されたデータは、出力回路５0〜５nに送
られ、ここからさらに外部に出力されることになる。
で確定され出力されたデータは、出力回路５0〜５nに送
られ、ここからさらに外部に出力されることになる。
【００２６】この結果、本実施例の半導体記憶装置は、
第１のセンスアンプ４0を駆動することによりビット線
Ｂ、Ｂバーの電位差が十分な大きさになる時期を検出
し、これに基づいて残りの多数のセンスアンプ４1〜４n
を駆動することになるので、ビット線Ｂ、Ｂバーの電位
差が不十分な間、これらのセンスアンプ４1〜４nが無駄
に電力を消費するのを防止すると共に、不必要にセンス
アンプ４0〜４nの駆動が遅れてアクセスタイムを遅くす
るというおそれも生じない。
第１のセンスアンプ４0を駆動することによりビット線
Ｂ、Ｂバーの電位差が十分な大きさになる時期を検出
し、これに基づいて残りの多数のセンスアンプ４1〜４n
を駆動することになるので、ビット線Ｂ、Ｂバーの電位
差が不十分な間、これらのセンスアンプ４1〜４nが無駄
に電力を消費するのを防止すると共に、不必要にセンス
アンプ４0〜４nの駆動が遅れてアクセスタイムを遅くす
るというおそれも生じない。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、ビット線が出力を確定する
のに十分な電位差を有するようになるまでセンスアンプ
が無駄に電力を消費するのを防止することができるよう
になり、しかも、ビット線の電位差が十分になった場合
には直ちにセンスアンプが駆動されるので、アクセスタ
イムが遅くなるというおそれも生じない。
の半導体記憶装置によれば、ビット線が出力を確定する
のに十分な電位差を有するようになるまでセンスアンプ
が無駄に電力を消費するのを防止することができるよう
になり、しかも、ビット線の電位差が十分になった場合
には直ちにセンスアンプが駆動されるので、アクセスタ
イムが遅くなるというおそれも生じない。
【図１】本発明の一実施例における読み出し回路のブロ
ック図である。
ック図である。
【図２】従来の半導体記憶装置における読み出し回路の
ブロック図である。
ブロック図である。
２ ＡＴＤ信号発生回路 ３ メモリセル回路 ４ センスアンプ ６ 出力確定検知回路
Claims (1)
- 【請求項１】データ読み出し時に複数のセンスアンプが
駆動して複数のメモリセルのデータを同時に読み出す半
導体記憶装置であって、 データ読み出し時に、１個のセンスアンプを駆動する第
１センスアンプ駆動手段と、 該１個のセンスアンプの出力が確定したことを検知する
出力確定検知手段と、該出力確定検知手段が出力の確定
を検知した場合に、残り全てのセンスアンプを駆動する
第２センスアンプ駆動手段とを備えている半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007880A JP2851470B2 (ja) | 1992-01-20 | 1992-01-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007880A JP2851470B2 (ja) | 1992-01-20 | 1992-01-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198185A JPH05198185A (ja) | 1993-08-06 |
| JP2851470B2 true JP2851470B2 (ja) | 1999-01-27 |
Family
ID=11677926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007880A Expired - Fee Related JP2851470B2 (ja) | 1992-01-20 | 1992-01-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2851470B2 (ja) |
-
1992
- 1992-01-20 JP JP4007880A patent/JP2851470B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198185A (ja) | 1993-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04364296A (ja) | 省電力機能を有するメモリおよびメモリの省電力方法 | |
| EP0517240B1 (en) | Random access memory device and method of controlling same in pipe line page mode | |
| JPH10228772A (ja) | 同期型半導体記憶装置 | |
| JPH0812756B2 (ja) | スタチックｒａｍ回路 | |
| US6192003B1 (en) | Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation | |
| JPH08195085A (ja) | データメモリ内のセンス増幅 | |
| JPH09265777A (ja) | 同期型ｄｒａｍ | |
| EP0208316B1 (en) | Dynamic memory device | |
| JP2851470B2 (ja) | 半導体記憶装置 | |
| US7764548B2 (en) | Semiconductor memory device which delays refreshment signal for performing self-refreshment | |
| EP0409274A2 (en) | Dynamic memory with a refresh control circuit | |
| JP3306702B2 (ja) | メモリ素子のデータ読み出し回路 | |
| JP3168581B2 (ja) | 半導体記憶装置 | |
| JPH06295258A (ja) | 半導体記憶装置及び記憶装置 | |
| JPH0490190A (ja) | 半導体記憶装置 | |
| JP2658533B2 (ja) | 半導体記憶装置 | |
| JPS6227473B2 (ja) | ||
| JPH0750094A (ja) | 半導体メモリ回路 | |
| JPH1166846A (ja) | 同期型半導体記憶装置 | |
| JP3284989B2 (ja) | 半導体記憶システム | |
| JP4704691B2 (ja) | 半導体記憶装置 | |
| JP3032034B2 (ja) | メモリ出力制御回路 | |
| US6498765B2 (en) | Semiconductor integrated circuit | |
| JP3131043B2 (ja) | 半導体集積回路装置 | |
| JP2990961B2 (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981029 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |