JP2848578B2 - 試験用同期信号発生装置 - Google Patents
試験用同期信号発生装置Info
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Description
【０００１】
【産業上の利用分野】この発明はビデオカメラに用いら
れる二次元イメージセンサを試験する装置のテレビモニ
タ出力部に対する同期信号発生部に適用される試験用同
期信号発生装置に関する。
れる二次元イメージセンサを試験する装置のテレビモニ
タ出力部に対する同期信号発生部に適用される試験用同
期信号発生装置に関する。
【０００２】
【従来の技術】まず、この発明の同期信号発生装置が利
用されるイメージセンサ試験装置の一般的構成を図６を
参照して説明する。イメージセンサの１つであるＣＣＤ
素子を試験する場合、ＣＣＤ駆動用ユニットのアナログ
系１１のアナログ信号と、ＣＣＤ駆動用ユニットのタイ
ミング系１２からのタイミング信号とが、被試験ＣＣＤ
素子１３へ供給され、被試験ＣＣＤ素子１３の出力がＡ
Ｄ変換器１４でデジタル信号に変換され、画像データメ
モリ１５に一旦取込まれ、その画像データメモリ１５に
取込まれたデータは画像処理部１６で処理され、その処
理結果が出力メモリ１７へ蓄えられる。同期信号発生部
１８でテレビジョン信号の同期信号が発生され、この同
期信号がテレビモニタ１９へ供給されると共に、その同
期信号と同期して出力メモリ１７が読出されてテレビモ
ニタ１９へ供給される。
用されるイメージセンサ試験装置の一般的構成を図６を
参照して説明する。イメージセンサの１つであるＣＣＤ
素子を試験する場合、ＣＣＤ駆動用ユニットのアナログ
系１１のアナログ信号と、ＣＣＤ駆動用ユニットのタイ
ミング系１２からのタイミング信号とが、被試験ＣＣＤ
素子１３へ供給され、被試験ＣＣＤ素子１３の出力がＡ
Ｄ変換器１４でデジタル信号に変換され、画像データメ
モリ１５に一旦取込まれ、その画像データメモリ１５に
取込まれたデータは画像処理部１６で処理され、その処
理結果が出力メモリ１７へ蓄えられる。同期信号発生部
１８でテレビジョン信号の同期信号が発生され、この同
期信号がテレビモニタ１９へ供給されると共に、その同
期信号と同期して出力メモリ１７が読出されてテレビモ
ニタ１９へ供給される。
【０００３】
【発明が解決しようとする課題】イメージセンサには画
素数が例えば２０万、２４万、４０万など各種のものが
あり、素子により基本レート（基本クロックの周波数）
が異なる。基本レートが異なっても同期信号はその水平
周期に対するパルス幅の比率は一定でなければならない
が、従来においてはパルス幅を決める計数値が一定のま
まであったため、水平周期に対するパルス幅の比率が正
規の対から大きくずれ、テレビモニタの動作がうまくゆ
かないことがあった。
素数が例えば２０万、２４万、４０万など各種のものが
あり、素子により基本レート（基本クロックの周波数）
が異なる。基本レートが異なっても同期信号はその水平
周期に対するパルス幅の比率は一定でなければならない
が、従来においてはパルス幅を決める計数値が一定のま
まであったため、水平周期に対するパルス幅の比率が正
規の対から大きくずれ、テレビモニタの動作がうまくゆ
かないことがあった。
【０００４】また従来のイメージセンサ試験装置におい
ては、高品位テレビジョン（ＨＤＴＶ）の同期信号を発
生する機能をもっていなかった。将来においてＨＤＴＶ
用のイメージセンサを試験するために、従来のＮＴＳＣ
方式やＰＡＬ方式テレビジョンのイメージセンサ試験装
置に、ＨＤＴＶの同期信号発生部を追加することはハー
ドウェア規模が大となり、かつ経済的に好ましくない。
この点で一つの同期信号発生部で従来のＮＴＳＣ方式／
ＰＡＬ方式のテレビジョンの同期信号を発生でき、か
つ、ＨＤＴＶの同期信号も発生できることが望まれる。
ては、高品位テレビジョン（ＨＤＴＶ）の同期信号を発
生する機能をもっていなかった。将来においてＨＤＴＶ
用のイメージセンサを試験するために、従来のＮＴＳＣ
方式やＰＡＬ方式テレビジョンのイメージセンサ試験装
置に、ＨＤＴＶの同期信号発生部を追加することはハー
ドウェア規模が大となり、かつ経済的に好ましくない。
この点で一つの同期信号発生部で従来のＮＴＳＣ方式／
ＰＡＬ方式のテレビジョンの同期信号を発生でき、か
つ、ＨＤＴＶの同期信号も発生できることが望まれる。
【０００５】
【課題を解決するための手段】この発明によれば水平周
期Ｈの画素数と対応した値がＨレジスタにセットされ、
そのＨレジスタの全ビット出力と、そのうちの下位２ビ
ットを省略した出力とが加算器で加算され、Ｈレジスタ
の下位１ビットを省略した出力から、加算器の下位４ビ
ットを省略した出力が引算器で引算され、Ｈクロック発
生器にＨレジスタの出力が入力され、基本クロックを計
数し、Ｈ又はＨ／２を周期とするＨクロックが発生され
る。そのＨクロックごとにパターンメモリが順次読出さ
れ、その読出し出力によりＨクロック発生器から発生す
るＨクロックの周期をＨにするかＨ／２にするかの制御
がなされる。第１パルス発生器で加算器の下位４ビット
を省略した出力の値だけＨクロックから基本クロックを
計数してパルス幅がほぼ０．０８Ｈのパルスが発生さ
れ、第２パルス発生器で加算器の下位５ビットを省略し
た出力の値だけＨクロックから基本クロックを計数して
パルス幅がほぼ０．０４Ｈのパルスが発生され、第３パ
ルス発生器で引算器の出力の値だけＨクロックから基本
クロックを計数してパルス幅がほぼ０．４２Ｈのパルス
が発生される。第１、第２、第３パルス発生器の各出力
パルスと、パターンメモリの出力とが第１レベル選択信
号発生器へ供給され、これら入力の状態に応じて第１レ
ベル選択信号が発生され、その第１レベル選択信号の各
点に応じたデジタル値をデジタルレベル発生器から出力
してデジタル同期信号が出力され、そのデジタル同期信
号がＤＡ変換器によりアナログ同期信号に変換出力され
る。
期Ｈの画素数と対応した値がＨレジスタにセットされ、
そのＨレジスタの全ビット出力と、そのうちの下位２ビ
ットを省略した出力とが加算器で加算され、Ｈレジスタ
の下位１ビットを省略した出力から、加算器の下位４ビ
ットを省略した出力が引算器で引算され、Ｈクロック発
生器にＨレジスタの出力が入力され、基本クロックを計
数し、Ｈ又はＨ／２を周期とするＨクロックが発生され
る。そのＨクロックごとにパターンメモリが順次読出さ
れ、その読出し出力によりＨクロック発生器から発生す
るＨクロックの周期をＨにするかＨ／２にするかの制御
がなされる。第１パルス発生器で加算器の下位４ビット
を省略した出力の値だけＨクロックから基本クロックを
計数してパルス幅がほぼ０．０８Ｈのパルスが発生さ
れ、第２パルス発生器で加算器の下位５ビットを省略し
た出力の値だけＨクロックから基本クロックを計数して
パルス幅がほぼ０．０４Ｈのパルスが発生され、第３パ
ルス発生器で引算器の出力の値だけＨクロックから基本
クロックを計数してパルス幅がほぼ０．４２Ｈのパルス
が発生される。第１、第２、第３パルス発生器の各出力
パルスと、パターンメモリの出力とが第１レベル選択信
号発生器へ供給され、これら入力の状態に応じて第１レ
ベル選択信号が発生され、その第１レベル選択信号の各
点に応じたデジタル値をデジタルレベル発生器から出力
してデジタル同期信号が出力され、そのデジタル同期信
号がＤＡ変換器によりアナログ同期信号に変換出力され
る。
【０００６】請求項２の発明によれば、更に第４パルス
発生器で、加算器の下位６ビットを省略した出力の値だ
けＨクロックから基本クロックを計数してパルス幅がほ
ぼ０．０２Ｈのパルスが発生され、引算器へ下位４ビッ
トを省略した出力を供給する代りに、加算器の下位６ビ
ットを省略した出力が第１マルチプレクサで切替え供給
可能とされ、第１、第２、第３、第４パルス発生器の各
出力とパターンメモリの出力とが第２レベル選択信号発
生器へ供給され、これら入力の状態に応じて第２レベル
選択信号が発生され、その第２レベル選択信号が第１レ
ベル選択信号の代りに第２マルチプレクサによりデジタ
ルレベル発生器へ切替え供給することが可能とされる。
発生器で、加算器の下位６ビットを省略した出力の値だ
けＨクロックから基本クロックを計数してパルス幅がほ
ぼ０．０２Ｈのパルスが発生され、引算器へ下位４ビッ
トを省略した出力を供給する代りに、加算器の下位６ビ
ットを省略した出力が第１マルチプレクサで切替え供給
可能とされ、第１、第２、第３、第４パルス発生器の各
出力とパターンメモリの出力とが第２レベル選択信号発
生器へ供給され、これら入力の状態に応じて第２レベル
選択信号が発生され、その第２レベル選択信号が第１レ
ベル選択信号の代りに第２マルチプレクサによりデジタ
ルレベル発生器へ切替え供給することが可能とされる。
【０００７】
【実施例】図１にこの発明の実施例を示す。Ｈレジスタ
２１に１水平周期Ｈの画素数（水平ブランキング期間を
含む）が設定される。Ｈレジスタ２１は例えば１２ビッ
トであり、その１２ビットの出力と、下位２ビットを省
略した１０ビットの出力とが加算器２２で加算される。
その加算器２２よりの１２ビット出力中の下位４ビット
が省略された８ビット出力が第１パルス発生器２３へ供
給され、加算器２２よりの下位５ビットが省略された７
ビット出力が第２パルス発生器２４へ供給され、加算器
２２よりの下位６ビットが省略された６ビット出力が第
４パルス発生器２５へ供給される。
２１に１水平周期Ｈの画素数（水平ブランキング期間を
含む）が設定される。Ｈレジスタ２１は例えば１２ビッ
トであり、その１２ビットの出力と、下位２ビットを省
略した１０ビットの出力とが加算器２２で加算される。
その加算器２２よりの１２ビット出力中の下位４ビット
が省略された８ビット出力が第１パルス発生器２３へ供
給され、加算器２２よりの下位５ビットが省略された７
ビット出力が第２パルス発生器２４へ供給され、加算器
２２よりの下位６ビットが省略された６ビット出力が第
４パルス発生器２５へ供給される。
【０００８】加算器２２よりそれぞれ下位４ビット及び
６ビットが省略された８ビット出力及び６ビット出力が
それぞれマルチプレクサ２６の一対の入力へ供給され
る。Ｈレジスタ２１からの下位１ビットが省略された１
１ビット出力からマルチプレクサ２６の出力が引算器２
７で引算される。引算器２７の出力は第３パルス発生器
２８へ供給される。端子２９からの基本クロックが第１
〜第４パルス発生器２３，２４，２８，２５及びＨクロ
ック発生器３１へ供給される。Ｈクロック発生器３１は
Ｈレジスタ２１の出力が与えられ、周期がＨ又はＨ／２
のＨクロックを発生する。そのＨクロックごとにパター
ンメモリ３２が読出される。
６ビットが省略された８ビット出力及び６ビット出力が
それぞれマルチプレクサ２６の一対の入力へ供給され
る。Ｈレジスタ２１からの下位１ビットが省略された１
１ビット出力からマルチプレクサ２６の出力が引算器２
７で引算される。引算器２７の出力は第３パルス発生器
２８へ供給される。端子２９からの基本クロックが第１
〜第４パルス発生器２３，２４，２８，２５及びＨクロ
ック発生器３１へ供給される。Ｈクロック発生器３１は
Ｈレジスタ２１の出力が与えられ、周期がＨ又はＨ／２
のＨクロックを発生する。そのＨクロックごとにパター
ンメモリ３２が読出される。
【０００９】パターンメモリ３２には同期信号のパター
ンが記憶されてあり、パターンメモリ３２の読出された
パターンデータによりＨクロック発生器３１は発生する
周期をＨとするかＨ／２とするかの決定がなされる。Ｈ
クロックは第１〜第４パルス発生器２３，２４，２８，
２５にも供給され、また端子３３からの同期起動パルス
が第１〜第４パルス発生器２３，２４，２８，２５、Ｈ
クロック発生器３１、パターンメモリ３２に与えられて
いる。第１〜第４パルス発生器２３，２４，２８，２５
はそれぞれ、同期起動パルス、Ｈクロックがそれぞれ入
力されるごとに、各与えられているデジタル値だけ、基
本クロックを計数し、そのデジタル値と対応した幅のパ
ルスを出力する。パターンメモリ３２は同期起動パルス
により読出しアドレスがリセットされる。
ンが記憶されてあり、パターンメモリ３２の読出された
パターンデータによりＨクロック発生器３１は発生する
周期をＨとするかＨ／２とするかの決定がなされる。Ｈ
クロックは第１〜第４パルス発生器２３，２４，２８，
２５にも供給され、また端子３３からの同期起動パルス
が第１〜第４パルス発生器２３，２４，２８，２５、Ｈ
クロック発生器３１、パターンメモリ３２に与えられて
いる。第１〜第４パルス発生器２３，２４，２８，２５
はそれぞれ、同期起動パルス、Ｈクロックがそれぞれ入
力されるごとに、各与えられているデジタル値だけ、基
本クロックを計数し、そのデジタル値と対応した幅のパ
ルスを出力する。パターンメモリ３２は同期起動パルス
により読出しアドレスがリセットされる。
【００１０】第１〜第４パルス発生器２３，２４，２
８，２５からのパルスを利用して同期信号が作成できる
ことを説明する。図２ＡにＨＤＴＶの同期信号を示す。
図でｔ 0 を同期信号の起点と仮定し、起点ｔ0 から同期
信号（波形）の各変化点までの時間ｔ1 〜ｔ6 は水平周
期Ｈに対し、図に示すようなおおよその関係になる。水
平周期ＨはＨＤＴＶでは約２９．６３μＳである。また
ＨＤＴＶでは同期信号の各部は低レベルＬ、中レベル
Ｍ、高レベルＨの３レベルのいずれかをとる。
８，２５からのパルスを利用して同期信号が作成できる
ことを説明する。図２ＡにＨＤＴＶの同期信号を示す。
図でｔ 0 を同期信号の起点と仮定し、起点ｔ0 から同期
信号（波形）の各変化点までの時間ｔ1 〜ｔ6 は水平周
期Ｈに対し、図に示すようなおおよその関係になる。水
平周期ＨはＨＤＴＶでは約２９．６３μＳである。また
ＨＤＴＶでは同期信号の各部は低レベルＬ、中レベル
Ｍ、高レベルＨの３レベルのいずれかをとる。
【００１１】またＮＴＳＣ方式及びＰＡＬ方式の同期信
号は図２Ｂに示すように、起点ｔ0 から同期信号の各変
化点までの時間ｔ7 〜ｔ11は水平周期Ｈに対しほぼ図に
示すような関係になる。水平周期ＨはＮＴＳＣ方式で約
６３．５μＳ、ＰＡＬ方式で６４μＳである。同期信号
の各部は低レベルＬか中レベルＭかの何れかをとる。ｔ
2 とｔ7 とは共に約０．０４Ｈであり、ｔ3 とｔ11とは
共に約０．０８Ｈであり、ｔ5 とｔ8 は共に０．５Ｈ、
ｔ6 とｔ9 は共にＨである。
号は図２Ｂに示すように、起点ｔ0 から同期信号の各変
化点までの時間ｔ7 〜ｔ11は水平周期Ｈに対しほぼ図に
示すような関係になる。水平周期ＨはＮＴＳＣ方式で約
６３．５μＳ、ＰＡＬ方式で６４μＳである。同期信号
の各部は低レベルＬか中レベルＭかの何れかをとる。ｔ
2 とｔ7 とは共に約０．０４Ｈであり、ｔ3 とｔ11とは
共に約０．０８Ｈであり、ｔ5 とｔ8 は共に０．５Ｈ、
ｔ6 とｔ9 は共にＨである。
【００１２】 〔Ｈ＋（Ｈ／４）〕／１６＝５Ｈ／６４＝０．０７８Ｈ≒０．０８Ｈ である。Ｈレジスタ２１の下位２ビットを省略した出力
はＨ／４であるから、加算器２２はＨ＋（Ｈ／４）＝Ａ
を演算しており、このＡの下位４ビットを省略した値Ａ
／１６＝０．０７８Ｈ≒０．０８Ｈ＝Ｂが第１パルス発
生器２３へ供給される。従って第１パルス発生器２３か
ら約０．０８Ｈの幅のパルスが出力される。第２パルス
発生器２４にはＡの下位５ビットを省略した値Ａ／３２
＝Ｂ／２≒０．０４Ｈが供給され、第２パルス発生器２
４から約０．０４Ｈの幅のパルスが出力される。Ａの下
位６ビットを省略した値Ｂ／４≒０．０２Ｈが第４パル
ス発生器２５へ供給され、これより約０．０２Ｈ幅のパ
ルスが出力される。
はＨ／４であるから、加算器２２はＨ＋（Ｈ／４）＝Ａ
を演算しており、このＡの下位４ビットを省略した値Ａ
／１６＝０．０７８Ｈ≒０．０８Ｈ＝Ｂが第１パルス発
生器２３へ供給される。従って第１パルス発生器２３か
ら約０．０８Ｈの幅のパルスが出力される。第２パルス
発生器２４にはＡの下位５ビットを省略した値Ａ／３２
＝Ｂ／２≒０．０４Ｈが供給され、第２パルス発生器２
４から約０．０４Ｈの幅のパルスが出力される。Ａの下
位６ビットを省略した値Ｂ／４≒０．０２Ｈが第４パル
ス発生器２５へ供給され、これより約０．０２Ｈ幅のパ
ルスが出力される。
【００１３】ｔ4 ＝ｔ5 −ｔ1 であり、ｔ5 は０．５
Ｈ、つまりＨレジスタ２１の下位１ビットを省略した出
力であるから、マルチプレクサ２６で加算器２２の下位
６ビットを省略した出力（Ｂ／４）を選択することによ
り引算器２７の出力は０．５Ｈ−Ｂ／４≒ｔ4 となり、
この時、第３パルス発生器２８から幅約ｔ4 のパルスが
出力される。マルチプレクサ２６で加算器２２の下位４
ビットを省略した出力Ｂが選択されると、引算器２７の
出力は０．５Ｈ−Ｂ≒ｔ8 −ｔ11＝ｔ10となり、第３パ
ルス発生器２８から幅約ｔ10のパルスが出力される。
Ｈ、つまりＨレジスタ２１の下位１ビットを省略した出
力であるから、マルチプレクサ２６で加算器２２の下位
６ビットを省略した出力（Ｂ／４）を選択することによ
り引算器２７の出力は０．５Ｈ−Ｂ／４≒ｔ4 となり、
この時、第３パルス発生器２８から幅約ｔ4 のパルスが
出力される。マルチプレクサ２６で加算器２２の下位４
ビットを省略した出力Ｂが選択されると、引算器２７の
出力は０．５Ｈ−Ｂ≒ｔ8 −ｔ11＝ｔ10となり、第３パ
ルス発生器２８から幅約ｔ10のパルスが出力される。
【００１４】以上のように第１〜第４パルス発生器２
３，２４，２８，２５から約０．０８Ｈ≒ｔ3 ＝ｔ11、
約０．０４Ｈ≒ｔ2 ＝ｔ7 、約ｔ4 又は約ｔ10、約０．
０２Ｈ≒ｔ1 の各幅のパルスが得られるから、これらを
組合せることにより、ＨＤＴＶの同期信号、ＮＴＳＣ／
ＰＡＬ方式の同期信号の何れでも作ることが可能である
ことが理解できよう。第１〜第４パルス発生器２３，２
４，２８，２５の各出力とパターンメモリ３２の読出し
出力とがデジタル同期信号発生器３４へ供給されて、デ
ジタルの同期信号が作られ、そのデジタル同期信号がＤ
Ａ変換器３５でアナログ信号に変換されて同期信号が得
られる。
３，２４，２８，２５から約０．０８Ｈ≒ｔ3 ＝ｔ11、
約０．０４Ｈ≒ｔ2 ＝ｔ7 、約ｔ4 又は約ｔ10、約０．
０２Ｈ≒ｔ1 の各幅のパルスが得られるから、これらを
組合せることにより、ＨＤＴＶの同期信号、ＮＴＳＣ／
ＰＡＬ方式の同期信号の何れでも作ることが可能である
ことが理解できよう。第１〜第４パルス発生器２３，２
４，２８，２５の各出力とパターンメモリ３２の読出し
出力とがデジタル同期信号発生器３４へ供給されて、デ
ジタルの同期信号が作られ、そのデジタル同期信号がＤ
Ａ変換器３５でアナログ信号に変換されて同期信号が得
られる。
【００１５】図３にデジタル同期信号発生器３４の具体
例を示す。第１パルス発生器２３の出力パルスはオア回
路３６，３７へ供給され、第２パルス発生器２４の出力
パルスはオア回路３８及びデュアルデコーダ３９の入力
端子Ａ１へ供給され、第４パルス発生器２５の出力パル
スはデュアルデコーダ３９の入力端子Ａ２へ供給され、
第３パルス発生器２８の出力パルスはオア回路４１へ供
給される。パターンメモリ３２の読出し出力はオア回路
３６，３７，３８，４１へも供給される。オア回路３
６，４１の出力はそれぞれデュアルデコーダ３９の入力
端子Ｅ０，Ｅ１へ供給される。オア回路３７，３８，４
１の各反転出力はそれぞれ反転されてアンド回路４２へ
供給される。
例を示す。第１パルス発生器２３の出力パルスはオア回
路３６，３７へ供給され、第２パルス発生器２４の出力
パルスはオア回路３８及びデュアルデコーダ３９の入力
端子Ａ１へ供給され、第４パルス発生器２５の出力パル
スはデュアルデコーダ３９の入力端子Ａ２へ供給され、
第３パルス発生器２８の出力パルスはオア回路４１へ供
給される。パターンメモリ３２の読出し出力はオア回路
３６，３７，３８，４１へも供給される。オア回路３
６，４１の出力はそれぞれデュアルデコーダ３９の入力
端子Ｅ０，Ｅ１へ供給される。オア回路３７，３８，４
１の各反転出力はそれぞれ反転されてアンド回路４２へ
供給される。
【００１６】オア回路３７，３８，４１及びアンド回路
４２は第１レベル選択信号発生器４３を構成し、その出
力がマルチプレクサ４４の入力端子Ａ１へ供給され、マ
ルチプレクサ４４の入力端子Ａ２には常時“０”が与え
られている。デュアルデコーダ３９の出力端子Ｑ０３と
Ｑ１０とが互いに接続され、その接続点と、出力端子Ｑ
００とが排他的論理和回路４５の両入力側に接続され、
出力端子Ｑ０２と排他的論理和回路４５の出力側とがそ
れぞれマルチプレクサ４４の入力端子Ｂ０，Ｂ１に接続
される。オア回路３６，４１及びデュアルデコーダ３
９、排他的論理和回路４５は第２レベル選択信号発生器
４６を構成している。
４２は第１レベル選択信号発生器４３を構成し、その出
力がマルチプレクサ４４の入力端子Ａ１へ供給され、マ
ルチプレクサ４４の入力端子Ａ２には常時“０”が与え
られている。デュアルデコーダ３９の出力端子Ｑ０３と
Ｑ１０とが互いに接続され、その接続点と、出力端子Ｑ
００とが排他的論理和回路４５の両入力側に接続され、
出力端子Ｑ０２と排他的論理和回路４５の出力側とがそ
れぞれマルチプレクサ４４の入力端子Ｂ０，Ｂ１に接続
される。オア回路３６，４１及びデュアルデコーダ３
９、排他的論理和回路４５は第２レベル選択信号発生器
４６を構成している。
【００１７】マルチプレクサ４４の出力Ｑ０，Ｑ１がレ
ベル発生器４７の入力端子Ａ，Ｂへ供給され、レベル発
生器４７の入力端子Ｄ０，Ｄ１，Ｄ２にそれぞれ各８ビ
ットのデジタルレベルＭ，Ｈ，Ｌが供給される。レベル
発生器４７は入力端子Ａ，Ｂの値に応じて入力端子Ｄ
０，Ｄ１，Ｄ２の何れかのデジタルレベルが出力端子Ｑ
を通じてＤＡ変換器３５へ供給される。端子４８からの
モード選択信号が“０”の場合はマルチプレクサ４４は
その入力端子Ａ０，Ａ１の入力が選択され、モード選択
信号が“１”の時は入力端子Ｂ０，Ｂ１の入力が選択さ
れる。また図１においてマルチプレクサ２６は端子４８
のモード選択信号が“０”の場合は下位４ビットを省略
した８ビット出力が選択され、モード選択信号が“１”
の場合は下位６ビットを省略した６ビット出力が選択さ
れる。
ベル発生器４７の入力端子Ａ，Ｂへ供給され、レベル発
生器４７の入力端子Ｄ０，Ｄ１，Ｄ２にそれぞれ各８ビ
ットのデジタルレベルＭ，Ｈ，Ｌが供給される。レベル
発生器４７は入力端子Ａ，Ｂの値に応じて入力端子Ｄ
０，Ｄ１，Ｄ２の何れかのデジタルレベルが出力端子Ｑ
を通じてＤＡ変換器３５へ供給される。端子４８からの
モード選択信号が“０”の場合はマルチプレクサ４４は
その入力端子Ａ０，Ａ１の入力が選択され、モード選択
信号が“１”の時は入力端子Ｂ０，Ｂ１の入力が選択さ
れる。また図１においてマルチプレクサ２６は端子４８
のモード選択信号が“０”の場合は下位４ビットを省略
した８ビット出力が選択され、モード選択信号が“１”
の場合は下位６ビットを省略した６ビット出力が選択さ
れる。
【００１８】ＮＴＳＣ／ＰＡＬ方式の同期信号は図４Ｈ
に示すような波形であり、この波形は区間４９の長さ
０．５Ｈの波形と、区間５１の長さ０．５Ｈの波形と、
区間５２の長さＨの波形との組合せよりなっている。起
点ｔ0 、つまり同期起動パルス（図４Ａ）より同期信号
の各部は区間４９，５１，５２の何れに属するかを示す
データＤ1 ，Ｄ2 ，Ｄ3 が図４Ｇに示すように配列さ
れ、この順にこれらデータがパターンメモリ３２に記憶
されている。データＤ1 ，Ｄ2 が読出された時は、つま
り区間４９，５１ではＨクロック発生器３１は周期が
０．５ＨのＨクロックを発生し、データＤ3 が読出され
た時は、つまり区間５２ではＨクロック発生器３１は周
期がＨのＨクロックを発生するように制御される。
に示すような波形であり、この波形は区間４９の長さ
０．５Ｈの波形と、区間５１の長さ０．５Ｈの波形と、
区間５２の長さＨの波形との組合せよりなっている。起
点ｔ0 、つまり同期起動パルス（図４Ａ）より同期信号
の各部は区間４９，５１，５２の何れに属するかを示す
データＤ1 ，Ｄ2 ，Ｄ3 が図４Ｇに示すように配列さ
れ、この順にこれらデータがパターンメモリ３２に記憶
されている。データＤ1 ，Ｄ2 が読出された時は、つま
り区間４９，５１ではＨクロック発生器３１は周期が
０．５ＨのＨクロックを発生し、データＤ3 が読出され
た時は、つまり区間５２ではＨクロック発生器３１は周
期がＨのＨクロックを発生するように制御される。
【００１９】従って図４Ａに示す同期起動パルスが入力
されるとパターンメモリ３２内のアドレスカウンタのＨ
クロックの計数は図４Ｉに示すように計数値が変化し、
Ｈクロック発生器３１から図４Ｂに示すようなＨクロッ
クが当初は０．５Ｈ周期で発生し、第２パルス発生器２
４から図４Ｄに示すパルスが発生し、第１パルス発生器
２３から図４Ｅに示すパルスが発生し、第３パルス発生
器２８から図４Ｆに示すパルスが発生する。データＤ1
が読出されている時は、第２パルス発生器２４の出力パ
ルスがオア回路３８、アンド回路４２を通じて反転され
て区間４９の波形として出力される。この波形が繰返さ
れ、Ｈクロックの計数が７になるとメモリ３２からデー
タＤ2 が読出され、この状態では、第３パルス発生器２
８の出力パルスがオア回路４１、アンド回路４２で反転
されて区間５１の波形として出力される。この波形が繰
返され、Ｈクロックの計数が１３になると再び区間４９
の波形が繰返され、Ｈクロックの計数が１９になると、
データＤ3 が読出され、Ｈクロックの周期がＨとなり、
第１パルス発生器２３の出力パルスがオア回路３７、ア
ンド回路４２を通じて反転され区間５２の波形として出
力され、これが繰返される。このようにしてＮＴＳＣ／
ＰＡＬ方式の同期信号とほぼ同一波形のものが第１レベ
ル選択信号発生器４３から第１レベル選択信号として出
力される。
されるとパターンメモリ３２内のアドレスカウンタのＨ
クロックの計数は図４Ｉに示すように計数値が変化し、
Ｈクロック発生器３１から図４Ｂに示すようなＨクロッ
クが当初は０．５Ｈ周期で発生し、第２パルス発生器２
４から図４Ｄに示すパルスが発生し、第１パルス発生器
２３から図４Ｅに示すパルスが発生し、第３パルス発生
器２８から図４Ｆに示すパルスが発生する。データＤ1
が読出されている時は、第２パルス発生器２４の出力パ
ルスがオア回路３８、アンド回路４２を通じて反転され
て区間４９の波形として出力される。この波形が繰返さ
れ、Ｈクロックの計数が７になるとメモリ３２からデー
タＤ2 が読出され、この状態では、第３パルス発生器２
８の出力パルスがオア回路４１、アンド回路４２で反転
されて区間５１の波形として出力される。この波形が繰
返され、Ｈクロックの計数が１３になると再び区間４９
の波形が繰返され、Ｈクロックの計数が１９になると、
データＤ3 が読出され、Ｈクロックの周期がＨとなり、
第１パルス発生器２３の出力パルスがオア回路３７、ア
ンド回路４２を通じて反転され区間５２の波形として出
力され、これが繰返される。このようにしてＮＴＳＣ／
ＰＡＬ方式の同期信号とほぼ同一波形のものが第１レベ
ル選択信号発生器４３から第１レベル選択信号として出
力される。
【００２０】この図４Ｈに示した“１”，“０”のＮＴ
ＳＣ／ＰＡＬ方式の同期信号がマルチプレクサ４４の入
力端子Ａ１へ供給され、入力端子Ａ０は常時“０”であ
り、入力端子Ａ０，Ａ１が第１レベル選択信号として選
択されてレベル発生器４７へ供給される。レベル発生器
４７はその入力がＡ＝０、Ｂ＝０で中レベルＭを示すデ
ジタル値を、Ａ＝０、Ｂ＝１で低レベルＬを示すデジタ
ル値を、Ａ＝１、Ｂ＝０で高レベルＨを示すデジタル値
をそれぞれ出力する。従ってレベル発生器４７からＮＴ
ＳＣ／ＰＡＬ方式のデジタル同期信号が出力され、これ
がＤＡ変換器３５でアナログ信号に変換されてアナログ
の同期信号が得られる。
ＳＣ／ＰＡＬ方式の同期信号がマルチプレクサ４４の入
力端子Ａ１へ供給され、入力端子Ａ０は常時“０”であ
り、入力端子Ａ０，Ａ１が第１レベル選択信号として選
択されてレベル発生器４７へ供給される。レベル発生器
４７はその入力がＡ＝０、Ｂ＝０で中レベルＭを示すデ
ジタル値を、Ａ＝０、Ｂ＝１で低レベルＬを示すデジタ
ル値を、Ａ＝１、Ｂ＝０で高レベルＨを示すデジタル値
をそれぞれ出力する。従ってレベル発生器４７からＮＴ
ＳＣ／ＰＡＬ方式のデジタル同期信号が出力され、これ
がＤＡ変換器３５でアナログ信号に変換されてアナログ
の同期信号が得られる。
【００２１】ＨＤＴＶの同期信号は図５Ｈに示す波形を
している。この波形は区間５３の長さ０．５Ｈの波形
と、区間５４の長さ０．５Ｈの波形と、区間５５の長さ
Ｈの波形との組合せからなっている。区間５３は、０．
０２Ｈの低レベルＬと０．０２Ｈの高レベルＨと、０．
０４Ｈの中レベルＭと、（０．５−０．１）Ｈの低レベ
ルＬと、０．０２Ｈの中レベルＭとが順次連続され、区
間５４は０．５Ｈの始めの０．０２Ｈの低レベルＬと
０．０２Ｈの高レベルＨと（０．５−０．０４）Ｈの中
レベルＭとからなり、区間５５は１Ｈの始めの０．０２
Ｈの低レベルＬと０．０２Ｈの高レベルＨと、（１−
０．０４）Ｈの中レベルＭとからなる。起点（図５Ａの
同期開始信号）から区間５３が繰返され、その後、区間
５４が２回繰返されて、区間５５が繰返される。同期起
動パルス（図５Ａ）より同期信号の各部について区間５
３，５４，５５の何れに属するかを示すデータＤ4 ，Ｄ
5 ，Ｄ6が図５Ｇに示すように配列され、この順にこの
データがパターンメモリ３２の他の領域に記憶される。
つまり端子４８のモード選択信号がパターンメモリ３２
にも供給され、モード選択信号が“０”で、ＮＴＳＣ／
ＰＡＬ方式のデータ領域が、モード選択信号が“１”で
ＨＤＴＶのデータ領域が読出される。
している。この波形は区間５３の長さ０．５Ｈの波形
と、区間５４の長さ０．５Ｈの波形と、区間５５の長さ
Ｈの波形との組合せからなっている。区間５３は、０．
０２Ｈの低レベルＬと０．０２Ｈの高レベルＨと、０．
０４Ｈの中レベルＭと、（０．５−０．１）Ｈの低レベ
ルＬと、０．０２Ｈの中レベルＭとが順次連続され、区
間５４は０．５Ｈの始めの０．０２Ｈの低レベルＬと
０．０２Ｈの高レベルＨと（０．５−０．０４）Ｈの中
レベルＭとからなり、区間５５は１Ｈの始めの０．０２
Ｈの低レベルＬと０．０２Ｈの高レベルＨと、（１−
０．０４）Ｈの中レベルＭとからなる。起点（図５Ａの
同期開始信号）から区間５３が繰返され、その後、区間
５４が２回繰返されて、区間５５が繰返される。同期起
動パルス（図５Ａ）より同期信号の各部について区間５
３，５４，５５の何れに属するかを示すデータＤ4 ，Ｄ
5 ，Ｄ6が図５Ｇに示すように配列され、この順にこの
データがパターンメモリ３２の他の領域に記憶される。
つまり端子４８のモード選択信号がパターンメモリ３２
にも供給され、モード選択信号が“０”で、ＮＴＳＣ／
ＰＡＬ方式のデータ領域が、モード選択信号が“１”で
ＨＤＴＶのデータ領域が読出される。
【００２２】デュアルデコーダ３９では、入力端子Ｅ０
の入力が“１”で出力端子Ｑ００〜Ｑ０３が出力され、
入力端子Ｅ１の入力が“１”で出力端子Ｑ１０〜Ｑ１３
が出力される。また入力端子Ａ０及びＡ１の入力状態が
デコードされて出力端子Ｑ００〜Ｑ０３とＱ１０〜Ｑ１
３とにそれぞれ出力される。図５Ｂに示すようにＨクロ
ックが発生し、第４パルス発生器２５から図５Ｃに示す
パルスが発生し、第２パルス発生器２４から図５Ｄに示
すパルスが発生し、第１パルス発生器２３から図５Ｅに
示すパルスが発生し、第３パルス発生器２８から図５Ｆ
に示すパルスが発生する。これら４つのパルスに応じて
第２レベル選択信号発生器４６の出力が、マルチプレク
サ４４で選択され、その時、レベル発生器４７から発生
する出力が図５Ｈに示すＨＤＴＶの同期信号が生じるよ
うに、デュアルデコーダ３９の内容が作られる。従って
端子４８のモード選択信号を“１”にすればＤＡ変換器
３５からＨＤＴＶの同期信号が得られる。
の入力が“１”で出力端子Ｑ００〜Ｑ０３が出力され、
入力端子Ｅ１の入力が“１”で出力端子Ｑ１０〜Ｑ１３
が出力される。また入力端子Ａ０及びＡ１の入力状態が
デコードされて出力端子Ｑ００〜Ｑ０３とＱ１０〜Ｑ１
３とにそれぞれ出力される。図５Ｂに示すようにＨクロ
ックが発生し、第４パルス発生器２５から図５Ｃに示す
パルスが発生し、第２パルス発生器２４から図５Ｄに示
すパルスが発生し、第１パルス発生器２３から図５Ｅに
示すパルスが発生し、第３パルス発生器２８から図５Ｆ
に示すパルスが発生する。これら４つのパルスに応じて
第２レベル選択信号発生器４６の出力が、マルチプレク
サ４４で選択され、その時、レベル発生器４７から発生
する出力が図５Ｈに示すＨＤＴＶの同期信号が生じるよ
うに、デュアルデコーダ３９の内容が作られる。従って
端子４８のモード選択信号を“１”にすればＤＡ変換器
３５からＨＤＴＶの同期信号が得られる。
【００２３】
【発明の効果】以上述べたようにこの発明によれば、被
試験イメージセンサの画素数に応じて、その水平画素数
をＨレジスタ２１に格納すれば、加算器２２、引算器２
７、第１〜第３パルス発生器２３，２４，２８、Ｈクロ
ック発生器３１、パターンメモリ３２を用いて、基本ク
ロック周波数を変更しても、これに応じて、水平周期に
対し、常に所定の割合のパルス幅のパルスを発生し、こ
れら３つのパルスから同期信号の各部を作るため、常に
正しい波形の同期信号とほぼ一致したものが得られ、モ
ニタテレビの動作が不良となるようなおそれはない。
試験イメージセンサの画素数に応じて、その水平画素数
をＨレジスタ２１に格納すれば、加算器２２、引算器２
７、第１〜第３パルス発生器２３，２４，２８、Ｈクロ
ック発生器３１、パターンメモリ３２を用いて、基本ク
ロック周波数を変更しても、これに応じて、水平周期に
対し、常に所定の割合のパルス幅のパルスを発生し、こ
れら３つのパルスから同期信号の各部を作るため、常に
正しい波形の同期信号とほぼ一致したものが得られ、モ
ニタテレビの動作が不良となるようなおそれはない。
【００２４】またＮＴＳＣ／ＰＡＬ方式の同期信号の発
生に必要とする部分に、第４パルス発生器２５、マルチ
プレクサ２６，４４、第２レベル選択信号発生器４６程
度を付加するだけでＨＤＴＶの同期信号をも発生させる
ことができ、ＮＴＳＣ／ＰＡＬ方式の同期信号発生器
と、ＨＤＴＶ同期信号の発生器とを独立に設ける場合と
比較してハードウェア規模を著しく小さくすることがで
き、かつ安価に構成することができる。
生に必要とする部分に、第４パルス発生器２５、マルチ
プレクサ２６，４４、第２レベル選択信号発生器４６程
度を付加するだけでＨＤＴＶの同期信号をも発生させる
ことができ、ＮＴＳＣ／ＰＡＬ方式の同期信号発生器
と、ＨＤＴＶ同期信号の発生器とを独立に設ける場合と
比較してハードウェア規模を著しく小さくすることがで
き、かつ安価に構成することができる。
【図１】この発明の実施例を示すブロック図。
【図２】同期信号の波形の各部の水平周期Ｈに対する比
率を示す図。
率を示す図。
【図３】図１中のデジタル同期信号発生器３４の具体例
を示すブロック図。
を示すブロック図。
【図４】ＮＴＳＣ／ＰＡＬ方式の同期信号発生動作を示
すタイムチャート。
すタイムチャート。
【図５】ＨＤＴＶの同期信号発生動作を示すタイムチャ
ート。
ート。
【図６】イメージセンサ試験装置の一般的構成を示すブ
ロック図。
ロック図。
Claims (2)
- 【請求項１】 水平周期Ｈの画素数と対応した値がセッ
トされるＨレジスタと、 そのＨレジスタの出力中の全ビットと、そのうちの下位
２ビットを省略した出力とを加算する加算器と、 上記Ｈレジスタの出力の下位１ビットを省略した出力か
ら、上記加算器の出力の下位４ビットを省略した出力を
引算する引算器と、 上記Ｈレジスタの出力が入力され、基本クロックを計数
し、上記Ｈ又はＨ／２を周期とするＨクロックを出力す
るＨクロック発生器と、 上記Ｈクロックごとに順次読出され、その出力で上記Ｈ
クロック発生器から発生するＨクロックの周期をＨとす
るかＨ／２とするかを制御するパターンメモリと、 上記加算器の出力中の下位４ビットを省略した出力が供
給され、その値だけ上記Ｈクロックから上記基本クロッ
クを計数してパルス幅がほぼ０．０８Ｈのパルスを発生
する第１パルス発生器と、 上記加算器の出力中の下位５ビットを省略した出力が供
給され、その値だけ上記Ｈクロックから上記基本クロッ
クを計数してパルス幅がほぼ０．０４Ｈのパルスを発生
する第２パルス発生器と、 上記引算器の出力が供給され、その値だけ上記Ｈクロッ
クから上記基本クロックを計数してパルス幅がほぼ０．
４２Ｈのパルスを発生する第３パルス発生器と、 上記第１、第２、第３パルス発生器の各出力パルスと、
上記パターンメモリの出力とが供給され、その入力され
た３つのパルスの状態と、その供給されたメモリの出力
とに応じた第１レベル選択信号を発生する第１レベル選
択信号発生器と、 上記第１レベル選択信号に応じたデジタル値のデジタル
同期信号を出力するデジタルレベル発生器と、 上記デジタル同期信号をアナログ同期信号に変換出力す
るＤＡ変換器と、を具備する試験用同期信号発生装置。 - 【請求項２】 上記加算器の出力中の下位６ビットを省
略した出力が供給され、その値だけ上記Ｈクロックから
上記基本クロックを計数してパルス幅がほぼ０．０２Ｈ
のパルスを発生する第４パルス発生器と、 上記引算器へ上記下位４ビットを省略した出力を供給す
る代りに、上記加算器の出力中の下位６ビットを省略し
た出力を切替え供給することができる第１マルチプレク
サと、 上記第１、第２、第３、第４パルス発生器の各出力パル
ス及び上記パターンメモリの出力とが供給され、これら
の状態に応じた第２レベル選択信号を発生する第２レベ
ル選択信号発生器と、 上記第１レベル選択信号の代りに上記第２レベル選択信
号を切替えて上記デジタルレベル発生器へ供給する第２
マルチプレクサと、 を含むことを特徴とする請求項１記載の試験用同期信号
発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21729891A JP2848578B2 (ja) | 1991-08-28 | 1991-08-28 | 試験用同期信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21729891A JP2848578B2 (ja) | 1991-08-28 | 1991-08-28 | 試験用同期信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0556460A JPH0556460A (ja) | 1993-03-05 |
| JP2848578B2 true JP2848578B2 (ja) | 1999-01-20 |
Family
ID=16701949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21729891A Expired - Fee Related JP2848578B2 (ja) | 1991-08-28 | 1991-08-28 | 試験用同期信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848578B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007132892A (ja) | 2005-11-14 | 2007-05-31 | Advantest Corp | 半導体試験装置及びパフォーマンスボード |
-
1991
- 1991-08-28 JP JP21729891A patent/JP2848578B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556460A (ja) | 1993-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981006 |
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