JP2847482B2 - SRAM cell and method of manufacturing the same - Google Patents
SRAM cell and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り、特に
高集積化及びセル安定化に適したＳＲＡＭセル及びその
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an SRAM cell suitable for high integration and cell stabilization, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図１（Ａ）は従来のＳＲＡＭセルの平面
図であり、図１（Ｂ）は図１（Ａ）の等価回路図であ
る。図１を参照すると、従来のＳＲＡＭセルは第１及び
第２アクセストランジスタＴＡ１１，ＴＡ１２のゲート
として作用する一つのワード線Ｗ／Ｌと、前記アクセス
トランジスタＴＡ１１，ＴＡ１２の一方のドレイン／ソ
ース領域とコンタクト１４を介して各々連結されるビッ
ト線Ｂ／Ｌ１１，Ｂ／Ｌ１２がそれぞれ形成される。第
１及び第２ドライブトランジスタＴＤ１３，ＴＤ１４の
ゲートＣ′は、コンタクト１１，１２を介してアクティ
ブ領域Ｂ、即ちアクセストランジスタＴＡ１１，ＴＡ１
２の他方のソース／ドレイン領域と各々連結されるとと
もに、負荷抵抗Ｒに連結されて電源電圧Ｖｃｃが供給さ
れる。尚、第１及び第２ドライブトランジスタＴＤ１
３，ＴＤ１４のドレイン領域Ｄは、第１及び第２アクセ
ストランジスタＴＡ１１，ＴＡ１２の前記他方のソース
／ドレイン領域とＮ＋接合を介して連結される。そし
て、第１及び第２ドライブトランジスタＴＤ１３，ＴＤ
１４のソース領域Ｓはコンタクト１３を介して伝導性ラ
インＧと連結されて接地される。2. Description of the Related Art FIG. 1A is a plan view of a conventional SRAM cell, and FIG. 1B is an equivalent circuit diagram of FIG. Referring to FIG. 1, the conventional SRAM cell and one word line W / L which acts as a gate of the first and second access transistors TA11, TA 12, one of the drain / source of the access transistor TA11, TA 12
The bit lines B / L11 and B / L12 connected to the source region and the contacts 14 via the contacts 14, respectively, are formed. The gates C 'of the first and second drive transistors TD13, TD14 are connected to the active area B, that is, the access transistors TA11, TA1 via the contacts 11, 12.
The power supply voltage Vcc is connected to the other source / drain regions of the second circuit 2 and to the load resistor R. The first and second drive transistors TD1
3, the drain region D of TD14 is connected to the other source of the first and second access transistors TA11, TA12.
/ Drain region and an N + junction. Then, the first and second drive transistors TD13, TD
The source region S 14 is connected to the conductive line G via the contact 13 and is grounded.
【０００３】前記構造のＳＲＡＭセルの製造方法によれ
ば、先ずフィールド領域Ａとアクティブ領域Ｂに分けら
れた基板上に第１ポリシリコン膜からなる各トランジス
タのゲートを形成するが、第１及び第２ドライブトラン
ジスタＴＤ１３，ＴＤ１４のゲートＣ′はフローティン
グされて第１コンタクト１１を介してアクティブ領域Ｂ
と接触し、アクセストランジスタＴＡ１１，ＴＡ１２の
ゲートＣはワード線Ｗ／Ｌになる。次に、第１ＣＶＤ酸
化膜を基板の全面に形成してから第２コンタクト１２を
形成した後、第２ポリシリコン膜を蒸着し、所定のパタ
ーンにパターニングして伝導性ラインＧを形成する。次
に、さらに第２ＣＶＤ酸化膜を基板の全面に蒸着し、こ
れを選択的にエッチングして第３コンタクト１３を形成
した後、第３ポリシリコン膜を蒸着しパターニングして
負荷抵抗Ｒを形成するが、この負荷抵抗は第３コンタク
ト１３を介してドライブトランジスタＴＡ１３，ＴＡ１
４のフローティングゲートＣ′に連結される。第３ＣＶ
Ｄ酸化膜を全面に蒸着し、これを選択的にエッチングし
てアクセストランジスタＴＡ１１，ＴＡ１２のドレイン
領域に第４コンタクト１４を形成し、第４コンタクト１
４を介してアクセストランジスタＴＡ１１，ＴＡ１２の
前記一方のドレイン／ソース領域と連結される、金属か
らなるビット線を形成して従来のＳＲＡＭセルを製造す
る。According to the manufacturing method of the SRAM cell having the above structure, first, the gates of the respective transistors made of the first polysilicon film are formed on the substrate divided into the field region A and the active region B. The gates C 'of the two drive transistors TD13 and TD14 are floated, and the active area B is
And the gates C of the access transistors TA11 and TA12 become the word line W / L. Next, after forming a first CVD oxide film on the entire surface of the substrate and then forming a second contact 12, a second polysilicon film is deposited and patterned into a predetermined pattern to form a conductive line G. Next, a second CVD oxide film is further deposited on the entire surface of the substrate, and this is selectively etched to form a third contact 13, and then a third polysilicon film is deposited and patterned to form a load resistor R. However, this load resistance is connected to the drive transistors TA13 and TA1 through the third contact 13.
4 floating gates C '. 3rd CV
A D oxide film is deposited on the entire surface and is selectively etched to form a fourth contact 14 in the drain region of each of the access transistors TA11 and TA12.
4, the access transistors TA11 and TA12
A conventional SRAM cell is manufactured by forming a metal bit line connected to the one drain / source region.
【０００４】[0004]
【発明が解決しようとする課題】上記のように前記ＳＲ
ＡＭセル構造は非対称であり、その非対称性に起因して
セルが不安定であり、負荷抵抗の調整に限界がある。従
って、セル電流（ｃｅｌｌ ｓｔａｎｂｙ ｃｕｒｒｅ
ｎｔ）の調節が難しいばかりではなく、セルの大きさが
大きくなって高集積化に適しないという問題点がある。As described above, the SR
The AM cell structure is asymmetric, the cell is unstable due to the asymmetry, and there is a limit in adjusting the load resistance. Therefore, the cell current (cell standby curre)
Not only is it difficult to adjust (nt), but also there is a problem that the size of the cell becomes large and is not suitable for high integration.
【０００５】本発明の目的は高集積化及びセル安定化に
適したＳＲＡＭセル及びその製造方法を提供することに
ある。An object of the present invention is to provide an SRAM cell suitable for high integration and cell stabilization, and a method for manufacturing the same.
【０００６】[0006]
【課題を解決するための手段】前記目的を達成するため
に、本発明のＳＲＡＭセルは、アクティブ領域とフィー
ルド領域に分けられた基板と、基板のアクティブ領域に
形成された第１コンタクト用ホールと、前記第１コンタ
クト用ホール内に形成された基板コンタクト部（第１コ
ンタクト）と、前記基板コンタクト部から一定の間隔を
置いて形成されたボデー部分およびこのボデー部分の両
エッジ部分から基板コンタクト部を挟んで並列に長く延
長された一対の脚部分からなる第１伝導性ラインと、前
記基板コンタクト部から一定の間隔を置いて前記第１伝
導性ラインの一対の脚部分の上方と、脚部分の間のアク
ティブ領域の上方にわたって各々形成された第１及び第
２電極と、前記一対の脚部分のうち第１脚部分の両側の
アクティブ領域内に各々形成された一対の第１高濃度不
純物領域と、前記一対の伝導性ラインのうち第２脚部分
の両側のアクティブ領域内に各々形成された一対の第２
高濃度不純物領域と、各電極と基板コンタクト部との間
のアクティブ領域内に各々形成された一対の第３高濃度
不純物領域と、前記一対の第１高濃度不純物領域のうち
一つの領域に形成された第２コンタクトと、前記一対の
第２高濃度不純物領域のうち一つの領域に形成された第
３コンタクトと、前記第１脚部分の上部の第１電極上に
形成された第４コンタクトと、前記第２脚部分の上部の
第２電極上に形成された第５コンタクトと、前記第２コ
ンタクトから第１伝導性ラインの第２脚部分と交差する
ように長く延長されるとともに、第２コンタクトから第
５コンタクトまで第２脚部分の上部に長く延長されて前
記第２電極と接触する第２伝導性ラインと、前記第３コ
ンタクトを介して第１伝導性ラインの第２脚部分と交差
するように長く延長されるとともに、第３コンタクトか
ら第４コンタクトまで第１脚部分上に長く延長されて第
１電極と接触する第３伝導性ラインと、前記一対の第１
高濃度不純物領域のうち、他の領域に形成された第６コ
ンタクトと、前記一対の第２高濃度不純物領域のうち、
他の領域に形成された第７コンタクトと、前記第６コン
タクトを介して前記他の第１高濃度不純物領域と接触
し、前記第１及び第２脚部分と交差するように第１電極
の上部に長く形成された第４伝導性ラインと、前記第７
コンタクトを介して前記他の第２高濃度不純物領域と接
触し、前記第１及び第２脚部分と交差するように第２電
極の上部に長く形成された第５伝導性ラインとを含むこ
とを特徴とする。To achieve the above object, an SRAM cell according to the present invention comprises a substrate divided into an active region and a field region, a first contact hole formed in the active region of the substrate, and a first contact hole . A substrate contact portion (first core) formed in the first contact hole .
And Ntakuto), a pair of leg portions or Ranaru from both edges is extended longer in parallel across the substrate contact portion of the body portion is formed at regular intervals from the substrate contact portion and the body portion first and conductive lines, and on how the pair of leg portions of the first conductive lines at regular intervals from the substrate contact portion, first and second respectively formed over the upper active region between the leg portions Two electrodes, a pair of first high-concentration impurity regions respectively formed in active regions on both sides of the first leg portion of the pair of leg portions, and both sides of a second leg portion of the pair of conductive lines Pair of second regions formed in the active region of
A high-concentration impurity region, a pair of third high-concentration impurity regions respectively formed in an active region between each electrode and the substrate contact portion, and a first high-concentration impurity region formed in one of the pair of first high-concentration impurity regions A second contact, a third contact formed in one of the pair of second high-concentration impurity regions, and a fourth contact formed on the first electrode above the first leg portion. A fifth contact formed on the second electrode above the second leg, and a second contact extending from the second contact to intersect the second leg of the first conductive line. A second conductive line extended from the contact to the fifth contact above the second leg portion to contact the second electrode, and intersects the second leg portion of the first conductive line via the third contact; As long as you While being a third conductive line contacting the first electrode is extended longer on the first leg portion from the third contact to the fourth contact, first of the pair 1
A sixth contact formed in another of the high-concentration impurity regions; and a sixth contact in the pair of second high-concentration impurity regions.
A seventh contact formed in another region, and an upper portion of the first electrode contacting the other first high-concentration impurity region via the sixth contact and intersecting the first and second leg portions; A fourth conductive line formed long in the
A fifth conductive line formed in contact with the other second high-concentration impurity region via a contact and formed long on the second electrode so as to cross the first and second leg portions. Features.
【０００７】また、本発明の半導体装置の製造方法は、
基板のアクティブ領域に第１コンタクト用ホールを形成
する工程と、第１コンタクト用ホールを含めて基板の全
面に第１導電性物質を蒸着する工程と、前記第１導電性
物質をパターニングして、第１コンタクト用ホールに基
板コンタクト部を形成し、基板コンタクト部から一定の
間隔を置いて形成されたボデー部分およびボデー部分の
両エッジから基板コンタクト部を介して並列に長く延長
された一対の脚部分からなる第１伝導性ラインを形成す
る工程と、第１伝導性ラインを含めて基板上に第２導電
性物質を蒸着する工程と、前記第２導電性物質をパター
ニングして、前記基板コンタクト部と一定の間隔を置い
て前記第１伝導性ラインの一対の脚部分の上方及び、脚
部分の間のアクティブ領域の上方にわたって第１及び第
２電極を各々形成する工程と、前記第１伝導性ラインと
第１及び第２電極をマスクとしてアクティブ領域に不純
物をイオン注入して、前記第１電極に隣接した第１伝導
性ラインの第１脚部分の両側のアクティブ領域内に一対
の第１高濃度不純物領域を、前記第２電極に隣接した第
２脚部分の両側のアクティブ領域内に一対の第２高濃度
不純物領域を、各電極と基板コンタクト部との間のアク
ティブ領域内に一対の第３高濃度不純物領域を各々形成
する工程と、基板の全面に第１絶縁膜を形成する工程
と、前記第１絶縁膜を選択的にエッチングして、一対の
第１高濃度不純物領域のうち一つの領域と一対の第２高
濃度不純物領域のうち一つの領域上に各々第２コンタク
ト用ホール及び第３コンタクト用ホールを、第１及び第
２電極上に第４及び第５コンタクト用ホールを各々形成
する工程と、基板の全面に第３導電性物質を形成する工
程と、前記第３導電層をパターニングして、前記第２コ
ンタクトから第１伝導性ラインの第１脚部分と交差する
ように長く延長されるとともに、第２コンタクトから第
５コンタクトまで第２脚部分の上部に長く延長されて前
記第２電極と接触する第２伝導性ラインと、前記第３コ
ンタクトを介して第１伝導性ラインの第２脚部分と交差
するように長く延長されるとともに、第３コンタクトか
ら第４コンタクトまで第１脚部分上に長く延長されて第
１電極と接触する第３伝導性ラインを形成する工程と、
基板の全面に第２絶縁膜を形成する工程と、第２絶縁膜
及び第１絶縁膜を選択的にエッチングして、一対の第１
高濃度不純物領域のうち他の領域と一対の第２高濃度不
純物領域のうち他の領域に第６及び第７コンタクト用ホ
ールを各々形成する工程と、第４導電性物質を基板の全
面に蒸着する工程と、前記第４導電性物質をパターニン
グして、第６コンタクトを介して前記他の第１高濃度不
純物領域と接触し、第１電極上に長く延長形成された第
４伝導性ラインと、第７コンタクトを介して前記他の第
２高濃度不純物領域と接触し、第２電極上に長く延長形
成された第５伝導性ラインを形成する工程とを含むこと
を特徴とする。[0007] In the method of the present invention,
Forming a first hole for contact to the active region of the substrate, and depositing a first conductive material a first hole for contact the entire surface of the containing Umate substrate, by patterning the first conductive material , the first hole contact to form a substrate contact portion, a pair of which is extended long in parallel from both edges of the body portion and the body portion formed at regular intervals from the substrate contact portion through the substrate contact portion forming a first conductive line comprised of leg portions, and depositing a second conductive material of the first conductive lines including Umate substrate, by patterning the second conductive material, wherein upper side of the pair of leg portions of the first conductive line and the substrate contact portion at regular intervals and, forming respectively a first and a second electrode over the upper side of the active region between the leg portions That the step, wherein the first conductive line and the first and second electrodes by ion-implanting an impurity into the active region as a mask, on both sides of the first leg portion of the first conductive line adjacent to the first electrode A pair of first high-concentration impurity regions are formed in the active region, and a pair of second high-concentration impurity regions are formed in the active regions on both sides of the second leg portion adjacent to the second electrode. Forming a pair of third high-concentration impurity regions in the active region between them, forming a first insulating film over the entire surface of the substrate, and selectively etching the first insulating film to form a pair of the third high-concentration impurity regions. A second contact hole and a third contact hole are respectively formed on one region of the first high concentration impurity region and one region of the pair of second high concentration impurity regions, and a second contact hole is formed on the first and second electrodes. 4 and for the fifth contact A step of respectively forming Lumpur, forming a third conductive material on the entire surface of the substrate, by patterning the third conductive layer, a first leg portion of the first conductive line from said second contact A second conductive line that extends long so as to cross and extends over the second leg from the second contact to the fifth contact and contacts the second electrode; and via the third contact. A third conductive line extended to intersect the second leg of the first conductive line and extended from the third contact to the fourth contact on the first leg to contact the first electrode. Forming a;
Forming a second insulating film over the entire surface of the substrate; and selectively etching the second insulating film and the first insulating film to form a pair of first insulating films.
The sixth and seventh contact holes are connected to another region of the high concentration impurity region and another region of the pair of second high concentration impurity regions.
A step of respectively forming Lumpur, and depositing a fourth conductive material on the entire surface of the substrate, and patterning the fourth conductive material, the other of the first high concentration impurity region via the sixth contact And a fourth conductive line extending long on the first electrode and contacting the other second high-concentration impurity region through a seventh contact to extend long on the second electrode. Forming a fifth conductive line.
【０００８】[0008]
【実施例】図２（Ａ）は本発明の実施例によるＳＲＡＭ
セルのレイアウトを示し、図２（Ｂ）は図２（Ａ）のＳ
ＲＡＭセルの等価回路を示し、図３の（Ａ）〜（Ｄ）
は、図２（Ａ）のＡ−Ａ′線、Ｂ−Ｂ′線、Ｃ−Ｃ′
線、Ｄ−Ｄ′線における断面図を各々示す。FIG. 2A is an SRAM according to an embodiment of the present invention.
FIG. 2B shows a cell layout, and FIG.
3A to 3D show equivalent circuits of a RAM cell .
Is, A-A 'line, B-B' shown in FIG. 2 (A) line, C-C '
And a cross-sectional view taken along line DD ′.
【０００９】図２及び図３を参照すると、本発明のＳＲ
ＡＭセルでは、基板３０は“Ｚ”字形状のアクティブ領
域３４を有し、アクティブ領域３４は第１コンタクトＣ
２１を中心として対称的な構造を有する。そして、第１
コンタクトＣ２１を中心として対称的た構造を有する、
ポリシリコン膜からなるワード線Ｗ／Ｌ（４０）が形成
される。Referring to FIGS. 2 and 3, the SR of the present invention is shown.
In the AM cell, the substrate 30 has a “Z” -shaped active area 34, and the active area 34 is the first contact C.
21 has a symmetrical structure. And the first
Having a structure symmetrical about the contact C21,
A word line W / L (40) made of a polysilicon film is formed.
【００１０】ワード線Ｗ／Ｌ（４０）は、第１コンタク
トＣ２１と一定の間隔を保持して形成されたボデー部分
Ｗ／Ｌ（４０−３）と、第１コンタクトＣ２１を中心と
して前記ボデー部分Ｗ／Ｌ（４０−３）の両エッジ部分
から並列に長く延長された一対の脚部分Ｗ／Ｌ（４０−
１），Ｗ／Ｌ（４０−２）とからなる。[0010] word lead wire W / L (40), the body portion formed by maintaining a constant distance between the first contact C21
W / L ( 40-3 ) and a pair of leg portions W / L ( 40- ) extended in parallel from both edges of the body portion W / L ( 40-3 ) around the first contact C21.
1 ) , W / L ( 40-2 ) .
【００１１】前記ワード線Ｗ／Ｌ（４０）をゲートとす
る第１アクセストランジスタＴＡ２１，第２アクセスト
ランジスタＴＡ２２は、第１コンタクトＣ２１を中心と
して対称的に形成される。トランジスタＴＡ２１，ＴＡ
２２のゲート４０−２１，４０−２２は、ワード線Ｗ／
Ｌ（４０）の一部である（段落００２１を参照）。第１
ドライブトランジスタＴＤ２３と第２ドライブトランジ
スタＴＤ２４は、第１コンタクトと各アクセストランジ
スタとの間で基板に対称的に形成される。The first access transistor TA21 and the second access transistor TA22 having the word line W / L (40) as a gate are formed symmetrically about the first contact C21 . Transistors TA21, TA
22 gates 40-21 and 40-22 are connected to the word line W /
L (40) (see paragraph 0021). First
Drive transistor TD23 and second drive transistor TD24 is symmetrically formed in the substrate between the first contact and the access transistor.
【００１２】第１及び第２ドライブトランジスタＴＤ２
３，ＴＤ２４それぞれのゲート４３−２３，４３−２４
はポリシリコン膜からなり、一対の脚部分Ｗ／Ｌ（４０
−１），Ｗ／Ｌ（４０−２）の一部分及びこれらの間の
アクティブ領域３４の上方に各々形成される。First and second drive transistors TD2
3, TD24 each of the gate 43-23,43-24
Is formed of a polysilicon film, and a pair of leg portions W / L ( 40
-1) are respectively formed in a portion and the upper side of the active region 34 between these W / L (40-2).
【００１３】一対のビット線Ｂ／Ｌ２１（５３−２
１），Ｂ／Ｌ２２（５３−２２）は、金属からなり、各
々第１及び第２ドライブトランジスタＴＤ２３，ＴＤ２
４のゲート４３−２３，４３−２４の上方に、ワード線
の各脚部分Ｗ／Ｌ（４０−１），Ｗ／Ｌ（４０−２）と
交差する方向に長く形成される（図３（Ｄ）を参照）。
一対のビット線のうち、ビット線Ｂ／Ｌ２１（５３−２
１）は第１アクセストランジスタＴＡ２１のドレイン／
ソース領域４５−２１と第６コンタクトＣ２６を介して
接触し、ビット線Ｂ／Ｌ２２（５３−２２）は第２アク
セストランジスタＴＡ２２のドレイン／ソース領域４５
−２２と第７コンタクトＣ２７を介して接触する（図３
（Ｂ）も参照）。A pair of bit lines B / L21 (53-2)
1) , B / L22 (53-22) are made of metal and have first and second drive transistors TD23 and TD2, respectively.
On sides of the gate 43-23,43-24 of 4, each leg portion of the word line W / L (40-1), is elongated in a direction intersecting the W / L (40-2) (Figure 3 (See (D)) .
Of the pair of bit lines, bit line B / L21 (53-2
1) is the drain of the first access transistor TA21 /
The bit line B / L22 (53-22) is in contact with the source region 45-21 via the sixth contact C26, and is connected to the drain / source region 45 of the second access transistor TA22.
-22 via the seventh contact C27 (see FIG. 3).
(See also (B)) .
【００１４】ＳＲＡＭセルの第１負荷抵抗Ｒ２１用の配
線４９−２１は、ワード線の第１脚部分Ｗ／Ｌ（４０−
１）とその上方で交差して第２コンタクトＣ２２を介し
て第１アクセストランジスタＴＡ２１のソース／ドレイ
ン領域４４−２１（すなわち第１ドライブトランジスタ
ＴＤ２３のドレイン領域４５−２３）と接触し、第２コ
ンタクトＣ２２から第２脚部分Ｗ／Ｌ（４０−２）に沿
って延びて第５コンタクトＣ２５を介して第２ドライブ
トランジスタＴＤ２４のゲート４３−２４と接触する構
造を有する。また、第２負荷抵抗Ｒ２２用の配線４９−
２２は、第２脚部分Ｗ／Ｌ（４０−２）とその上方で交
差して第３コンタクトＣ２３を介して第２アクセストラ
ンジスタＴＡ２２のソース／ドレイン領域４４−２２
（すなわち第２ドライブトランジスタＴＤ２４のドレイ
ン領域４５−２４）と接触し、第３コンタクトＣ２３か
ら第１脚部分Ｗ／Ｌ（４０−１）に沿って延びて第４コ
ンタクトＣ２４を介して第１ドライブトランジスタＴＤ
２３のゲート４３−２３と接触する構造を有する（図３
（Ｃ）も参照）。 An arrangement for the first load resistor R21 of the SRAM cell is provided.
The line 49-21 is connected to the first leg portion W / L ( 40-
1 ) and the source / drain of the first access transistor TA21 via the second contact C22.
Contact the emission region 44-21 (that is, the drain region 45-23 of the first drive transistor TD23), the fifth contact C25 from the second contact C22 extends along the second leg portion W / L (40-2) Via the gate 43-24 of the second drive transistor TD24 through the gate. Further , a wiring 49- for the second load resistor R22 is provided .
22, the source / drain regions of the second leg portion W / L (40-2) and at its upper through the third contact C23 Plug exchange <br/> second access transistor TA22 44-22
( Ie, the drain region 45-24 of the second drive transistor TD24 ) , extends from the third contact C23 along the first leg portion W / L ( 40-1 ) , and extends through the fourth contact C24. Transistor TD
23 is in contact with the gate 43-23 (FIG. 3).
(See also (C)) .
【００１５】前記第１及び第２負荷抵抗Ｒ２１，Ｒ２２
用の配線はポリシリコン膜からなるが、前記第１負荷抵
抗Ｒ２１用の配線のうち、第２コンタクトＣ２２と第５
コンタクトＣ２５との間の部分は不純物がドーピングさ
れてこれらを連結させるための低抵抗配線Ｌ２１として
作用し、第２負荷抵抗Ｒ２２用の配線のうち第３コンタ
クトＣ２３と第４コンタクトＣ２４との間の部分は不純
物がドーピングされてこれらを連結させるための低抵抗
配線Ｌ２２として作用する。The first and second load resistors R21, R22
The wiring of the use is made of a polysilicon film, and a wiring for the first load resistor R21, a second contact C22 fifth
A portion between the contact C25 and the contact C25 is doped with an impurity to act as a low-resistance wiring L21 for connecting them, and among the wiring for the second load resistor R22, a portion between the third contact C23 and the fourth contact C24. The portion is doped with impurities and functions as a low-resistance wiring L22 for connecting them.
【００１６】第１コンタクトＣ２１用のホールにはポリ
シリコン膜からなる基板コンタクト部４１（第１コンタ
クトＣ２１）が形成され、第１及び第２ドライブトラン
ジスタＴＤ２３，ＴＤ２４のソース領域４４−２３，４
４−２４は基板コンタクト部４１を介して基板と連結さ
れる（図３（Ａ）参照）。In the hole for the first contact C21, a substrate contact portion 41 (first contour) made of a polysilicon film is provided.
Transfected C21) is formed, the first and second drive transistor TD 2 3, TD 2 4 source region 44-23,4
Reference numeral 4-24 is connected to the substrate via the substrate contact portion 41 (see FIG. 3A) .
【００１７】本発明のＳＲＡＭセルは第１及び第２アク
セストランジスタＴＡ２１，ＴＡ２２のゲート４０−２
１，４０−２２の下の基板上に、そして第１及び第２ド
ライブトランジスタＴＤ２３，ＴＤ２４のゲート４３−
２３，４３−２４の下の基板上に形成された第１絶縁膜
３７（図３（Ａ），（Ｃ）参照）と、ワード線Ｗ／Ｌ
（４０）と第１及び第２ドライブトランジスタＴＤ２
３，ＴＤ２４のゲート４３−２３，４３−２４との間を
絶縁させるためにこれらの間に形成された第２絶縁膜４
２（図３（Ｂ）参照）と、ワード線Ｗ／Ｌ（４０）と第
１及び第２抵抗Ｒ２１，Ｒ２２間を絶縁させるためにこ
れらの間に形成された第３絶縁膜４７（図３（Ｃ）参
照）と、第１及び第２抵抗Ｒ２１，Ｒ２２を含んだ第３
絶縁膜４７上に形成された第４絶縁膜５０と、第４絶縁
膜５０上に形成された平坦化膜５１をさらに含む。The SRAM cell according to the present invention comprises a gate 40-2 of the first and second access transistors TA21 and TA22.
On the substrate under the 1,40-22, and first and second drive transistor TD23, TD24 gate 43-
The first insulating film 37 (see FIGS. 3A and 3C) formed on the substrate below the base lines 23 and 43-24 and the word line W / L
( 40 ) and the first and second drive transistors TD2
3, a second insulating film 4 formed between the gates 43-23 and 43-24 of the TD24 to insulate them from each other.
2 (see FIG. 3B) and a third insulating film 47 formed between the word line W / L ( 40 ) and the first and second resistors R21 and R22 to insulate them from each other . (C) See
And irradiation), third including the first and second resistors R21, R22
It further includes a fourth insulating film 50 formed on the insulating film 47, and a planarizing film 51 formed on the fourth insulating film 50.
【００１８】図４（Ａ）〜（Ｉ）は図２（Ａ）のＡ−
Ａ′線、図５（Ａ）〜（Ｉ）は図２（Ａ）のＢ−Ｂ′
線、図６（Ａ）〜（Ｉ）は図２（Ａ）のＣ−Ｃ′線、図
７（Ａ）〜（Ｉ）は図２（Ａ）のＤ−Ｄ′線における製
造工程図を各々示し、図８〜図１１は図２のＳＲＡＭセ
ルアレーを図４乃至図７の製造工程図に従って製造する
場合、各工程後の各層のパターンを示す。FIGS. 4 (A) to 4 (I) show A- in FIG. 2 (A).
A 'line, FIGS. 5A to 5I show BB' in FIG.
6 (A) to 6 (I) are production process diagrams along the line CC ′ in FIG. 2 (A), and FIGS. 7 (A) to 7 (I) are production process diagrams along the line DD ′ in FIG. 2 (A). 8 to 11 show the patterns of the respective layers after each step when the SRAM cell array of FIG. 2 is manufactured according to the manufacturing process diagrams of FIGS.
【００１９】以下、図４乃至図１１を参照して本発明の
実施例によるＳＲＡＭセルの製造方法を説明する。図４
（Ａ）乃至図７（Ａ）のように、シリコン基板３１上に
絶縁層３２とエピタキシャル層３３を順次形成して得ら
れる構造の基板を形成する。この際、シリコン基板３１
は高濃度の不純物がドーピングされた基板を使用する。
次に、基板３０をフィールド領域３５とアクティブ領域
３４に分け（図８（Ａ）参照）、基板３０のフィールド
領域３５上に通常のフィールド酸化工程により素子隔離
用フィールド酸化膜３６を形成する。Hereinafter, a method of manufacturing an SRAM cell according to an embodiment of the present invention will be described with reference to FIGS. FIG.
7A to 7A, an insulating layer 32 and an epitaxial layer 33 are sequentially formed on a silicon substrate 31 .
A substrate having a structure to be formed. At this time, the silicon substrate 31
Uses a substrate doped with a high concentration of impurities.
Next, the substrate 30 is divided into a field region 35 and an active region 34 (see FIG. 8A), and a field oxide film 36 for element isolation is formed on the field region 35 of the substrate 30 by a normal field oxidation process.
【００２０】図４（Ｂ）乃至図７（Ｂ）のように、基板
の全面にわたって第１絶縁膜として薄膜の酸化膜３７を
形成し、酸化膜３７とエピタキシャル層３３と絶縁膜３
２を選択的にエッチングし、さらにシリコン基板３１の
一部分をエッチングして埋込型第１コンタクトＣ２１用
のホールを形成する（図８の（Ｂ）参照）。前記酸化膜
３７はゲート絶縁膜として作用する。As shown in FIGS. 4B to 7B, a thin oxide film 37 is formed as a first insulating film over the entire surface of the substrate, and the oxide film 37, the epitaxial layer 33, and the insulating film 3 are formed.
2 selectively etched, first contactor preparative C21 buried by etching a portion of the silicon substrate 31 to further
Forming a hole (see FIG. 8 (B)). The oxide film
37 functions as a gate insulating film.
【００２１】図４（Ｃ）乃至図７（Ｃ）のように第１ポ
リシリコン膜３９を第１コンタクトＣ２１用ホールを含
めて基板の全面に蒸着し、図４（Ｄ）乃至図７（Ｄ）の
ように第１ポリシリコン膜３９をパターニングしてワー
ド線Ｗ／Ｌ（４０）と、第１コンタクトＣ２１用ホール
内に基板コンタクト部４１（第１コンタクトＣ２１）を
各々形成する（図９（Ｃ）参照）。この際、ワード線Ｗ
／Ｌ（４０）は第１コンタクトＣ２１を中心として並列
に長く形成された一対の脚部分Ｗ／Ｌ（４０−１），Ｗ
／Ｌ（４０−２）を含み、ワード線Ｗ／Ｌ（４０）のう
ち、図６（Ｄ）及び図７（Ｄ）のようにアクティブ領域
３４上方の部分４０−２１，４０−２２は各々第１及び
第２アクセストランジスタＴＡ２１，ＴＡ２２のゲート
として作用する。ここで、段落００１９で述べた構造の
基板を使用せず、通常の単結晶シリコン基板を使用する
場合には、前記のようにポリシリコン膜からなる埋込型
基板コンタクト部を形成せず、基板に不純物をイオン注
入して基板コンタクト部を形成することもできる。As shown in FIGS. 4C to 7C, the first polysilicon film 39 includes a hole for the first contact C21.
Deposited on the entire surface of Umate substrate, FIG. 4 (D) and to FIG. 7 by patterning the first polysilicon film 39 as shown in (D) the word line W / L (40), the hole for the first contact C21 < The substrate contact portions 41 (first contacts C21) are formed in the respective portions ( see FIG. 9C). At this time, the word line W
/ L ( 40 ) is parallel with the first contact C21 as the center
A pair of leg portions W / L ( 40-1 ), W
/ Include L (40-2), of the word line W / L (40), portions of the active region 34 on sides as shown in FIG. 6 (D) and FIG. 7 (D) 40- 2 1,40- 2 2 functions as gates of the first and second access transistors TA21 and TA22, respectively. Here, when a normal single crystal silicon substrate is used without using the substrate having the structure described in paragraph 0019, the buried substrate contact portion made of a polysilicon film is not formed as described above, and the substrate is not used. The substrate contact portion can be formed by ion-implanting impurities into the substrate.
【００２２】図４（Ｅ）乃至図７（Ｅ）のように、ワー
ド線Ｗ／Ｌ（４０）の露出面を全て覆うようにＣＶＤ酸
化膜からなる第２絶縁膜４２を形成する。第２ポリシリ
コン膜を基板の全面に蒸着し、ワード線の脚部分Ｗ／Ｌ
（４０−１），Ｗ／Ｌ（４０−２）の１部とこれら間の
アクティブ領域３４との上方に第２ポリシリコン膜が残
るようにパターニングする。これにより、第１コンタク
トＣ２１を中心として一定の間隔を置いてドライブトラ
ンジスタＴＤ２３，ＴＤ２４のゲート４３−２３，４３
−２４を形成する（図９（Ｄ））。As shown in FIGS. 4E to 7E, a second insulating film 42 made of a CVD oxide film is formed so as to cover the entire exposed surface of the word line W / L ( 40 ) . A second polysilicon film is deposited on the entire surface of the substrate, and the word line legs W / L
(40-1) is patterned such that the second polysilicon film remains over the W / L 1 parts of the active region 34 between these (40-2). As a result, the first contact
The gates 43-23, 43 of the drive transistors TD23, TD24 are arranged at regular intervals around the center C21.
-24 is formed (FIG. 9D).
【００２３】図４（Ｆ）乃至図７（Ｆ）のように、前記
ドライブトランジスタＴＤ２３，ＴＤ２４のゲート４３
−２３，４３−２４及びアクセストランジスタＴＡ２
１，ＴＡ２２のゲート４０−２１，４０−２２をマスク
としてアクティブ領域３４に高濃度のｎ＋型不純物をイ
オン注入して各トランジスタのソース／ドレイン領域４
４，４５を各々形成する。即ち、アクセストランジスタ
ＴＡ２１，ＴＡ２２のソース／ドレイン領域４４−２
１，４４−２２と、ドレイン／ソース領域４５−２１，
４５−２２、そして、ドライブトランジスタＴＤ２３，
ＴＤ２４のソース領域４４−２３，４４−２４と、ドレ
イン領域４５−２３，４５−２４が各々形成される。As shown in FIGS. 4F to 7F, the gates 43 of the drive transistors TD23 and TD24
-23, 43-24 and access transistor TA2
1, a high concentration n + -type impurity is ion-implanted into the active region 34 using the gates 40-21 and 40-22 of the TA 22 as a mask.
4, 45 are respectively formed. That is, the source / drain regions 44-2 of the access transistors TA21 and TA22.
1, 44-22 and the drain / source regions 45-21,
45-22 and the drive transistor TD23,
Source regions 44-23 and 44-24 and drain regions 45-23 and 45-24 of the TD24 are respectively formed.
【００２４】この際、図２（Ａ）の平面図と図２（Ｂ）
の等価回路に示すように、第１ドライブトランジスタＴ
Ｄ２３のドレイン領域４５−２３と第１アクセストラン
ジスタＴＡ２１のソース／ドレイン領域４４−２１は互
いに共有され、第２ドライブトランジスタＴＤ２４のド
レイン領域４５−２４と第２アクセストランジスタＴＡ
２２のソース／ドレイン領域４４−２２は互いに共有さ
れる。そして、図４（Ｆ）に示すように、ドライブトラ
ンジスタＴＤ２３，ＴＤ２４のソース領域４４−２３，
４４−２４の間には第１コンタクトＣ２１（前記埋込み
コンタクト部４１）が形成されており、これらソース領
域は第１コンタクトＣ２１を介して基板と接触して接地
される。At this time, the plan view of FIG. 2A and the plan view of FIG.
As shown in the equivalent circuit, the first drive transistor T
D2 3 of the drain region 45-2 3 and the source / drain regions 44-21 of the first access transistor TA21 is shared with each other, a drain region 45-2 4 of the second drive transistor TD2 4 second access transistor TA
The 22 source / drain regions 44-22 are shared with each other. Then, as shown in FIG. 4F, the source regions 44-23 and -23 of the drive transistors TD23 and TD24 are formed.
A first contact C21 (the buried contact portion 41 ) is formed between 44-24, and these source regions are in contact with the substrate via the first contact C21 and are grounded.
【００２５】図４（Ｇ）乃至図７（Ｇ）のように、ドラ
イブトランジスタＴＤ２３，ＴＤ２４のゲート４３−２
３，４３−２４を形成し更にトランジスタのソース／ド
レイン領域を形成した後、ゲート４３−２３，４３−２
４の両側に側壁スペーサ４６を形成し、基板の全面に第
３絶縁膜４７としてＣＶＤ酸化膜を形成し、これを選択
的にエッチングして第１負荷抵抗Ｒ２１用の配線４９−
２１を連結するための第２コンタクトＣ２２（４８−２
１）用のホール及び第５コンタクトＣ２５（４８−２
４）用のホール、そして第２負荷抵抗Ｒ２２用の配線４
９−２２を連結するための第３コンタクトＣ２３（４８
−２２）用のホール及び第４コンタクトＣ２４（４８−
２３）用のホールを各々形成する（図１０（Ｅ）参
照）。As shown in FIGS. 4G to 7G, the gates 43-2 of the drive transistors TD23 and TD24
3, 43-24 and the source / drain of the transistor.
After forming the rain region , the gates 43-23 and 43-2
4, a side wall spacer 46 is formed on both sides, a CVD oxide film is formed as a third insulating film 47 on the entire surface of the substrate, and this is selectively etched to form a wiring 49- for the first load resistor R21 .
Second for connecting the 21 contactors preparative C22 (48-2
1) hole and the fifth contactors preparative for C25 (48-2
4) Hole and wiring 4 for the second load resistor R22
Third contactors preparative C23 (48 for connecting the 9-22
-22) hole and fourth contactors preparative for C24 (48-
23) are respectively formed (see FIG. 10E).
【００２６】この際、第２コンタクトＣ２２（４８−２
１）は第１ドライブトランジスタＴＤ２３のドレイン領
域４５−２３（従って第１アクセストランジスタＴＡ２
１のソース／ドレイン領域４４−２１）に形成され、第
３コンタクトＣ２３（４８−２２）は第２ドライブトラ
ンジスタＴＤ２４のドレイン領域４５−２４（従って第
２アクセストランジスタＴＡ２２のソース／ドレイン領
域４４−２２）に形成される。また、第４コンタクトト
Ｃ２４（４８−２３）は第１ドライブトランジスタＴＤ
２３のゲート４３−２３上に形成され、第５コンタクト
Ｃ２５（４８−２４）は第２ドライブトランジスタＴＤ
２４のゲート４３−２４上に形成される。At this time, the second contact C22 ( 48-2)
1 ) is the drain region 45-23 of the first drive transistor TD23 ( therefore, the first access transistor TA2).
Is formed on the first source / drain regions 44-21), the third contact C23 (48-22) is a source / drain territory of the second drive drain regions 45-24 of the transistors TD24 (hence the second access transistor T A 22
Region 44-22 ). In addition , the fourth contact
C24 ( 48-23 ) is the first drive transistor TD
A fifth contact formed on the gate 43-23 of FIG.
C25 ( 48-24 ) is the second drive transistor TD
It is formed on 24 gates 43-24.
【００２７】図４（Ｈ）乃至図７（Ｈ）のように、基板
の全面に第３ポリシリコン膜を蒸着しパターニングし
て、第１及び第２負荷抵抗用の配線４９−２１，４９−
２２を形成する（図１０（Ｆ）参照）。第１負荷抗用の
配線４９−２１は第２コンタクトＣ２２を介して第１ア
クセストランジスタＴＡ２１のソース／ドレイン領域４
４−２１と接触し、前記第１脚部分Ｗ／Ｌ（４０−１）
と交差するように長く延長される。第２負荷抵抗用の配
線４９−２２は第３コンタクトＣ２３を介して第２アク
セストランジスタＴＡ２２のソース領域４４−２２と接
触し、前記第２脚部分Ｗ／Ｌ（４０−２２）と交差する
ように長く延長される。As shown in FIGS. 4H to 7H , a third polysilicon film is deposited and patterned on the entire surface of the substrate to form first and second load resistance wirings 49-21 and 49-.
22 is formed (see FIG. 10 (F)). The first load anti for
The wiring 49-21 is connected to the source / drain region 4 of the first access transistor TA21 via the second contact C22.
4-21, the first leg portion W / L ( 40-1 ).
Is extended so as to intersect with. Arrangement for the second load resistor
The line 49-22 is in contact with the source region 44-22 of the second access transistor TA22 through the third contact C23, and is extended to intersect the second leg portion W / L ( 40-22 ) .
【００２８】前記第１負荷抵抗用の配線４９−２１のう
ち第２コンタクトＣ２２（４８−２１）と第５コンタク
トＣ２５（４８−２４）との間、及び、前記第２負荷抵
抗用の配線４９−２２のうち第３コンタクトＣ２３（４
８−２２）と第４コンタクトＣ２４（４８−２３）との
間に高濃度の不純物をイオン注入して、各々第１アクセ
ストランジスタＴＡ２１のソース／ドレイン領域４４−
２１と第２ドライブトランジスタＴＤ２４のゲート４３
−２４とを連結するための低抵抗の第１配線Ｌ２１（４
９−２１′）と、第２アクセストランジスタＴＡ２２の
ソース／ドレイン領域４４−２２と第１ドライブトラン
ジスタＴＤ２３のゲート４４−２３とを連結するための
低抵抗の第２配線Ｌ２２（４９−２２′）をそれぞれ形
成する。Between the second contact C22 ( 48-21 ) and the fifth contact C25 ( 48-24 ) of the first load resistor wiring 49-21, and the second load third contact C23 of the wiring for the resistance 49-22 (4
8-22 ) and the fourth contact C24 ( 48-23 ) are ion-implanted with a high-concentration impurity to form a source / drain region 44- of the first access transistor TA21.
21 and the gate 43 of the second drive transistor TD24
−24 for connection to the first wiring L21 (4
9-21 ') and a low-resistance second interconnection L22 (49-22') for connecting the source / drain region 44-22 of the second access transistor TA22 and the gate 44-23 of the first drive transistor TD23. Are formed respectively.
【００２９】図４（Ｉ）乃至図７（Ｉ）のように、第４
絶縁膜として酸化膜５０を基板の全面に形成し、次にそ
の上に平坦化層５１を形成する。この平坦化層５１と第
４絶縁膜５０及び第３絶縁膜４７を選択的にエッチング
して第１及び第２アクセストランジスタＴＡ２１，ＴＡ
２２のドレイン／ソース領域４５−２１，４５−２２に
第６コンタクトＣ２６（５２−２１）用のホールと第７
コンタクトＣ２７（５２−２２）用のホールをそれぞれ
形成する。次に金属をＰＶＤ法により蒸着し、これをパ
ターニングして一対のビット線Ｂ／Ｌ２１（５３−２
１）とＢ／Ｌ２２（５３−２２）を形成する（図１１
（Ｈ）参照）。最終的に基板の全面に保護膜（図示せ
ず）を形成することにより、本発明の実施例によるＳＲ
ＡＭセルを製造する。As shown in FIGS. 4 (I) to 7 (I), the fourth
An oxide film 50 is formed as an insulating film on the entire surface of the substrate, and then a planarizing layer 51 is formed thereon. The planarization layer 51, the fourth insulating film 50 and the third insulating film 47 are selectively etched to form the first and second access transistors TA21 and TA.
22 of the drain / source regions 45-21,45-22 sixth contactors preparative C26 (52 - 21) and a hole for the seventh
Contactors preparative C27 (52-22) holes for the forming, respectively. Next, a metal is deposited by a PVD method, and is patterned to form a pair of bit lines B / L21 (53-2).
1) and B / L22 (53-22) (FIG. 11)
(H)). Finally, by forming a protective film (not shown) on the entire surface of the substrate, the SR film according to the embodiment of the present invention is formed.
An AM cell is manufactured.
【００３０】[0030]
【発明の効果】前記した本発明のＳＲＡＭセルは、セル
の大きさが小さいために高集積化に適し、高濃度のドー
ピングされた基板を介して接地して抵抗を減少させるこ
とにより、セルを一層安定させることができる。そし
て、負荷抵抗を容易に調節することができ、負荷抵抗の
調整をすることにより抵抗を大幅に減少させることがで
きる。さらに、セルが対称構造を有するのでセル安定化
に寄与することができ、ステップカバレージが改善され
るので歩留まりが向上するという効果が得られる。尚、
本発明はＳＲＡＭセル以外にも基板を介して接地される
ので、接地を使用する全ての素子に適用することができ
る。The above-described SRAM cell of the present invention is suitable for high integration because of its small size. The cell is grounded through a heavily doped substrate to reduce the resistance, so that the cell can be made compact. It can be further stabilized. The load resistance can be easily adjusted, and the resistance can be greatly reduced by adjusting the load resistance. Furthermore, since the cells have a symmetric structure, they can contribute to cell stabilization, and the step coverage can be improved, so that the effect of improving the yield can be obtained. still,
Since the present invention is grounded via the substrate other than the SRAM cell, the present invention can be applied to all devices using the ground.
【図１】 （Ａ）は従来のＳＲＡＭセルの平面図、
（Ｂ）は図１（Ａ）のＳＲＡＭセルの等価回路図であ
る。FIG. 1A is a plan view of a conventional SRAM cell,
FIG. 2B is an equivalent circuit diagram of the SRAM cell of FIG.
【図２】 （Ａ）は本発明の実施例によるＳＲＡＭセル
の平面図、（Ｂ）は図２（Ａ）のＳＲＡＭセルの等価回
路図である。FIG. 2A is a plan view of an SRAM cell according to an embodiment of the present invention, and FIG. 2B is an equivalent circuit diagram of the SRAM cell of FIG. 2A.
【図３】 図２（Ａ）のＡ−Ａ′線、Ｂ−Ｂ′線、Ｃ−
Ｃ′線、Ｄ−Ｄ′線におけるＳＲＡＭセルの断面図であ
る。FIG. 3A is a line AA ′, FIG. 2B is a line BB ′, and FIG.
It is sectional drawing of the SRAM cell in the C 'line and the DD' line.
【図４】 図２（Ａ）のＡ−Ａ′線におけるＳＲＡＭセ
ルの製造工程図である。FIG. 4 is a manufacturing process diagram of the SRAM cell taken along the line AA ′ in FIG.
【図５】 図２（Ａ）のＢ−Ｂ′線におけるＳＲＡＭセ
ルの製造工程図である。FIG. 5 is a manufacturing step diagram of the SRAM cell taken along the line BB 'in FIG. 2A.
【図６】 図２（Ａ）のＣ−Ｃ′線におけるＳＲＡＭセ
ルの製造工程図である。FIG. 6 is a manufacturing process view of the SRAM cell taken along the line CC ′ of FIG. 2 (A).
【図７】 図２（Ａ）のＤ−Ｄ′線におけるＳＲＡＭセ
ルの製造工程図である。FIG. 7 is a manufacturing step diagram of the SRAM cell taken along the line DD ′ in FIG. 2 (A).
【図８】 図２のＳＲＡＭセルアレーの各層のパターン
を示す平面図である。FIG. 8 is a plan view showing a pattern of each layer of the SRAM cell array of FIG. 2;
【図９】 図２のＳＲＡＭセルアレーの各層のパターン
を示す平面図である。FIG. 9 is a plan view showing a pattern of each layer of the SRAM cell array of FIG. 2;
【図１０】 図２のＳＲＡＭセルアレーの各層のパター
ンを示す平面図である。FIG. 10 is a plan view showing a pattern of each layer of the SRAM cell array of FIG. 2;
【図１１】 図２のＳＲＡＭセルアレーの各層のパター
ンを示す平面図である。11 is a plan view showing a pattern of each layer of the SRAM cell array of FIG. 2;
【図１２】 本発明によるＳＲＡＭセルアレーのレイア
ウト図である。FIG. 12 is a layout diagram of an SRAM cell array according to the present invention.
３０…基板、 ３１…シリコン
基板、 ３２…絶縁膜、 ３３…エピタキ
シャル層、 ３４…アクティブ領域、 ３５…フィール
ド領域、 ３６…フィールド酸化膜、 ３７…ゲート酸
化膜、Ｃ２１ …第１コンタクト（基板コンタクト部４１）、 ３９…ポリシリコン膜、Ｗ／Ｌ（ ４０）…ワード線 ４０−２１…第１アクセストランジスタＴＡ２１のゲー
ト、 ４０−２２…第２アクセストランジスタＴＡ２２のゲー
ト、 ４３−２３…第１ドライブトランジスタＴＤ２３のゲー
ト、 ４３−２４…第２ドライブトランジスタＴＤ２４のゲー
ト、 ４４−２１（又は４５−２３）…第１アクセストランジ
スタＴＡ２１のソース／ドレイン領域（又は第１ドライ
ブトランジスタＴＤ２３のドレイン領域）、 ４５−２１，４５−２２…第１及び第２アクセストラン
ジスタＴＡ２１，ＴＡ２２のドレイン／ソース領域、 ４４−２３，４４−２４…第１及び第２ドライブトラン
ジスタＴＤ２３，ＴＤ２４のソース領域、 ４４−２２（又は４５−２４）…第２アクセストランジ
スタＴＡ２２のソース／ドレイン領域（又は第２ドライ
ブトランジスタＴＤ２４のドレイン領域）、 ４６…側壁スペーサ、 ４８−２１…第２コンタクト（Ｃ２２）４８−２２…第３コンタクト（Ｃ２３） ４８−２３…第４コンタクト（Ｃ２４） ４８−２４…第５コンタクト（Ｃ２５） ４８−２５…第６コンタクト（Ｃ２６） ４９−２１…第１抵抗Ｒ２１用配線、 ４９−２２…第２抵抗Ｒ２２用配線、 ４９−２１′，４９−２２′…低抵抗配線、 ５１…平坦化層、 ５２−２１…第６コンタクト（Ｃ２６）５２−２２…第７コンタクト（Ｃ２７） ５３−２１…第１ビット線（Ｂ／Ｌ２１） ５３−２２…第２ビット線（Ｂ／Ｌ２２）。DESCRIPTION OF SYMBOLS 30 ... board | substrate, 31 ... silicon substrate, 32 ... insulating film, 33 ... epitaxial layer, 34 ... active area, 35 ... field area, 36 ... field oxide film, 37 ... gate oxide film, C21 ... 1st contact (substrate contact part) 41) , 39: polysilicon film, W / L ( 40 ) : word line 40-21: gate of first access transistor TA21, 40-22: gate of second access transistor TA22, 43-23: first drive transistor Gate of TD23; 43-24: gate of second drive transistor TD24; 44-21 (or 45-23): source / drain region of first access transistor TA21 (or drain region of first drive transistor TD23); 21, 45-22 ... first and second access Transistors TA21, drain / source region of the TA22, 44-23,44-24 ... first and source regions of the second drive transistor TD23, TD24, 44-22 (or 45-24) ... source of the second access transistor TA22 / drain region (or the drain region of the second drive transistor TD24), 46 ... sidewall spacer, 48-2 1 ... second contact (C2 2) 48-22 ... third contact (C23) 48-23 ... fourth contact (C24 ) 48-24 ... fifth contact (C25) 48-25 ... sixth contact (C26) 49-21 ... wiring first resistor R21, 49-22 ... second resistor R22 wirings, 49-21 ', 49- 22 '... low-resistance wiring, 51 ... flattening layer, 52-2 1 ... sixth contact (C2 6) 52-22 Seventh contact (C27) 53-2 1 ... first bit line (B / L2 1) 53-22 ... second bit line (B / L22).
Claims (4)
負荷抵抗をそれぞれ有する第１及び第２のドライブトラ
ンジスタ、一対のビットラインを含むＳＲＡＭセルにお
いて、基板と 、前記基板上に形成され、相互に並行な一対の脚部分を有
するワードラインであって、前記一対の脚部分には前記
第１及び第２のアクセストランジスタのゲートがそれぞ
れ含まれている、ワードラインと 、前記第１及び第２のアクセストランジスタの前記ゲート
の相互間において、少なくとも前記ワードラインの前記
一対の脚部分の相互間にまたがるように位置させられた
前記第１及び第２のドライブトランジスタのゲートと 、前記基板の表面に形成された単一の活性領域であって、
前記一対の脚部分の相互間に沿って延びて前記第１及び
第２のドライブトランジスタの前記ゲートの下方を通
り、さらに、一方では前記第１のアクセストランジスタ
の前記ゲートの下方を通り、他方では、前記第２のアク
セストランジスタの前記ゲートの下方を通るように、連
続した形状に形成されている、単一の活性領域とを備え
たＳＲＡＭセル 。A first access transistor and a second access transistor;
First and second drive trains each having a load resistance
Transistor, SRAM cell containing a pair of bit lines
And a pair of legs formed on the substrate and parallel to each other.
A word line, wherein the pair of legs
The gates of the first and second access transistors are respectively
A word line and the gates of the first and second access transistors
Between at least the word lines
Positioned so that it spans between a pair of leg parts
A gate of the first and second drive transistors and a single active region formed on a surface of the substrate,
Extending between the pair of leg portions and the first and
Passing under the gate of the second drive transistor
And, on the other hand, the first access transistor
Pass below the gate, and on the other hand, the second
To pass under the gate of the transistor.
A single active area formed in a continuous shape
SRAM cell .
よびこの絶縁層上に形成されたエピタキシャル層で構成
されており 、前記第１及び第２のドライブトランジスタの前記ゲート
の相互の中間部において、前記活性領域を、前記基板の
前記半導体基板に電気的に連結するコンタクトが設けら
れている、 ことを特徴とするＳＲＡＭセル 。2. The SRAM cell according to claim 1 , wherein said substrate comprises a semiconductor substrate and an insulating layer and an insulating layer formed thereon.
And an epitaxial layer formed on this insulating layer
And the gates of the first and second drive transistors
At an intermediate portion between the active region and the substrate
A contact electrically connected to the semiconductor substrate is provided;
Is to have, SRAM cells, characterized in that.
前記基板の前記半導体基板は、高濃度にドーピングされ
たシリコン基板であることを特徴とするＳＲＡＭセル。3. The SRAM cell according to claim 2, wherein
The semiconductor substrate of the substrate is heavily doped
An SRAM cell characterized by being a silicon substrate .
およびこの絶縁層上に形成されたエピタキシャル層で構
成された基板に、第１及び第２のアクセストランジス
タ，負荷抵抗をそれぞれ有する第１及び第２のドライブ
トランジスタ，一対のビットラインを含むＳＲＡＭセル
を製造する方法であって、 前記基板の前記エピタキシャル層にフィールド領域と単
一の活性領域とを区分けする工程と 、前記エピタキシャル層の全面に第１絶縁膜を形成する工
程と 、前記活性領域内において、前記基板の前記エピタキシャ
ル層が露出するよう第１コンタクト用のホールを形成す
る工程と 、前記第１コンタクト用の前記ホールの内部を含めて前記
エピタキシャル層の全面に第１第１導電性物質層を形成
し、これをパターンニングすることにより、前記第１及
び第２のアクセストランジスタのゲートと、前記第１コ
ンタクト用の前記ホール内の基板コンタクト部とを形成
する工程と 、得られた構造の表面全体に、第２絶縁層と、第２導電性
物質層とを形成し、これをパターンニングすることによ
り、前記第１及び第２のアクセストランジスタの前記ゲ
ート相互間に位置する、第１及び第２のドライブトラン
ジスタのゲートを形成する工程と 、得られた構造の表面全体に第３絶縁層を形成し、これを
選択的にエッチングすることにより、第２コンタクトお
よび第３コンタクト用のホールを形成する工程と 、前記第２および第３コンタクト用のホールの内部を含め
て得られた構造の表面全体に、抵抗用の第３導電性物質
層を形成し、これをパターンニングすることにより、前
記第１及び第２のドライブトランジスタのそれぞれの負
荷抵抗を形成する工程とを備えた、ＳＲＡＭセルを製造
する方法 。4. A semiconductor substrate and an insulating layer formed thereon.
And an epitaxial layer formed on this insulating layer.
First and second access transistors are provided on the formed substrate.
And second drives each having a load resistor and a load resistance.
SRAM cell including a transistor and a pair of bit lines
A method of manufacturing a semiconductor device , comprising:
A step of separating one active region and a step of forming a first insulating film over the entire surface of the epitaxial layer.
And , within the active region, the epitaxy of the substrate.
Hole for the first contact so that the metal layer is exposed.
And including the inside of the hole for the first contact,
Forming a first first conductive material layer on the entire surface of the epitaxial layer
By patterning this, the first and
A gate of the second access transistor and the first
Forming a substrate contact portion in the hole for contact
A second insulating layer and a second conductive layer on the entire surface of the resulting structure.
By forming a material layer and patterning it
The gates of the first and second access transistors.
1st and 2nd drive transformers located between
Forming a gate of the transistor and forming a third insulating layer over the entire surface of the resulting structure,
By selective etching, the second contact and
Forming holes for the third and third contacts, and including the inside of the holes for the second and third contacts.
A third conductive material for resistance over the entire surface of the structure obtained by
By forming a layer and patterning it,
The negative of each of the first and second drive transistors
Manufacturing an SRAM cell, comprising: forming a load resistance.
How to do .
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