KR950011648B1 - Semiconductor memory device and fabricating method thereof - Google Patents

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KR950011648B1 KR1019920004178A KR920004178A KR950011648B1 KR 950011648 B1 KR950011648 B1 KR 950011648B1 KR 1019920004178 A KR1019920004178 A KR 1019920004178A KR 920004178 A KR920004178 A KR 920004178A KR 950011648 B1 KR950011648 B1 KR 950011648B1
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Abstract

The semiconductor memory comprises a first memory cell which has first and second active regions formed on its upper side and lower side, resp.; first and second word lines which are vertically extended to the adjacent memory cells on the right and left sides of the memory cell; first and second driving transistor gates formed in the memory cell for each of the first and second memory word lines; a first power line inter connecting the second active region with the first active region; second and third power lines arranged in parallel to the word lines and the gates of the driving transistors; a first node connected to the second power line and a second node connected to the third power line; a third node connected to the first node and formed in intersection with the nodes and a fourth node connected transversely to the second node; and first and second bit lines arranged in the upper and lower sides of the memory cells, respectively.

Description

반도체 메모리장치 및 그 제조방법Semiconductor memory device and manufacturing method thereof

제1도는 종래 방법에 의해 구성되는 스태틱랜덤억세스 메모리(SRAM)셀의 회로도.1 is a circuit diagram of a static random access memory (SRAM) cell constructed by a conventional method.

제2도는 종래 방법에 의해 레이아웃된 스태틱랜덤억세스 메모리셀의 레이아웃도.2 is a layout diagram of a static random access memory cell laid out by a conventional method.

제3도는 본 발명의 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀의 회로도로서, 부하소자로서 PMOS 박막트랜지스터를 이용한 경우이다.3 is a circuit diagram of a static random access memory cell constructed by the method of the present invention, in which a PMOS thin film transistor is used as a load element.

제4도는 본 발명의 방법에 의해 구성되는 스태틱랜덤억세스 메모리셀의 회로도로서, 부하소자로서 고저항의 다결정실리콘을 이용한 경우이다.4 is a circuit diagram of a static random access memory cell constructed by the method of the present invention, in which high-resistance polycrystalline silicon is used as a load element.

제5a도 내지 5k도 본 발명의 방법에 의해 차례대로 레이아웃된 스태틱랜덤억세스 메모리셀의 레이아웃도들.5A to 5K are layout diagrams of a static random access memory cell laid out in sequence by the method of the present invention.

제6a도 내지 제6k도는 상기 제5a도 내지 제5k도 각각의 AA선을 잘라 본 본 발명이 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.6A to 6K are cross-sectional views for explaining a method of manufacturing a semiconductor memory device according to the present invention by cutting AA lines of FIGS. 5A to 5K.

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 메모리장치의 고집적화, 고속화 및 셀 안정화를 도모한 반도체 메모리장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor memory device and a method for manufacturing the same, which aim at high integration, high speed, and cell stabilization of the memory device.

두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 부하소자로 구성되는 스태틱랜덤억세스메모리(Static Random Access Memory; 이하 SRAM이라 칭함))셀에 관한 연구가 여러 분야에서 진행되고 있는데, 이중 한 분야는 메모리셀의 소모전력 및 소모면적을 줄이기 위해 SOI(Silicon On Insulator) 구조를 이용한 CMOS SRAM에 관한 연구이다. CMOS SRAM은, 부하소자로 사용되던 고저항의 다결정실리콘 대신, 박막의 트랜지스터를 부하소자로 사용한 것으로, 스탠드바이(Standby) 전류를 줄이기 위해 상기 다결정실리콘을 고저항체로 만들어야만 했던 종래 기술의 어려움을 해결해 주었다.There are many fields of research on static random access memory (SRAM) cells consisting of two transfer transistors, two driving transistors, and two load elements. A study on CMOS SRAM using Silicon On Insulator (SOI) structure to reduce cell power consumption and area. CMOS SRAM uses a thin film transistor as a load element instead of a high resistance polycrystalline silicon used as a load element. The CMOS SRAM overcomes the difficulty of the prior art, in which the polysilicon has to be made a high resistance element to reduce standby current. I solved it.

제1도는 종래 방법에 의해 구성되는 SRAM셀의 회로도로서, 부하소자로 PMOS 박막트랜지스터(Thin Film Transistor; TFT)를 사용한 풀(Full) CMOS SRAM을 도시한다.FIG. 1 is a circuit diagram of an SRAM cell constructed by a conventional method, and shows a full CMOS SRAM using a PMOS thin film transistor (TFT) as a load element.

셀 좌측에 형성되어 그 게이트는 워드라인과 접속하고 그 드레인은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터(T1); 셀 우측에 형성되어 그 게이트는 상기 워드라인과 접속되고 그 드레인은 제2비트라인과 접속하는 NMOS 제2전송트랜지스터(T2); 상기 제1전송트랜지스터(T1)의 소오스와 그 드레인이 접속하고 그 소오스는 접지(Vss1)되며, 그 게이트는 상기 제2전송트랜지스터(T2)의 소오스와 접속하는 NMOS 제1구동트랜지스터(T3); 상기 제2전송트랜지스터(T2)의 소오스와 그 드레인이 접속하고, 그 소오스는 접지(Vss2)되며, 그 게이트는 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 NMOS 제2구동트랜지스터(T4); 그 드레인은 상기 제1구동트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제1구동트랜지스터의 게이트 및 상기 제2전송트랜지스터(T2)의 소오스와 접속하는 PMOS 제1박막트랜지스터(T5); 및 그 드레인은 상기 제2구동트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 일정전원선(Vcc)과 접속하며, 그 게이트는 상기 제2구동제1(T4)의 게이트 및 상기 제1전송트랜지스터(T1)의 소오스와 접속하는 PMOS 제2박막트랜지스터(T6)로 구성되었다.An NMOS first transfer transistor (T 1 ) formed at the left side of the cell, the gate of which is connected to a word line, and the drain thereof to a first bit line; An NMOS second transfer transistor (T 2 ) formed at the right side of the cell, the gate of which is connected to the word line, and the drain of which is connected to a second bit line; A source of the first transfer transistor T 1 and a drain thereof are connected, a source thereof is grounded Vss 1 , and a gate thereof is connected to a source of the second transfer transistor T 2 . T 3 ); An NMOS second driving transistor connected to a source of the second transfer transistor T 2 and a drain thereof, a source thereof connected to a ground Vss 2 , and a gate thereof connected to a source of the first transfer transistor T 1 . (T 4 ); The drain thereof is connected to the drain of the first driving transistor T 3 , the source thereof is connected to a constant power line Vcc, and the gate thereof is the gate of the first driving transistor and the second transfer transistor T 2. A PMOS first thin film transistor (T 5 ) connected to the source of; And the drain thereof is connected to the drain of the second driving transistor T 4 , the source thereof is connected to a constant power supply line Vcc, and the gate thereof is a gate of the second driving first T 4 and the gate thereof. The PMOS second thin film transistor T 6 is connected to the source of the one transfer transistor T 1 .

제2도는 상기 제1도의 SRAM셀을 레이아웃도로 표현한 것으로서, 서로 대칭되는 삼각형 모양의 몸체와 각 몸체의 가장자리 부분에 연결된 두개의 다리를 가지는 모양 및 상기 삼각형 모양과 반대되는 삼각형 모양이 서로 대칭되게 형성된 모양으로 형성되며 그 내부에 많은 점들이 찍혀 있는 활성영역 형성을 위한 마스크패턴(300), 전체 셀어레이를 횡방향으로 가로지르며 그 내부에 우측으로 기울어진 사선이 그어져 있는 워드라인 형성을 위한 마스크패턴(310), 각 셀마다 두개씩 형성되며 그 각각은 서로 역방향으로 머리를 둔 모양으로 형성되는 구동트랜지스터의 게이트형성을 위한 마스크패턴(320), 서로 대칭되게 형성된 두개의 삼각형 모양을 연결하는 영역에 형성되며 정사각형 모양으로 형성되는 구동트랜지스터를 접지선과 연결하기 위한 콘택홀 형성을 위한 마스크패턴(330), 상기 마스크패턴(320)의 머리부분에 형성되며 직사각형 모양으로 형성되는 제1구동트랜지스터의 게이트와 제2구동트랜지스터의 드레인, 및 제2구동트랜지스터의 게이트와 제2구동트랜지스터의 드레인연결을 위한 콘택홀 형성을 위한 마스크패턴(340), 각 셀마다 두개씩 형성하며 직사각형 모양으로 형성된 PMOS 박막트랜지스터의 게이트형성을 위한 마스크패턴(350), 상기 마스크패턴(340)과 부분적으로 겹쳐지게 형성되며 그 내부에 교차되는 두개의 사선이 그어진 제1박막트랜지스터의 게이트와 제1구동트랜지스터의 게이트, 및 제2박막트랜지스터의 게이트와 제2구동트랜지스터의 게이트연결을 위한 콘택홀 형성을 위한 마스크패턴(360), 전체 셀어레이를 횡방향으로 가로지르는 쇠사슬모양으로 형성되며 PMOS 박막트랜지스터의 소오스, 드레인 및 일정전원선 형성을 위한 마스크패턴(370), 및 상기 마스크패턴(300)의 다리부분에 각각 하나씩 형성되며 직사각형 모양으로 형성된 비트라인 접속을 위한 콘택홀 형성을 위한 마스크패턴(380)으로 구성되어 있다.FIG. 2 is a layout diagram of the SRAM cell of FIG. 1, in which a triangular body symmetrical to each other, two legs connected to edge portions of each body, and a triangular shape opposite to the triangular shape are symmetrically formed. Mask pattern 300 for forming an active region formed in a shape and stamped with many dots therein, and a mask pattern for forming a word line that crosses an entire cell array in a transverse direction and has an inclined diagonal line rightward therein. (310), two cells are formed in each cell, each of which is formed in a mask pattern 320 for gate formation of a driving transistor formed in a shape of a head in the opposite direction to each other, formed in an area connecting two triangle shapes formed symmetrically with each other And contact hole for connecting the driving transistor formed in the square shape with the ground line The mask pattern 330 for forming the gate, the gate of the first drive transistor and the drain of the second drive transistor formed in the head portion of the mask pattern 320 in a rectangular shape, and the gate and the second of the second drive transistor Mask pattern 340 for forming contact hole for drain connection of driving transistor, mask pattern 350 for forming gate of PMOS thin film transistor formed in each cell and forming rectangular shape, partially with mask pattern 340 And a contact hole for forming a gate of the first thin film transistor, the gate of the first driving transistor, and the gate of the second thin film transistor and the gate of the second driving transistor. The mask pattern 360 for forming a cross-section across the entire cell array in the horizontal direction and the PMOS thin film transistor A mask pattern 370 for forming a source, a drain, and a predetermined power line, and a mask pattern 380 for forming a contact hole for connecting a bit line formed in a rectangular shape and formed in a leg portion of the mask pattern 300, respectively. It consists of.

상기 제2도는 대표적으로 여섯개의 단위셀만을 도시한 것으로, 접선으로 표시된 부분(A부분)을 단위셀 A라고 했을때, 단위셀 B(B부분)는 단위셀 A과 우측으로 대칭되게 형성되며, 단위셀 C(C부분)는 상기 단위셀 B와 하측으로 대칭되게 형성되며, 단위셀 D(D부분)는 상기 단위셀 C와 좌측으로 대칭되게 형성된다는 것과, 상기 단위셀 A, B, C 및 D를 한개의 블럭으로 했을때, 전체 셀어레이는 상기 블럭들이 매트릭스 모양으로 나열된 모양으로 형성되어 있음을 알 수 있다. 뿐만 아니라, 상기 단위셀 A를 참조하면, 하나의 워드라인(310)에 두개의 전송트랜지스터(T1및 T2)가 배치되어 있고, 상기 워드라인(310)과 구동트랜지스터의 게이트(320)는 서로 수직방향으로 배치되어 있으며, 비트라인 접속을 위한 콘택홀(380)은 셀 상부에만 형성되어 있고, 구동트랜지스터의 소오스를 접지시키기 위한 콘택홀(330)이 하나의 셀에서 두 부분으로 나뉘어져 다른 셀들과 공유하도록 배치되어 있음을 알 수 있다.FIG. 2 illustrates only six unit cells. When the part (A part) indicated by the tangent line is the unit cell A, the unit cell B (part B) is formed symmetrically to the right of the unit cell A. The unit cell C (part C) is formed symmetrically downward with the unit cell B, and the unit cell D (part D) is formed symmetrically to the left with the unit cell C, and the unit cells A, B, C and When D is one block, the entire cell array can be seen that the blocks are formed in a matrix form. In addition, referring to the unit cell A, two transfer transistors T 1 and T 2 are arranged on one word line 310, and the word line 310 and the gate 320 of the driving transistor The contact holes 380 for the bit line connection are formed only in the upper part of the cell, and the contact holes 330 for grounding the source of the driving transistor are divided into two parts in one cell. You can see that it is arranged to share with.

도시한 종래방법에 의한 SRAM셀 레이아웃도에 의하면, 하나의 워드라인에 두개의 전송트랜지스터가 배치되기 때문에 시상수(τ=RC, R; 전송트랜지스터의 게이트저항, C : 전송트랜지스터의 게이트와 기판사이에 형성되는 정전용량) 증가에 따른 소자의 지연시간 증가와, 워드라인과 구동트랜지스터의 게이트가 서로 수직방향으로 배치되기 때문에 활성영역의 모양이 복잡하게 되어 활성영역 형성을 위한 공정마아진의 감소를(활성영역 사이의 거리가 0.8㎛정도로 작아지는 부분(G)이 생기는데, 이는 단위셀이 차지하는 면적을 줄이기 위해서는 상기 부분(G)의 길이가 더욱더 작아져야 함을 의미한다. 이 경우, 누설전류등이 발생할 확률이 많아 소자의 신뢰성을 저하시킨다.) 초래한다. 또한, 구동트랜지스터의 소오스를 접지하기 위한 콘택홀이 하나의 셀에서 두개로 나뉘어져 다른 셀들과 공유하도록 형성되기 때문에 셀안정도(cell stability)를 저하시킬 염려가 있다.According to the conventional SRAM cell layout diagram, since two transfer transistors are arranged on one word line, the time constant (τ = RC, R; gate resistance of the transfer transistor, C: between the gate and the substrate of the transfer transistor) As the delay time of the device increases due to the increase of capacitance, and the word line and the gate of the driving transistor are arranged in the vertical direction, the shape of the active area becomes complicated, which reduces the process margin for forming the active area. A portion G is formed in which the distance between the regions is reduced to about 0.8 μm, which means that the length of the portion G must be further reduced in order to reduce the area occupied by the unit cell. There is a high probability to reduce the reliability of the device.) In addition, since contact holes for grounding the source of the driving transistor are formed to be divided into two in one cell and shared with other cells, there is a concern that the cell stability may be reduced.

본 발명의 목적은 메모리셀의 고속화 및 고집적화를 가능하게 하는 반도체 메모리장치를 제공하는데 있다.An object of the present invention is to provide a semiconductor memory device that enables high speed and high integration of memory cells.

본 발명의 다른 목적은 메모리셀의 셀안정도를 증가시킨 반도체 메모리장치를 제공하는데 있다.Another object of the present invention is to provide a semiconductor memory device having increased cell stability of a memory cell.

본 발명의 또 다른 목적은 상기 반도체 메모리장치를 제조하는데 있어서 적합한 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing the semiconductor memory device suitable for manufacturing the semiconductor memory device.

본 발명의 상기 목적 및 다른 목적은, 제1메모리셀, 상기 제1메모리셀과, 횡방향으로 대칭되게 형성되는 제2메모리셀을 하나의 블럭으로 했을때, 상기 블럭들이 반도체기판 전체에 걸쳐 매트릭스 모양으로 배열되어 셀어레이를 이루는 반도체 메모리장치에 있어서, 상기 제1메모리셀은, 메모리셀 내의 상ㆍ하측에 각각 하나씩 형성되며, 상측은 우측의 메모리셀로 연장되고 하측은 좌측의 메모리셀로 연장되어 각각 제1 및 제2의 활성영역이 되는 활성영역들; 종방향으로 이웃하는 메모리셀들로 연장되며, 메모리셀 내의 내ㆍ우측에 각각 하나씩 형성되는 제1 및 제2의 워드라인; 상기 제1 및 제2의 워드라인 각각에 대해 셀내측에 위치하도록 형성되는 제2 및 제1의 구동트랜지스터의 게이트; 상기 제1의 워드라인과 제2의 구동트랜지스터의 게이트 사이에 형성된 제2의 활성영역 및 상기 제2의 워드라인과 제1의 구동트랜지스터의 게이트 사이에 형성된 제1의 활성영역 각각과 접촉하며 서로 연결되는 제1의 일정전원선; 메모리셀 내의 좌ㆍ우측에 각각 하나씩 형성되며 상기 워드라인들 및 구동트랜지스터의 게이트들과 평행하는 방향으로 형성되는 제2 및 제3의 일정전원선; 상기 제2의 일정전원선과 연결되며 활성영역과 평행하는 방향으로 셀내측으로 확장된 제1의 노드 및 상기 제3의 일정전원선과 연결되며 활성영역과 평행하는 방향으로 셀 내측으로 확장된 제2의 노드; 메모리셀 내의 좌측에서 상기 노드들과 교차하는 방향으로 형성되며 상기 제1노드와 연결되는 제3의 노드 및 각 메모리셀 내의 우측에서 상기 노드들과 교차하는 방향으로 형성되며 상기 제2노드와 연결되는 제4의 노드; 및 횡방향으로 이웃하는 메모리셀로 연장되며 각 메모리셀 내의 상ㆍ하측에 각각 하나씩 형성되는 제1 및 제2의 비트라인을 구비하는 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.The above object and other object of the present invention is that when the first memory cell, the first memory cell, and the second memory cell which are formed symmetrically in the transverse direction are formed as one block, the blocks are matrixed over the entire semiconductor substrate. In the semiconductor memory device arranged in a shape to form a cell array, each of the first memory cells is formed on each of the upper and lower sides of the memory cell, and the upper side extends to the right memory cell and the lower side extends to the left memory cell. Active regions that become first and second active regions, respectively; First and second word lines extending to neighboring memory cells in a longitudinal direction, the first and second word lines being formed one inside and one inside the memory cell; Gates of second and first driving transistors formed in the cell with respect to each of the first and second word lines; A second active region formed between the first word line and the gate of the second driving transistor and a first active region formed between the second word line and the gate of the first driving transistor, respectively, A first constant power line connected; Second and third constant power lines each formed at a left side and a right side of a memory cell and formed in a direction parallel to the gates of the word lines and the driving transistor; A first node connected to the second constant power line and extending inside the cell in a direction parallel to the active region and a second node connected to the third constant power line and extending inside the cell in a direction parallel to the active region Node; A third node formed in a direction crossing the nodes on the left side of the memory cell and connected to the second node formed in a direction crossing the nodes on the right side of each memory cell and connected to the second node A fourth node; And first and second bit lines extending to a neighboring memory cell in the lateral direction and formed one at each of the upper and lower sides of each memory cell.

이때, 상기 제1 및 제2의 워드라인, 및 제1 및 제2의 구동트랜지스터의 게이트는 제1의 도전층에, 상기 제1의 일정전원선은 제2의 도전층에, 상기 제3 및 제4의 노드는 제3의 도전층에, 상기 제1 및 제2의 노드, 및 제2 및 제3의 일정전원선은 제4의 도전층에, 그리고 상기 제1 및 제2의 비트라인은 제5의 도전층에 형성되고, 상기 도전층들 사이에는 순수산화막, BPSG막 또는 PSG막등과 같은 절연물질을 한층 또는 여러층으로 조합하여 구성된 절연층들이 개재되어 있고 그 표면이 평탄화되었음이 바람직하다.In this case, the first and second word lines, the gates of the first and second driving transistors are in a first conductive layer, the first constant power line is in a second conductive layer, and the third and The fourth node is in the third conductive layer, the first and second nodes, the second and third constant power lines are in the fourth conductive layer, and the first and second bit lines are It is preferable that the insulating layer is formed on the fifth conductive layer, and the insulating layers formed by combining an insulating material such as a pure oxide film, a BPSG film, or a PSG film in one or more layers are interposed between the conductive layers, and the surface thereof is flattened. .

상기 제1 및 제2의 활성영역 각각은 이웃하는 셀과 완전대칭을 이루도록 형성된다. 상기 제1의 일정전원선은 반도체기판과 접촉하는 영역을 중심으로 펼쳐진 모양으로 형성되며, 그 각각은 서로 연결된다.Each of the first and second active regions is formed to be completely symmetric with a neighboring cell. The first constant power line is formed to have an unfolded shape centering on an area in contact with the semiconductor substrate, and each of them is connected to each other.

본 발명의 상기 또 다른 목적은, 반도체기판에 제1 및 제2의 활성영역을 형성하는 공정; 상기 반도체기판 전면에 게이트산화막을 형성하는 공정; 제2의 구동트랜지스터의 게이트와 형성될 영역의 상기 제1의 활성영역 및 제1의 구동트랜지스터의 게이트가 형성될 영역의 상기 제2의 활성영역 상에 형성되어 있는 상기 게이트산화막을 제거하는 공정; 결과물 전면에 제1의 도전층을 형성한 후 제1 및 제2의 워드라인, 및 제1 및 제2의 구동트랜지스터의 게이트를 형성하는 공정; 결과물 전면에 불순물이온을 도우프함으로써 상기 활성영역에 소정의 불순물확산영역들을 형성하는 공정; 결과물 전면에 제1의 절연층을 형성하는 공정; 상기 제2의 워드라인과 제1의 구동트랜지스터의 사이에 있는 제1의 활성영역 및 상기 제1의 워드라인과 제2의 구동트랜지스터 사이에 있는 제2의 활성영역 상의 상기 제1의 절연층을 제거함으로써 제1 및 제2의 콘택홀을 형성하는 공정; 상기 제1 및 제2의 콘택홀을 채우도록 결과물 전면에 제2의 도전층을 적층한 후 부분적으로 식각하여 제1의 일정전원선을 형성하는 공정; 결과물 전면에 제2의 절연층을 형성하는 공정; 결과물 전면에 제3의 도면층을 적층한 후 부분적으로 식각하여 상기 활성영역들과는 교차하는 방향으로 형성되고, 각 셀 단위로 한정되며, 서로 격리되는 제3 및 4노드를 형성하는 공정; 결과물 전면에 제3의 절연층을 형성하는 공정; 제1의 활성영역과 제3의 노드, 및 제2의 활성영역과 제4의 노드가 동시에 부분적으로 노출되는 제3 및 제4의 콘택홀을 형성하는 공정; 상기 제3 및 제4의 콘택홀을 채우도록 결과물 전면에 제4의 도전층을 적층한 후 부분적으로 제거하여 제1 및 제2의 노드, 및 제2 및 제3의 일정전원선을 형성하는 공정; 상기 제4의 도전층에 부분적으로 불순물을 도우프하는 공정; 결과물 전면에 제4의 절연층을 형성하는 공정; 제1의 워드라인과 이웃하는 셀의 제2의 워드라인 사이에 있는 상기 제1의 활성영역 및 제2의 워드라인과 이웃하는 셀의 제1의 워드라인 사이에 있는 상기 제2의 활성영역이 부분적으로 노출되도록 제5 및 제6의 콘택홀을 형성하는 공정; 및 상기 제5 및 제6의 콘택홀을 채우도록 결과물 전면에 제5의 도전층을 형성한 후 패터닝하여 제1 및 제2의 비트라인을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법에 의해 달성된다.Another object of the present invention is to form a first active region and a second active region on a semiconductor substrate; Forming a gate oxide film on the entire surface of the semiconductor substrate; Removing the gate oxide film formed on the gate of the second driving transistor and the first active region of the region to be formed and on the second active region of the region where the gate of the first driving transistor is to be formed; Forming a first conductive layer on the entire surface of the resultant, and then forming first and second word lines and gates of the first and second driving transistors; Forming a predetermined impurity diffusion region in the active region by doping impurity ions on the entire surface of the resultant product; Forming a first insulating layer on the entire surface of the resultant; The first insulating layer on the first active region between the second word line and the first driving transistor and on the second active region between the first word line and the second driving transistor; Removing to form first and second contact holes; Forming a first constant power line by partially etching the second conductive layer on the entire surface of the resultant to fill the first and second contact holes; Forming a second insulating layer on the entire surface of the resultant; Stacking a third layer on the entire surface of the resultant and partially etching to form third and fourth nodes which are formed in a direction intersecting with the active regions, are defined for each cell, and are isolated from each other; Forming a third insulating layer on the entire surface of the resultant; Forming third and fourth contact holes through which the first active region and the third node, and the second active region and the fourth node are partially exposed at the same time; Stacking a fourth conductive layer on the entire surface of the resultant to fill the third and fourth contact holes, and then partially removing the fourth conductive layer to form first and second nodes and second and third constant power lines. ; Partially doping the fourth conductive layer with impurities; Forming a fourth insulating layer on the entire surface of the resultant; The first active region between the first wordline and the second wordline of the neighboring cell and the second active region between the second wordline and the first wordline of the neighboring cell Forming fifth and sixth contact holes to be partially exposed; And forming a fifth conductive layer on the entire surface of the resultant material to fill the fifth and sixth contact holes, and then patterning the first and second bit lines. It is achieved by the manufacturing method.

본 발명의 바람직한 실시 태양으로, 상기 제1 및 제2의 도전층으로 다결정실리콘과 실리사이드를 적층한 물질을, 제3 및 제4의 도전층으로 다결정실리콘을, 그리고 제5의 도전층으로 금속물질을 사용하고, 상기 제1 및 제4의 절연층으로 순수산화막과 BPSG막(또는 PSG막)을 적층한 물질을, 상기 제2의 절연층으로 순수산화막, BPSG막(또는 PSG막) 및 순수산화막을 적층한 물질을, 그리고 상기 제3의 절연층으로 순수산화막을 사용한다. 이때, 상기 절연층들은 그 표면이 평탄해지도록 형성된다. 상기 제1 및 제2의 콘택홀은 마스크를 이용한 사진식각공정에 의해 형성될 수도 있으나, 더욱 바람직하게는 자기정합적인 방법에 의해 형성된다. 또한 부하소자로 PMOS 박막트랜지스터를 사용하고자 할 경우엔 상기 제4의 도전층에 부분적으로 P형의 불순물이온을 고농도로 도우프하고, 부하소자로 고저항의 다결정실리콘을 사용하고자 할 경우에 상기 제4의 도전층에 부분적으로 N형의 불순물이온을 고농도로 도우프한다. 따라서 하나의 레이아웃도로서 두 종류의 SRAM셀을 제조할 수 있다.In a preferred embodiment of the present invention, a material in which polycrystalline silicon and silicide are laminated in the first and second conductive layers, polycrystalline silicon in the third and fourth conductive layers, and a metal material in the fifth conductive layer A pure oxide film and a BPSG film (or PSG film) laminated with the first and fourth insulating layers, and a pure oxide film, a BPSG film (or PSG film) and a pure oxide film as the second insulating layer. The laminated material is used, and a pure oxide film is used as said 3rd insulating layer. In this case, the insulating layers are formed to have a flat surface. The first and second contact holes may be formed by a photolithography process using a mask. More preferably, the first and second contact holes are formed by a self-aligning method. In addition, when a PMOS thin film transistor is to be used as a load device, the P conductive impurity ions are partially doped in a high concentration in the fourth conductive layer, and a high resistance polysilicon is used as a load device. The conductive layer of 4 is partially doped with a high concentration of N-type impurity ions. Therefore, two types of SRAM cells can be manufactured as one layout diagram.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.

제3도는 본 발명의 방법에 의해 구성되는 SRAM셀의 회로도로서, 부하소자로서 PMOS 박막트랜지스터를 이용한 경우이다.3 is a circuit diagram of an SRAM cell constructed by the method of the present invention, in which a PMOS thin film transistor is used as a load element.

본 발명에 의한 상기 SRAM셀을, 셀 좌측에 형성되어 그 게이트 제1의 워드라인과 접속하고, 그 드레인는 제1의 비트라인과 접속하는 NMOS 제1의 전송트랜지스터(R1); 셀 우측에 형성되어 그 게이트는 제2의 워드라인과 접속하고, 그 드레인은 제2의 비트라인과 접속하는 NMOS 제2의 전송트랜지스터(T2); 상기 제1의 전송트랜지스터(T1)의 소오스와 그 드레인이 접속하고, 그 소오스는 제1의 일정전원선(Vss)과 연결되며, 그 게이트는 상기 제2의 전송트랜지스터(T2)의 소오스와 접속하는 NMOS 제1의 구동트랜지스터(T3); 상기 제2의 전송트랜지스터(T2)의 소오스와 그 드레인이 접속하고, 그 소오스는 상기 제1의 일정전원선(Vss)과 연결되며, 그 게이트는 상기 제1의 전송트랜지스터(T1)의 소오스와 접속하는 NMOS 제2의 구동트랜지스터(T4); 그 드레인은 상기 제1의 구동트랜지스터(T3)의 드레인과 접속하고, 그 소오스는 제2의 일정전원선(Vcc1)과 접속하며, 그 게이트는 상기 제1의 구동트랜지스터의 게이트 및 상기 제2의 전송트랜지스터(T2)의 소오스와 접속하는 제1의 PMOS 박막트랜지스터(T5); 및 그 드레인은 상기 제2의 구동트랜지스터(T4)의 드레인과 접속하고, 그 소오스는 제3의 일정전원선(Vcc2)과 접속하며, 그 게이트는 상기 제2의 구동트랜지스터(T4)의 게이트 및 상기 제1의 전송트랜지스터(T1)의 소오스와 접속하는 제2의 PMOS 박막트랜지스터(T6)로 구성된다.An NMOS first transfer transistor (R 1 ) formed at the left side of the cell and connected to a gate first word line, the drain of which is connected to a first bit line; An NMOS second transfer transistor (T 2 ) formed at the right side of the cell, the gate of which is connected to a second word line, and the drain of which is connected to a second bit line; A source of the first transfer transistor T 1 and a drain thereof are connected, a source thereof is connected to a first constant power line Vss, and a gate thereof is a source of the second transfer transistor T 2 . An NMOS first driving transistor T 3 connected to the NMOS first driving transistor T 3 ; A source of the second transfer transistor T 2 and a drain thereof are connected, and a source thereof is connected to the first constant power line Vss, and a gate of the second transfer transistor T 2 is connected to the source of the first transfer transistor T 1 . An NMOS second drive transistor T 4 connected to the source; The drain thereof is connected to the drain of the first driving transistor T 3 , the source thereof is connected to the second constant power line Vcc 1 , and the gate thereof is the gate of the first driving transistor and the first electrode. A first PMOS thin film transistor T 5, which is connected to the source of the second transfer transistor T 2 ; And the drain thereof is connected to the drain of the second driving transistor T 4 , the source thereof is connected to a third constant power line Vcc 2 , and the gate thereof is connected to the second driving transistor T 4 . And a second PMOS thin film transistor T 6 connected to the gate of the first transistor and the source of the first transfer transistor T 1 .

이때, 상기 제3 및 제4의 노드는 제1 및 제2의 PMOS 박막트랜지스터의 게이트로 이용되고, 상기 제1의 노드는 상기 제1의 PMOS 박막트랜지스터의 소오스, 드레인 및 채널 영역, 및 제1의 PMOS 박막트랜지스터의 드레인과 제2의 PMOS 박막트랜지스터의 게이트 및 제2의 구동트랜지스터의 게이트, 제1의 PMOS 박막트랜지스터의 소오스와 제2의 일정전원선을 연결하는 연결선으로 이용되며, 상기제2의 노드는 상기 제2의 PMOS 박막트랜지스터의 게이트 및 제1의 PMOS 박막트랜지스터의 게이트 및 제1의 구동트랜지스터의 게이트, 제2의 PMOS 박막트랜지스터의 소오스와 제3의 일정전원선을 연결하는 연결선으로 이용된다. 상기 박막트랜지스터들은 보텀(bottom)게이트구조이다.In this case, the third and fourth nodes are used as gates of the first and second PMOS thin film transistors, and the first node is a source, drain and channel region, and a first node of the first PMOS thin film transistor. A drain line of the PMOS thin film transistor of the transistor, a gate of the second PMOS thin film transistor, a gate of the second driving transistor, a source of the first PMOS thin film transistor, and a second constant power line. A node of is a connection line connecting the gate of the second PMOS thin film transistor, the gate of the first PMOS thin film transistor, the gate of the first driving transistor, the source of the second PMOS thin film transistor, and the third constant power line. Is used. The thin film transistors have a bottom gate structure.

제4도는 본 발명의 방법에 의해 구성되는 SRAM셀의 회로도로서, 부하소자로서 고저항의 다결정실리콘을 이용한 경우이다. 제1의 노드는 제1의 고저항체로 이용되고, 제2의 노드 제2의 고정항체로 이용된다.4 is a circuit diagram of an SRAM cell constructed by the method of the present invention, in which a high resistance polysilicon is used as a load element. The first node is used as the first high resistor, and the second node is used as the second fixed antibody.

제5a도 내지 제5k도는 본 발명의 방법에 의해 차례대로 레이아웃된 SRAM셀의 레이아웃도들고서, 각 레이아웃도에 있어서 빗금친 부분들은 한장의 마스크에 그려지는 마스크패턴을 의미한다. 또한, 제6a도 내지 제6k도는 상기 제5a도 내지 제5k도의 AA선을 잘라 본 단면도들로서, 상기 레이아웃도에 그려진 마스크패턴들을 이용하여 반도체 메모리장치를 제조하는 공정을 도시한다.5A to 5K are layout diagrams of SRAM cells laid out in sequence by the method of the present invention, and shaded portions in each layout diagram mean a mask pattern drawn on one mask. 6A through 6K are cross-sectional views taken along line AA of FIGS. 5A through 5K and illustrate a process of manufacturing a semiconductor memory device using mask patterns drawn on the layout diagram.

먼저, 제5a도 및 제6a도를 참조하면, 제1 및 제2의 활성영역 형성을 위한 마스크패턴(100 및 102)을 이용하여 필드산화산(12)을 형성하는 공정을 도시한 것으로서, 상기 마스크패턴(100 및 102)을 이용한 선택산화법(LOCOS)등에 의해 기판을 산화시킴으로서 상기 필드산화막(12)을 형성한다. 이때 상기 마스크패턴은 이웃하는 메모리셀의 마스크패턴과 완전대칭의 모양으로 디자인되며 그 모양이 종래방법에서 제시된 활성영역 형성을 위한 마스크패턴(제2도의 도면부호 300참조)에 비해 훨씬 단순하며 고집적화에 대한 공정마아진이 크다.First, referring to FIGS. 5A and 6A, a process of forming the field oxide 12 using the mask patterns 100 and 102 for forming the first and second active regions is shown. The field oxide film 12 is formed by oxidizing the substrate by a selective oxidation method (LOCOS) using the mask patterns 100 and 102. At this time, the mask pattern is designed in the shape of a completely symmetrical with the mask pattern of the neighboring memory cells, and the shape is much simpler and highly integrated than the mask pattern for forming the active region (refer to reference numeral 300 in FIG. 2) proposed by the conventional method. The fair margin is large.

제5b도 및 제6b도를 참조하면, 제1 및 제2의 매몰접촉창 형성을 위한 마스크패턴(200 및 202)을 이용하여 제1 및 제2의 구동트랜지스터의 게이트를 기판에 접촉시키기 위한 제1(도시되지 않음) 및 제2(1)의 매몰접촉장을 형성하는 공정을 도시한 것으로서, 필드산화막(12)이 형성되어 있는 반도체기판(10) 전면에 게이트산화막(14)을 형성하고 그 전면에 포토레지스트를 도포한 후 상기 마스크패턴(200 및 202)을 적용한 사진식각공정을 행하여 상기 제2 및 제1의 활성영역 상에 제1 및 제2의 구동트랜지스터의 게이트를 접촉시키기 위한 상기 제1 및 제2의 매몰접촉장을 형성한다.Referring to FIGS. 5B and 6B, the gates of the first and second driving transistors may be contacted to the substrate using the mask patterns 200 and 202 for forming the first and second buried contact windows. The process of forming the buried contact fields of the first (not shown) and the second (1) shows the gate oxide film 14 formed on the entire surface of the semiconductor substrate 10 on which the field oxide film 12 is formed. Applying a photoresist to the entire surface and performing a photolithography process using the mask patterns 200 and 202 to contact the gates of the first and second driving transistors on the second and first active regions. The first and second buried contact fields are formed.

제5c도 내지 제6c도를 참조하면, 제1 및 제2의 워드라인, 및 제1 및 제2의 구동트랜지스터의 게이트 형성을 위한 마스크패턴(300, 304, 302 및 306)을 이용하여 제1 및 제2의 전송트랜지스터와 제1 및 제2의 구동트랜지스터를 형성하는 공정을 도시한 것으로서, 제1 및 제2의 전송트랜지스터와 제1 및 제2의 구동트랜지스터를 형성하는 공정을 도시한 것으로서, 제1 및 제2의 매몰접촉장이 형성되어 있는 반도체기판(10) 전면에 제1의 도전층으로, 예컨대 다결정실리콘이나 다결정실리콘과 실리사이드를 적층한 형태의 도전물질을 증착하고, 그 전면에 절연물질층(30)으로, 예컨대 고온산화막과 같은 순수산화막을 도포한 후 상기 마스크패턴(300 내지 306)을 이용한 사지식각공정을 결과물 전면에 행하여 제1 및 제2의 전송트랜지스터의 게이트(22 및 26)과 제1 및 제2의 구동트랜지스터의 게이트(24 및 28)을 형성한다. 이어서 상기 반도체기판의 도전형과 다른 도전형의 불순물이온, 예컨대 N형의 불순물이온(5가 이온)으로 상기 반도체기판이 도전되어 있으면 P형의 불순물이온(3가 이온)을 도우프하여 상기 제1 및 제2의 전송트랜지스터와 상기 제1 및 제2의 구동트랜지스터의 불순물확산영역들을 형성한다.5C through 6C, the first and second word lines and the mask patterns 300, 304, 302, and 306 for forming gates of the first and second driving transistors may be used. And a process of forming a second transfer transistor and first and second drive transistors, and illustrating a process of forming first and second transfer transistors and first and second drive transistors. A first conductive layer is deposited on the entire surface of the semiconductor substrate 10 where the first and second buried contact fields are formed, for example, a polysilicon, or a conductive material in the form of laminating polycrystalline silicon and silicide, and an insulating material on the entire surface. After applying a pure oxide film such as a high temperature oxide film to the layer 30, the lithographic etching process using the mask patterns 300 to 306 is performed on the entire surface of the resultant gates 22 and 26 of the first and second transfer transistors. And the first and second sphere Gates 24 and 28 of the transistor are formed. Subsequently, when the semiconductor substrate is conductive with an impurity ion of a conductivity type different from that of the semiconductor substrate, for example, an N-type impurity ion (pentaion ion), the P-type impurity ion (trivalent ion) is doped to form the first substrate. Impurity diffusion regions of the first and second transfer transistors and the first and second driving transistors are formed.

상기 제5c도 및 제6c도에 의하면, 제1의 활성영역에는 제1의 전송 및 구동트랜지스터의 불순물확산영역들이 형성되고 제2의 활성영역에는 제2의 전송 및 구동트랜지스터의 불순물확산영역들이 형성되며, 상기 제1의 구동트랜지스터의 게이튼 제2의 활성영역 중 상기 제2의 전송 및 구동트랜지스터 사이의 불순물확산영역(제2이 전송트랜지스터의 소오스 및 제2의 구동트랜지스터의 드레인으로 이용된다.)과 연결되고, 상기 제2의 구동트랜지스터의 게이트는 제1의 활성영역 중 상기 제1의 전송 및 구동트랜지스터 사이의 불순물확산영역(제1의 전송트랜지스터의 소오스(18) 및 제1의 구동트랜지스터의 드레인(18)으로 이용된다.)과 연결된다는 것을 알 수 있다. 또한 상기 제1 및 제2의 전송트랜지스터의 게이트(22 및 26)와 상기 제1 및 제2의 구동트랜지스터의 게이트(24 및 28)는 상기 제1 및 제2의 활성영역과는 교차되는 방향으로 형성되며, 이웃하는 메모리셀과 완전한 대칭을 이룬다. 상기 제1 및 제2의 전송트랜지스터의 게이트가 제1 및 제2의 워드라인으로 이용된다는 것을 당 분야에서 통상의 지식을 가진자는 명백하게 알 수 있다.5C and 6C, impurity diffusion regions of the first transmission and driving transistor are formed in the first active region, and impurity diffusion regions of the second transmission and driving transistor are formed in the second active region. And an impurity diffusion region between the second transfer and drive transistor of the gate second active area of the first drive transistor (the second is used as a source of the transfer transistor and a drain of the second drive transistor. ), And the gate of the second driving transistor is an impurity diffusion region (the source 18 of the first transfer transistor and the first driving transistor) between the first transfer and drive transistor among the first active regions. It can be seen that it is connected to the drain 18 of. In addition, the gates 22 and 26 of the first and second transfer transistors and the gates 24 and 28 of the first and second driving transistors intersect the first and second active regions. It is formed and is completely symmetrical with neighboring memory cells. It will be apparent to those skilled in the art that the gates of the first and second transfer transistors are used as the first and second word lines.

본 발명에 의하면, 하나의 워드라인에 하나의 전송트랜지스터가 형성된다는 것을 알수 있는데, 이는 하나의 워드라인에 두개의 전송트랜지스터가 형성되던 종래 방법보다 그 지연시간을 두배로 감소시켜 메모리장치의 동작속도를 개선시킨다.According to the present invention, it can be seen that one transfer transistor is formed on one word line, which reduces the delay time by twice as compared to the conventional method in which two transfer transistors are formed on one word line. Improve.

제6c도에 있어서, 상기 절연물질층(30)은 이후의 공정에서 형성될 제1 및 제2의 콘택홀을 자기정합적으로 형성하기 위하여 도포되며, 제1 및 제2의 활성영역 상에 형성된 제2 및 제1의 구동트랜지스터 게이트하부의 상기 불순물확산영역(18 및 도시되지 않음)은 제1의 도전층을 증착한 후 상기 제1의 도전층의 도전율을 조절하기 위한 불순물 도우프 공정시 형성된다.In FIG. 6C, the insulating material layer 30 is applied to self-align the first and second contact holes to be formed in a later process, and is formed on the first and second active regions. The impurity diffusion region 18 (not shown) under the second and first driving transistor gates is formed during the impurity doping process for controlling the conductivity of the first conductive layer after depositing the first conductive layer. do.

제5d도 및 제6d도를 참조하면, 제1 및 제2의 콘택홀 형성을 위한 마스크패턴(400 및 402)을 이용하여 제1(2) 및 제2(도시되지 않음)의 콘택홀을 형성하는 공정을 도시한 것으로서, 제1(22) 및 제2(26)의 워드라인과 제1(24) 및 제2(28)의 구동트랜지스터의 게이트가 형성되어 있는 반도체기판 전면에 제1의 절연층(32)으로, 예컨대 고온산화막과 같은 순수산화막을 도포한 후 상기 마스크패턴(400 및 402)을 이용한 사진식각공정을 행하여 제1의 구동트랜지스터의 게이트와 제2의 워드라인 사이의 제1의 활성영역(제1의 구동트랜지스터의 소오스)(20)을 부분적으로 노출시키는 제1의 콘택홀(2) 및 제2의 구동트랜지스터의 게이트와 제1의 워드라인 사이의 제2의 활성영역을 부분적으로 노출시키는 제2의 콘택홀(도시되지 않음)을 형성한다.5D and 6D, first and second (not shown) contact holes are formed by using mask patterns 400 and 402 for forming the first and second contact holes. The first insulating layer is formed on the entire surface of the semiconductor substrate on which the word lines of the first (22) and the second (26) and the gates of the driving transistors of the first (24) and the second (28) are formed. The layer 32 is coated with, for example, a pure oxide film such as a high temperature oxide film and then subjected to a photolithography process using the mask patterns 400 and 402 to form a first layer between the gate of the first driving transistor and the second word line. A first contact hole 2 which partially exposes the active region (source of the first driving transistor) 20 and a second active region between the gate of the second driving transistor and the first word line. A second contact hole (not shown) is formed to be exposed.

이때, 상기 제1의 절연층(32)은 순수산화막과 같은 단일의 절연물질로 형성될 수도 있으나, 상기 순수산화막 상에 그 표면을 평탄화시킬 수 있는 절연물질, 예컨대 BPSG막이나 PSG막등과 같은 물질을 적층하여 상기 제1의 절연층을 평탄화시킬 수 있다. 또한 상기 제1 및 제2의 콘택홀을 상기 게이트들에 대해 자기정합적으로 형성되는데 이는 상기 절연물질층(30)에 의해 가능하다. 자기정합적으로 형성된 상기 제1 및 제2의 콘택홀은 통상의 사진식각법에 의해 형성되는 콘택홀에 비해 그 크기가 훨씬 작기 때문에 소자의 고집적화를 가능하게 한다.In this case, the first insulating layer 32 may be formed of a single insulating material such as a pure oxide film, but an insulating material capable of planarizing the surface of the pure oxide film, such as a BPSG film or a PSG film. The first insulating layer may be planarized by stacking the layers. The first and second contact holes are also formed in self-alignment with respect to the gates, which is possible by the insulating material layer 30. The self-aligned first and second contact holes are much smaller in size than the contact holes formed by conventional photolithography, thereby enabling high integration of the device.

제5e도 및 제6e도를 참조하면, 제1의 일정전원선 형성을 위한 마스크패턴(500)을 이용하여 상기 제1의 일정전원선(34)을 형성하는 공정을 도시한 것으로서, 제1 및 제2의 콘택홀이 형성되어 있는 결과물 전면에 제2의 도전층으로, 예컨대 다결정실리콘이나 다결정실리콘과 실리사이드를 적층한 형태의 도전물질을 증착한 후 상기 마스크패턴을 이용한 사진식각공정을 행함으로써 제1 및 제2의 콘택홀을 상기 제1 및 제2의 활성영역과 접촉하는 상기 제1의 일정전원선(34)을 형성한다.Referring to FIGS. 5E and 6E, a process of forming the first constant power line 34 using the mask pattern 500 for forming the first constant power line is shown. By depositing a conductive material in the form of, for example, polycrystalline silicon or polysilicon and silicide laminated with a second conductive layer on the entire surface of the resultant in which the second contact hole is formed, a photolithography process using the mask pattern is performed. The first constant power line 34 may be formed to contact first and second contact holes with the first and second active regions.

상기 제1의 일정전원선은 각각의 콘택홀을 중심으로 상하좌우로 확장된 널판지 모양으로 형성되어 셀어레이 전체에 걸쳐 서로 연결되기 때문에 저항을 낮추어줌은 물론, 칩내의 스트랩핑(strapping)수를 줄일수 있어 칩의 면적을 줄일 수 있다. 통상, 상기 제1의 일정전원선은 접지(ground)선으로 이용된다.The first constant power line is formed in a board shape extending up, down, left and right around each contact hole and is connected to each other throughout the cell array, thereby lowering resistance and reducing the number of strapping in the chip. It can reduce the chip area. Typically, the first constant power line is used as a ground line.

제5f도 및 제6f도를 참조하면, 제3 및 제4의 노드 형성을 위한 마스크패턴(600 및 602)을 이용하여 상기 제3(38) 및 제4(39)의 노드를 형성하는 공정을 도시한 것으로서, 제1의 일정전원선(34)이 형성되어 있는 반도체기판 전면에 제2의 절연층(36)을 형성하고 상기 제2의 절연층 전면에 제3의 도전층을 형성한 후 상기 마스크패턴을 적용한 사진식각공정을 행하여 상기 제3(38) 및 제4(39)의 노드를 형성한다.Referring to FIGS. 5F and 6F, a process of forming the nodes of the third 38 and the fourth 39 using the mask patterns 600 and 602 for forming the third and fourth nodes is described. As illustrated, the second insulating layer 36 is formed on the entire surface of the semiconductor substrate on which the first constant power line 34 is formed, and the third conductive layer is formed on the entire surface of the second insulating layer. A photolithography process using a mask pattern is performed to form the third (38) and fourth (39) nodes.

이때, 상기 제2의 절연층을 여러가지 절연물질로 구성될 있으나, 특히 순수산화막, BPSG막 및 순수산화막의 적층구조로 형성되는 것이 바람직한데, 이는 상기 BPSG막은 제2의 절연층의 표면을 평탄화시키는 역활을 하고, 상기 순수산화막은 BPSG막 내에 포함된 불순물이 제2 및 제3의 도전층으로 확산되는 것을 방지하는 역활을 하기 때문이다. 또한 상기 제3의 도전층은 다결정실리콘으로 형성됨이 바람직하다.In this case, the second insulating layer may be formed of various insulating materials, but in particular, the second insulating layer may be formed of a laminated structure of a pure oxide film, a BPSG film, and a pure oxide film, which is used to planarize the surface of the second insulating layer. This is because the pure oxide film serves to prevent diffusion of impurities contained in the BPSG film into the second and third conductive layers. In addition, the third conductive layer is preferably formed of polycrystalline silicon.

상기 제3 및 제4의 노드는 상기 제1 및 제2의 활성영역과 교차되는 방향으로 형성됨이 바람직하고, 상기 제1 및 제2의 구동트랜지스터의 게이트를 수직(단면도 상에서는 상하)으로 연장했을때 그 수직선상에 위치하도록 형성되며, 이웃하는 셀과 완전히 대칭을 이룬다.Preferably, the third and fourth nodes are formed in a direction crossing the first and second active regions, and when the gates of the first and second driving transistors are extended vertically (up and down in cross section). It is formed to be located on the vertical line, and is completely symmetrical with neighboring cells.

제5g도 및 제6g도를 참조하면, 제3 및 제4의 콘택홀 형성을 위한 마스크패턴(700 및 702)을 이용하여 상기 제3(3) 및 제4(도시되지 않음)의 콘택홀을 형성하는 공정을 도시한 것으로서, 제3(38) 및 제4(39)의 노드가 형성되어 있는 결과물 전면에 제3의 절연층(40)을 형성한 후 상기 마스크패턴(700 및 702)을 이용한 사진식각공정을 행하여 제3 및 제4의 콘택홀을 형성한다.5G and 6G, the contact holes of the third (3) and the fourth (not shown) are formed by using the mask patterns 700 and 702 for forming the third and fourth contact holes. As shown in the drawing, the third insulating layer 40 is formed on the entire surface of the resultant in which the third 38 and fourth 39 nodes are formed, and then the mask patterns 700 and 702 are used. A photolithography process is performed to form third and fourth contact holes.

이때, 상기 제3의 절연층(40)은, 예컨대 고온산화막과 같은 순수산화막으로 형성됨이 바람직하며, 상기 제3의 콘택홀(3)은 제2의 구동트랜지스터의 게이트 표면일부와 제1의 전송 및 구동트랜지스터의 게이트 사이에 있는 제1의 활성영역(18) 일부가 노출되도록 형성되고, 상기 제4의 콘택홀은 제1의 구동트랜지스터의 게이트 표면일부와 제2의 전송 및 구동트랜지스터의 게이트 사이에 있는 제2의 활성영역 일부가 노출되도록 형성된다.In this case, the third insulating layer 40 may be formed of a pure oxide film such as a high temperature oxide film, and the third contact hole 3 may include a portion of the gate surface of the second driving transistor and the first transfer layer. And a portion of the first active region 18 between the gates of the driving transistors is exposed, and the fourth contact hole is formed between a portion of the gate surface of the first driving transistor and the gate of the second transmission and driving transistor. A portion of the second active region in is formed to be exposed.

제5h도 및 제6h도를 참조하면, 제1 및 제2의 노드, 및 제2 및 제3의 일정전원선 형성을 위한 마스크패턴(800 및 802)을 이용하여 상기 제1의 노드(42) 및 제2의 일정전원선(42), 및 상기 제2의 노드(44) 및 제3의 일정전원선(44)을 형성하는 공정을 도시한 것으로서, 제3 및 제4의 콘택홀이 형성되어 있는 결과물 전면에 제4의 도전층으로, 예컨대 다결정실리콘과 같은 물질을 증착한 후, 상기 마스크패턴을 이용한 사진식각을 행하여 제1 및 제2의 노드, 및 제2 및 제3의 일정전원선을 형성한다.5H and 6H, the first node 42 using the first and second nodes, and the mask patterns 800 and 802 for forming the second and third constant power lines. And a process of forming a second constant power line 42, the second node 44 and a third constant power line 44, wherein third and fourth contact holes are formed. After depositing a material such as polysilicon, for example, on the entire surface of the resultant material, a photolithography is performed using the mask pattern, and the first and second nodes and the second and third constant power lines are formed. Form.

이때, 상기 제1 및 제2의 노드는 상기 제3 및 제4의 노드에 대해 교차되는 방향으로 형성되고, 상기 제2 및 제3의 일정전원선은 상기 제3 및 제4의 노드에 대해 평행한 방향으로 형성된다. 상기 제1의 노드는 그 한측은 상기 제2의 일정전원선과 연결되고 그 타측은 제3의 콘택홀을 통해 상기 제2의 구동트랜지스터의 게이트, 및 상기 제1의 전송 및 구동트랜지스터의 게이트 사이에 있는 제1의 활성영역(18)과 접촉하며, 그 하부엔 상기 제3의 노드가 형성되어 있다. 제2의 노드는 그 한측은 상기 제3의 일정전원선과 연결되고 그 타측은 제4의 콘택홀을 통해 상기 제1의 구동트랜지스터의 게이트, 및 상기 제2의 전송 및 구동트랜지스터의 게이트 사이에 있는 제2의 활성영역과 접촉하며, 그 하부엔 상기 제4의 노드가 형성되어 있다. 또한 상기 제2 및 제3의 일정전원선은 이웃하는 메모리셀의 제3 및 제2의 일정전원선과 연결되도록 연장될 수 있다(800a 및 802a 부분).In this case, the first and second nodes are formed in a direction crossing with respect to the third and fourth nodes, and the second and third constant power lines are parallel to the third and fourth nodes. It is formed in one direction. One side of the first node is connected to the second constant power line, and the other side is connected between the gate of the second driving transistor and the gate of the first transmission and driving transistor through a third contact hole. A third node is formed in contact with the first active region 18. The second node is connected between the gate of the first driving transistor and the gate of the second transmission and driving transistor through a fourth contact hole, one side of which is connected to the third constant power line. The fourth node is formed in contact with the second active region. In addition, the second and third constant power lines may extend to be connected to the third and second constant power lines of neighboring memory cells (parts 800a and 802a).

제5i도 및 제6i도를 참조하면, 불순물투입방지 마스크패턴(900 및 902)을 이용하여 상기 제1 및 제2의 노드, 및 제2 및 제3의 일정전원선에 불순물을 도우프하는 공정을 도시한 것으로서, 상기 제1 및 제2의 노드의 중간부를 덮도록 형성된 불순물투입방지층(70)을 결과물 상에 형성한 후 불순물을 투입한다.Referring to FIGS. 5I and 6I, a step of doping impurities into the first and second nodes and the second and third constant power lines using the impurity dosing prevention mask patterns 900 and 902. As shown in FIG. 5, impurities are formed after forming the impurity injection preventing layer 70 formed on the resultant to cover the intermediate portions of the first and second nodes.

상기 불순물은, 형성하고자 하는 메모리장치의 부하소자의 종류에 따라 달라지는데, 상기 부하소자가 고저항의 다결정실리콘일 경우엔 상기 불순물은 활성영역을 구성하는 불순물과 같은 도전형(예컨대, 본 발명에서는 5가 이온을 사용했다.)의 불순물을 도우프하고, 상기 부하소자가 PMOS 박막트랜지스터일 경우엔 상기 불순물은 P형의 불순물을 도우프한다. 상기 부하소자가 PMOS 박막트랜지스터일 경우, 상기 제3의 절연층은 약 500Å정도의 두께로 형성되고 불순물이 도우프되지 않은 상기 제4의 도전층은 채널영역으로 이용된다.The impurity varies depending on the type of the load element of the memory device to be formed. When the load element is a high-resistance polycrystalline silicon, the impurity is of the same conductivity type as the impurity constituting the active region (for example, 5 in the present invention). Dopant is used, and when the load element is a PMOS thin film transistor, the dopant is doped with a P-type impurity. When the load element is a PMOS thin film transistor, the third insulating layer is formed to a thickness of about 500 GPa and the fourth conductive layer which is not doped with impurities is used as a channel region.

제5j도 및 제6j도를 참조하면, 제5 및 제6의 콘택홀 형성을 위한 마스크패턴(1000 및 1002)을 이용하여 상기 제5(4) 및 제6의 콘택홀을 형성하는 공정을 도시한 것으로서, 결과물 전면에, 예컨대 순수산화막과 BPSG막을 적층한 형태의 절연물질층을 형성한 후 상기 마스크패턴을 이용한 사진식각공정을 행하여 비트라인 접촉을 위한 상기 제5(4) 및 제6의 콘택홀을 형성한다.Referring to FIGS. 5J and 6J, a process of forming the fifth (4) and sixth contact holes using the mask patterns 1000 and 1002 for forming the fifth and sixth contact holes is illustrated. For example, the fifth (4) and sixth contacts for bit line contact may be formed by forming an insulating material layer on the entire surface of the resultant, for example, by stacking a pure oxide film and a BPSG film, and then performing a photolithography process using the mask pattern. Form a hole.

이때, 상기 제5의 콘택홀(4)은 제1의 전송트랜지스터의 드레인(16)이 노출되도록 형성되고, 상기 제6의 콘택홀(도시되지 않음)은 중간부를 덮도록 형성된 불순물투입방지층(70)을 결과물 상에 형성한 후 불순물을 투입한다.In this case, the fifth contact hole 4 is formed to expose the drain 16 of the first transfer transistor, and the sixth contact hole (not shown) is formed to cover the intermediate part. ) Is formed on the resultant, and then impurity is added.

상기 불순물은, 형성하고자 하는 메모리장치의 부하소자의 종류에 따라 달라지는데, 상기 부하소자가 고저항의 다결정실리콘일 경우엔 상기 불순물은 활성영역을 구성하는 불순물과 같은 도전형(예컨대, 본 발명에서는 5가 이온을 사용했다.)의 불순물을 도우프하고, 상기 부하소자가 PMOS 박막트랜지스터일 경우엔 상기 불순물은 P형의 불순물을 도우프한다. 상기 부하소자가 PMOS 박막트랜지스터일 경우, 상기 제3의 절연층은 약 500Å정도의 형성되고 불순물이 도우프되지 않는 상기 제4의 도전층은 채널영역으로 이용된다.The impurity varies depending on the type of the load element of the memory device to be formed. When the load element is a high-resistance polycrystalline silicon, the impurity is of the same conductivity type as the impurity constituting the active region (for example, 5 in the present invention). Dopant is used, and when the load element is a PMOS thin film transistor, the dopant is doped with a P-type impurity. When the load element is a PMOS thin film transistor, the third insulating layer is formed to about 500 kV and the fourth conductive layer which is not doped with impurities is used as a channel region.

제5j 도 및 제6j도를 참조하면, 제5 및 제6의 콘택홀 형성을 위한 마스크패턴(1000 및 1002)을 이용하여 상기 제5(4) 및 제6의 콘택홀을 형성하는 공정을 도시한 것으로서, 결과물 전면에, 예컨대 순수산화막과 BPSG막을 적층한 형태의 절연물질층을 형성한 후 상기 마스크패턴을 이용한 사진식각공정을 행하여 비트라인 접촉을 위한 상기 제5(4) 및 제6의 콘택홀을 형성한다.5J and 6J, a process of forming the fifth (4) and sixth contact holes using the mask patterns 1000 and 1002 for forming the fifth and sixth contact holes is illustrated. For example, the fifth (4) and sixth contacts for bit line contact may be formed by forming an insulating material layer on the entire surface of the resultant, for example, by stacking a pure oxide film and a BPSG film, and then performing a photolithography process using the mask pattern. Form a hole.

이때, 상기 제5의 콘택홀(4)은 제1의 전송트랜지스터의 드레인(16)이 노출되도록 형성되고, 상기 제6의 콘택홀(도시되지 않음)은 제2의 전송트랜지스터의 드레인(도시되지 않음)이 노출되도록 형성한다. 제5k도 및 제6k도를 참조하면, 제1 및 제2의 비트라인 형성을 위한 마스크패턴(1100 및 1102)을 이용하여 상기 제1(48) 및 제2(도시되지 않음)의 비트라인을 형성하는 공정을 도시한 것으로서, 제5 및 제6의 콘택홀이 형성되어 있는 결과물 전면에 제5의 도전층으로, 예컨대 알루미늄과 같은 금속물질을 증착한 후, 상기 마스크패턴을 이용한 사진식각공정을 행하여 상기 제1(48) 및 제2의 비트라인을 형성한다.In this case, the fifth contact hole 4 is formed to expose the drain 16 of the first transfer transistor, and the sixth contact hole (not shown) is the drain of the second transfer transistor (not shown). Not exposed). Referring to FIGS. 5K and 6K, bit lines of the first 48 and the second (not shown) may be formed using mask patterns 1100 and 1102 for forming first and second bit lines. As shown in FIG. 5, the photolithography process using the mask pattern is performed by depositing a metal material such as aluminum, for example, as a fifth conductive layer on the entire surface of the resultant in which the fifth and sixth contact holes are formed. To form the first 48 and second bit lines.

이때, 상기 비트라인들은 활성영역에 대해 교차하는 방향으로 형성되며, 상기 제5 및 제6의 콘택홀을 완전히 채우도록 형성된다.In this case, the bit lines are formed in a direction crossing the active region, and are formed to completely fill the fifth and sixth contact holes.

상술한 본 발명에 의한 반도체 메모리장치는, 하나의 셀 안에 두개의 워드라인을 형성하고 각 워드라인 마다 하나씩 전송트랜지스터의 게이트를 형성함으로써 시상수 감소에 다른 소자동작 속도를 증가시킬 수 있고, 워드라인과 전송트랜지스터의 게이트를 서로 평행하게 배치하여 활성영역을 단순한 모양으로 형성함으로써 활성영역 형성을 위한 공정마아진을 증가시킬 수 있으며, 제4의 도전층에 도우프되는 불순물이온의 종류에 따라 부하소자를 PMOS 박막트랜지스터나 고저항체로 임의대로 형성할 수 있으므로, 동일한 면적 및 동일한 마스크로서 CMOS SRAM이나 부착 SRAM을 임의대로 형성할 수 있을 뿐만 아니라, 제1의 일정전원선을 널판의 모양으로 펼쳐지게 형성함으로써 저항을 감소하고 칩 내의 스트랩핑 수를 감소시켜 고집적화에 유리하게 하였다.In the semiconductor memory device according to the present invention described above, by forming two word lines in one cell and forming gates of transfer transistors, one for each word line, it is possible to increase the device operation speed to decrease the time constant, By arranging the gates of the transfer transistors in parallel with each other to form active regions in a simple shape, the process margin for forming the active regions can be increased, and the load element is PMOS depending on the type of impurity ions doped in the fourth conductive layer. Since a thin film transistor or a high resistor can be formed arbitrarily, CMOS SRAM or attached SRAM can be arbitrarily formed with the same area and the same mask, and the first constant power line is formed to be spread out in the form of a board to form a resistance. Reduced and reduced the number of strappings in the chip to favor high integration .

본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함을 명백하다.It is apparent that the present invention is not limited to the above embodiments, and many modifications are possible by those skilled in the art within the technical spirit of the present invention.

Claims (44)

제1메모리셀, 상기 제1메모리셀과 횡방향으로 대칭되게 형성되는 제2메모리셀을 하나의 블럭으로 했을때, 상기 블럭들이 반도체기판 전체에 걸쳐 매트릭스 모양으로 배열되어 셀어레이를 이루는 반도체 메모리장치에 있어서, 상기 제1메모리셀은, 메모리셀 내의 상ㆍ하측에 각각 하나씩 형성되며, 상측은 우측의 메모리셀로 연장되고 하측은 좌측의 메모리셀로 연장되어 각각 제1 및 제2의 활성영역이 되는 활성영역들; 종방향으로 이웃하는 메모리셀들로 연장되며, 메모리셀 내의 좌ㆍ우측에 각각 하나씩 형성되는 제1 및 제2의 워드라인; 상기 제1 및 제2의 워드라인 각각에 대해 셀내측에 위치하도록 형성되는 제2 및 제1의 구동트랜지스터의 게이트; 상기 제1의 워드라인과 제2의 구동트랜지스터의 게이트 사이에 형성된 제2의 활성영역 및 상기 제2의 워드라인과 제1의 구동트랜지스터의 게이트 사이에 형성된 제1의 활성영역 각각과 접촉하며 서로 연결되는 제1의 일정전원선; 메모리셀 내의 좌ㆍ우측에 각각 하나씩 형성되며 상기 워드라인들 및 구동트랜지스터의 게이트들과 평행하는 방향으로 형성되는 제2 및 제3의 일정전원선; 상기 제2의 일정전원선과 연결되며 활성영역과 평행하는 방향으로 셀 내측으로 확장된 제1의 노드 및 상기 제3의 일정전원선과 연결되며 활성영역과 평행하는 방향으로 셀 내측으로 확장된 제2의 노드; 메모리셀 내의 좌측에서 상기 노드들과 교차하는 방향으로 형성되며 상기 제1노드와 연결되는 제3의 노드 및 각 메모리셀 내의 우측에서 상기 노드들과 교차하는 방향으로 형성되며 상기 제2노드와 연결되는 제4의 노드; 및 횡방향으로 이웃하는 메모리셀로 연장되며 각 메모리셀 내의 상ㆍ하측에 각각 하나씩 형성되는 제1 및 제2의 비트라인을 구비하는 것을 특징으로 하는 반도체 메모리장치.When a first memory cell and a second memory cell formed laterally symmetrically with the first memory cell are formed as one block, the semiconductor memory device in which the blocks are arranged in a matrix shape over the entire semiconductor substrate to form a cell array. The first memory cell is formed at each of the upper and lower sides of the memory cell, and the upper side extends to the memory cell on the right side and the lower side extends to the memory cell on the left side. Active regions; First and second word lines extending to neighboring memory cells in a longitudinal direction and formed one at each of left and right sides of the memory cells; Gates of second and first driving transistors formed in the cell with respect to each of the first and second word lines; A second active region formed between the first word line and the gate of the second driving transistor and a first active region formed between the second word line and the gate of the first driving transistor, respectively, A first constant power line connected; Second and third constant power lines each formed at a left side and a right side of a memory cell and formed in a direction parallel to the gates of the word lines and the driving transistor; A first node connected to the second constant power line and extending inside the cell in a direction parallel to the active region and a second node connected to the third constant power line and extending inside the cell in a direction parallel to the active region Node; A third node formed in a direction crossing the nodes on the left side of the memory cell and connected to the second node formed in a direction crossing the nodes on the right side of each memory cell and connected to the second node A fourth node; And first and second bit lines extending laterally adjacent to memory cells, each of which is formed at an upper side and a lower side in each memory cell. 제1항에 있어서, 상기 워드라인들 및 구동트랜지스터의 게이트들은 제1의 도전층, 상기 제1의 일정전원선은 제2의 도전층, 상기 제3 및 제4의 노드는 제3의 도전층, 상기 제1 및 제2의 노드, 및 제2 및 제3의 일정전원선은 제4의 도전층 및 상기 제1 및 제2의 비트라인은 제5의 도전층에 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.The gate line of claim 1, wherein the gates of the word lines and the driving transistor are formed of a first conductive layer, the first constant power line is a second conductive layer, and the third and fourth nodes are a third conductive layer. And the first and second nodes, and the second and third constant power lines are formed in a fourth conductive layer and the first and second bit lines are formed in a fifth conductive layer. Semiconductor memory device. 제2항에 있어서, 상기 제1 및 제2의 워드라인은 셀어레이의 임의 부분에서 서로 연결되도록 형성된 것을 특징으로 하는 반도체 메모리장치.3. The semiconductor memory device of claim 2, wherein the first and second word lines are formed to be connected to each other at any portion of the cell array. 제1항에 있어서, 상기 제1의 활성영역 상에 형성된 제2의 구동트랜지스터의 게이트와 상기 제2의 활성영역 상에 형성된 제1의 구동트랜지스터의 게이트는 게이트산화막을 개재하지 않고 형성된 것을 특징으로 하는 반도체 메모리장치.The gate of the second driving transistor formed on the first active region and the gate of the first driving transistor formed on the second active region are formed without interposing a gate oxide layer. A semiconductor memory device. 제2항에 있어서, 상기 제1의 일정전원선은 상기 활성영역과 접촉한 부분에서 상하좌우 방향으로 확장된 모양 및 셀어레이 전체에 걸쳐 서로 연결되는 모양으로 형성된 것을 특징으로 하는 반도체 메모리장치.3. The semiconductor memory device of claim 2, wherein the first constant power line is formed to extend in the vertical, horizontal, left and right directions in contact with the active region, and to be connected to each other throughout the cell array. 제2항에 있어서, 상기 제2의 일정전원선은 좌측으로 이웃하는 메모리셀의 제3의 일정전원선과 연결되고, 상기 제3의 일정전원선은 우측으로 이웃하는 메모리셀의 제2의 일정전원선과 연결되도록 형성된 것을 특징으로 하는 반도체 메모리장치.3. The second constant power supply line of claim 2, wherein the second constant power supply line is connected to a third constant power supply line of a memory cell neighboring to the left, and the third constant power supply line is connected to the second constant power supply of the memory cell neighboring to the right. A semiconductor memory device, characterized in that formed to be connected to the line. 제6항에 있어서, 상기 제1노드 중 제3의 일정전원선과 연결되지 않은 측의 가장자리부는 상기 제3의 노드, 제2의 구동트랜지스터의 게이트 및 제1의 워드라인과 제1의 구동트랜지스터의 게이트 사이에 있는 제1의 활성영역과 접촉하고, 상기 제2노드 중 제2의 일정전원선과 연결되지 않는 측의 가장자리부는 상기 제4의 노드, 제1의 구동트랜지스터의 게이트 및 제2의 워드라인과 제2의 구동트랜지스터의 게이트 사이에 있는 제2의 활성영역과 접촉하는 것을 특징으로 하는 반도체 메모리장치.The edge portion of the first node, which is not connected to the third constant power line, of the third node, the gate of the second driving transistor, the first word line and the first driving transistor. An edge portion of a side of the second node, which is in contact with the first active region between the gates and not connected to the second constant power line, is connected to the fourth node, the gate of the first driving transistor, and the second word line. And a second active region between the gate and the gate of the second driving transistor. 제7항에 있어서, 상기 제1 및 제2의 노드 중 상기 제3 및 제4의 노드와 겹치는 영역은 고저항체인 것을 특징으로 하는 반도체 메모리장치.8. The semiconductor memory device according to claim 7, wherein an area of the first and second nodes overlapping with the third and fourth nodes is a high resistance material. 제8항에 있어서, 상기 메모리장치는 부하소자로서 고저항의 다결정실리콘을 사용하는 스태틱랜덤억세스 메모리장치인 것을 특징으로 하는 반도체 메모리장치.9. The semiconductor memory device according to claim 8, wherein the memory device is a static random access memory device using high resistance polycrystalline silicon as a load element. 제7항에 있어서, 상기 제1 및 제2의 노드 중 상기 제3 및 제4의 노드와 겹치지 않는 영역은 P형의 불순물이온으로 도우프되어 있는 것을 특징으로 하는 반도체 메모리장치.8. The semiconductor memory device according to claim 7, wherein regions of the first and second nodes which do not overlap with the third and fourth nodes are doped with P-type impurity ions. 제10항에 있어서, 상기 메모리장치는 부하소자로서 PMOS 박막트랜지스터를 사용하는 스태틱 랜덤억세스 메모리장치인 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device according to claim 10, wherein the memory device is a static random access memory device using a PMOS thin film transistor as a load element. 제11항에 있어서, 상기 제3 및 제4의 노드는 PMOS 박막트랜지스터의 게이트로 사용되고, 상기 제1 및 제2의 노드는 PMOS 박막트랜지스터의 소오스, 드레인, 채널 및 전원공급선으로 사용되는 것을 특징으로 하는 반도체 메모리장치.12. The method of claim 11, wherein the third and fourth nodes are used as gates of the PMOS thin film transistors, and the first and second nodes are used as sources, drains, channels, and power supply lines of the PMOS thin film transistors. A semiconductor memory device. 제1항에 있어서, 상기 제1의 비트라인은 상기 제1의 워드라인 좌측에 있는 제1의 활성영역과 접촉하고, 상기 제2의 비트라인은 상기 제2의 워드라인 우측에 있는 제2의 활성영역과 접촉하는 것을 특징으로 하는 반도체 메모리장치.2. The second bit line of claim 1, wherein the first bit line is in contact with a first active region to the left of the first word line, and the second bit line is a second bit line to the right of the second word line. And a semiconductor memory device in contact with the active region. 제13항에 있어서, 상기 비트라인들은 상기 워드라인들 및 구동트랜지스터의 게이트들과 교차하는 방향으로 형성되는 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device of claim 13, wherein the bit lines are formed in a direction crossing the word lines and gates of the driving transistor. 제2항에 있어서, 상기 제1의 도전층과 제2의 도전층 사이에는 제1의 절연층, 상기 제2의 도전층과 제3의 도전층 사이에는 제2의 절연층, 상기 제3의 도전층과 제4의 도전층 사이에는 제3의 절연층 및 상기 제4의 도전층과 제5의 도전층 사이에는 제4의 절연층이 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.The method of claim 2, wherein a first insulating layer between the first conductive layer and the second conductive layer, a second insulating layer between the second conductive layer and the third conductive layer, the third insulating layer And a fourth insulating layer formed between the third conductive layer and the fourth conductive layer and the fifth conductive layer between the conductive layer and the fourth conductive layer. 제15항에 있어서, 상기 제2의 절연층은 그 표면이 평탄하게 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.16. The semiconductor memory device according to claim 15, wherein the second insulating layer has a flat surface. 제15항에 있어서, 상기 제3 및 제4의 도전층과 접하는 절연층은 순수산화막으로 형성되는 것을 특징으로 하는 반도체 메모리장치.16. The semiconductor memory device according to claim 15, wherein the insulating layer in contact with the third and fourth conductive layers is formed of a pure oxide film. 제15항에 있어서, 상기 메모리장치는 부하소자로서 PMOS 박막트랜지스터를 사용한 스태틱랜덤억세스 메모리장치인 것을 특징으로 하는 반도체 메모리장치.16. The semiconductor memory device according to claim 15, wherein the memory device is a static random access memory device using a PMOS thin film transistor as a load element. 제18항에 있어서, 상기 제3의 절연층은 약 500Å정도의 두께로 형성되는 것을 특징으로 하는 반도체 메모리장치.19. The semiconductor memory device according to claim 18, wherein the third insulating layer is formed to a thickness of about 500 GPa. 제2항에 있어서, 상기 제1 및 제2의 도전층은 다결정실리콘과 실리사이드를 적층한 형태로 형성되는 것을 특징으로 하는 반도체 메모리장치.3. The semiconductor memory device according to claim 2, wherein the first and second conductive layers are formed by stacking polysilicon and silicide. 제2항에 있어서, 상기 제3 및 제4의 도전층은 다결정실리콘으로 형성되는 것을 특징으로 하는 반도체 메모리장치.3. The semiconductor memory device of claim 2, wherein the third and fourth conductive layers are formed of polycrystalline silicon. 제2항에 있어서, 상기 제4의 도전층은 비정질실리콘으로 형성되는 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device of claim 2, wherein the fourth conductive layer is formed of amorphous silicon. 제1항에 있어서, 상기 제1 및 제2의 활성영역은 중앙을 중심으로 하여 좌우로 대칭되는 모양으로 형성되는 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device of claim 1, wherein the first and second active regions are formed to be symmetrical from side to side with respect to a center thereof. 반도체기판에 제1 및 제2의 활성영역을 형성하는 공정; 상기 반도체기판 전면에 게이트산화막을 형성하는 공정; 제2의 구동트랜지스터의 게이트가 형성될 영역의 상기 제1의 활성영역 및 제1의 구동트랜지스터의 게이트가 형성될 영역의 상기 제2의 활성영역 상에 형성되어 있는 상기 게이트산화막을 제거하는 공정; 결과물 전면에 제1의 도전층을 형성한 후 제1 및 제2의 워드라인, 및 제1 및 제2의 구동트랜지스터의 게이트를 형성하는 공정; 결과물 전면에 불순물이온을 도우프함으로써 상기 활성영역에 소정의 불순물확산영역들을 형성하는 공정; 결과물 전면에 제1의 절연층을 형성하는 공정; 상기 제2의 워드라인과 제1의 구동트랜지스터 사이에 있는 제1의 활성영역 및 상기 제1의 워드라인과 제2의 구동트랜지스터 사이에 있는 제2의 활성영역상의 상기 제1의 절연층을 제거함으로써 제1 및 제2의 콘택홀을 형성하는 공정; 상기 제1 및 제2의 콘택홀을 채우도록 결과물 전면에 제2의 도전층을 적층한 후 부분적으로 식각하여 제1의 일정전원선을 형성하는 공정; 결과물 전면에 제2의 절연층을 형성하는 공정; 결과물 전면에 제3의 도면층을 적층한 후 부분적으로 식각하여 상기 활성영역들과는 교차하는 방향으로 형성되고, 각 셀 단위로 한정되며, 서로 격리되는 제3 및 4노드를 형성하는 공정; 결과물 전면에 제3의 절연층을 형성하는 공정; 제1의 활성영역과 제3의 노드, 및 제2의 활성영역과 제4의 노드가 동시에 부분적으로 노출되는 제3 및 제4의 콘택홀을 형성하는 공정; 상기 제3및 제4의 콘택홀을 채우도록 결과물 전면에 제4의 도전층을 적층한 후 부분적으로 제거하여 제1 및 제2의 노드, 및 제2 및 제3의 일정 전원선을 형성하는 공정; 상기 제4의 도전층에 부분적으로 불순물을 도우프하는 공정; 결과물 전면에 제4의 절연층을 형성하는 공정; 제1의 워드라인과 이웃하는 셀의 제2의 워드라인 사이에 있는 상기 제1의 활성영역 및 제2의 워드라인과 이웃하는 셀의 제1의 워드라인 사이에 있는 상기 제2의 활성영역이 부분적으로 노출되도록 제5 및 제6의 콘택홀을 형성하는 공정; 및 상기 제5 및 제6의 콘택홀을 채우도록 결과물 전면에 제5의 도전층을 형성한후 패터닝하여 제1 및 제2의 비트라인을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.Forming first and second active regions on the semiconductor substrate; Forming a gate oxide film on the entire surface of the semiconductor substrate; Removing the gate oxide film formed on the first active region of the region where the gate of the second driving transistor is to be formed and on the second active region of the region where the gate of the first driving transistor is to be formed; Forming a first conductive layer on the entire surface of the resultant, and then forming first and second word lines and gates of the first and second driving transistors; Forming a predetermined impurity diffusion region in the active region by doping impurity ions on the entire surface of the resultant product; Forming a first insulating layer on the entire surface of the resultant; Removing the first insulating layer on the first active region between the second word line and the first driving transistor and on the second active region between the first word line and the second driving transistor. Thereby forming first and second contact holes; Forming a first constant power line by partially etching the second conductive layer on the entire surface of the resultant to fill the first and second contact holes; Forming a second insulating layer on the entire surface of the resultant; Stacking a third layer on the entire surface of the resultant and partially etching to form third and fourth nodes which are formed in a direction intersecting with the active regions, are defined for each cell, and are isolated from each other; Forming a third insulating layer on the entire surface of the resultant; Forming third and fourth contact holes through which the first active region and the third node, and the second active region and the fourth node are partially exposed at the same time; Stacking a fourth conductive layer on the entire surface of the resultant to fill the third and fourth contact holes, and then partially removing the fourth conductive layer to form first and second nodes and second and third constant power lines. ; Partially doping the fourth conductive layer with impurities; Forming a fourth insulating layer on the entire surface of the resultant; The first active region between the first wordline and the second wordline of the neighboring cell and the second active region between the second wordline and the first wordline of the neighboring cell Forming fifth and sixth contact holes to be partially exposed; And forming a fifth conductive layer on the entire surface of the product to fill the fifth and sixth contact holes, and then patterning the first and second bit lines. Manufacturing method. 제24항에 있어서, 상기 반도체기판은 3가 이온이 도우피되어 제1도전형으로 도전되고, 상기 활성영역들은 5가이온이 도우프되어 제2도전형으로 도전되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.25. The semiconductor memory device according to claim 24, wherein the semiconductor substrate is doped with trivalent ions to be electrically conductive in the first conductivity type, and the active regions are doped with pentavalent ions and are electrically conductive in the second conductivity type. Manufacturing method. 제25항에 있어서, 제1의 도전층을 형성하는 공정이 후, 상기 제1의 도전층 전면에 제2도전형의 불순물을 도우프하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of manufacturing a semiconductor memory device according to claim 25, further comprising a step of doping a second conductive type impurity on the entire surface of the first conductive layer after the step of forming the first conductive layer. . 제26항에 있어서, 도우프되는 상기 제2도전형의 불순물은 인이온인 것을 특징으로 하는 반도체 메모리장치의 제조방법.27. The method of claim 26, wherein the doped second conductivity type impurity is phosphorus ion. 제24항에 있어서, 제1의 도전층을 형성하는 공정이 후, 상기 제1의 도전층 전면에 절연물질을 도포하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.25. The method of manufacturing a semiconductor memory device according to claim 24, wherein after the step of forming the first conductive layer, a step of applying an insulating material to the entire surface of the first conductive layer is added. 제28항에 있어서, 상기 절연물질로 순수산화막을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.29. The method of claim 28, wherein a pure oxide film is used as the insulating material. 제28항에 있어서, 상기 제1 및 제2의 콘택홀은 상기 절연물질 및 제1의 도전층에 의해 자기정합적으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.29. The method of claim 28, wherein the first and second contact holes are self-aligned by the insulating material and the first conductive layer. 제24항에 있어서, 상기 제1의 절연층으로 순수산화막과 BPSG막, 또는 순수산화막과 PSG막을 적층하여 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.25. The method of claim 24, wherein a pure oxide film and a BPSG film or a pure oxide film and a PSG film are stacked and used as the first insulating layer. 제31항에 있어서, 상기 BPSG막 또는 PSG막은 그 표면이 평탄화되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.32. The method of claim 31, wherein the surface of the BPSG film or the PSG film is planarized. 제24항에 있어서, 상기 제1의 일정전원선은 상기 제1 및 제2의 콘택홀을 각각 그 내부에 포함하고, 제1 및 제2의 콘택홀을 중심으로 상하좌우로 확장된 널판지 모양으로 형성되며 그 각각은 서로 연결되도록 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The board of claim 24, wherein the first constant power line includes the first and second contact holes, respectively, and extends vertically, vertically, and horizontally around the first and second contact holes. And each of which is formed to be connected to each other. 제24항에 있어서, 상기 제2의 절연층으로 순수산화막, BPSG막 및 순수산화막, 또는 순수산화막, PSG막 및 순수산화막을 적층하여 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.25. The method of claim 24, wherein a pure oxide film, a BPSG film and a pure oxide film, or a pure oxide film, a PSG film, and a pure oxide film are stacked and used as the second insulating layer. 제34항에 있어서, 상기 BPSG막 또는 PSG막은 PSG막은 그 표면이 평탄해지도록 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.35. The method of claim 34, wherein the BPSG film or PSG film is formed so that the surface of the PSG film is flat. 제24항에 있어서, 제4의 도전층에 도우프되는 상기 불순물은 제3 및 제4의 노드와 겹치지 않는 영역의 상기 제4의 도전층에만 도우프되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.25. The method of claim 24, wherein the impurity doped in the fourth conductive layer is doped only in the fourth conductive layer in a region not overlapping with the third and fourth nodes. . 제36항에 있어서, 제4의 도전층에 도우프되는 상기 불순물은 제2도전형인 것을 특징으로 하는 반도체 메모리장치의 제조방법.37. The method of claim 36, wherein the impurity doped in the fourth conductive layer is of a second conductivity type. 제36항에 있어서, 제4의 도전층에 도우프되는 상기 불순물은 제1도전형인 것을 특징으로 하는 반도체 메모리장치의 제조방법.37. The method of claim 36, wherein the impurity doped in the fourth conductive layer is of a first conductivity type. 제38항에 있어서, 상기 제3의 절연층은 약 500Å정도의 두께로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.The method of claim 38, wherein the third insulating layer is formed to a thickness of about 500 GPa. 제24항에 있어서, 상기 제3의 절연층으로 순수산화막을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.25. The method of manufacturing a semiconductor memory device according to claim 24, wherein a pure oxide film is used as said third insulating layer. 제24항에 있어서, 상기 제4의 절연층으로 순수산화막과 BPSG막, 또는 순수산화막과 PSG막을 적층하여 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.25. The method of manufacturing a semiconductor memory device according to claim 24, wherein a pure oxide film and a BPSG film or a pure oxide film and a PSG film are laminated as the fourth insulating layer. 제41항에 있어서, 상기 BPSG막 또는 PSG막은 그 표면이 평탄해지도록 도포되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.42. The method of manufacturing a semiconductor memory device according to claim 41, wherein the BPSG film or the PSG film is coated so that its surface is flat. 제24항에 있어서, 상기 제5도의 도전층으로 금속물질을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.25. The method of manufacturing a semiconductor memory device according to claim 24, wherein a metal material is used as the conductive layer of FIG. 제24항에 있어서, 상기 제5 및 제6의 콘택홀을 형성하는 공정이 후, 결과물 전면에 순수산화막을 도포하는 공정, 및 상기 순수산화막을 부분적으로 식각하여 제5 및 제6의 콘택홀 내부 각각에 상기 제5 및 제6의 콘택홀 보다 작은 제7 및 제8의 콘택홀을 형성하는 공정을 더 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.25. The method of claim 24, wherein the forming of the fifth and sixth contact holes is performed, followed by applying a pure oxide film to the entire surface of the resultant, and partially etching the pure oxide film to form the inside of the fifth and sixth contact holes. And forming a seventh and eighth contact hole smaller than the fifth and sixth contact holes, respectively.
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