JP2841444B2 - CMOS manufacturing method - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば完全CMOS型のスタティックRAM等に
適用されるCMOSの製法に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method of manufacturing a CMOS applied to, for example, a complete CMOS static RAM.
本発明は、ｎチャンネルMOSトランジスタ上にｐチャ
ンネルMOS薄膜トランジスタを積み重ねたCMOSの製法に
おいて、ｐチャンネルMOS薄膜トランジスタ用のゲート
絶縁膜の少くとも一部を、窒化硅素膜、または、窒化酸
化硅素膜を形成した後、非晶質又は多結晶の半導体を酸
化して作ることにより、ｐチャンネルMOS薄膜トランジ
スタ用の良質のゲート絶縁膜を形成できるようにしたも
のである。According to the present invention, in a CMOS manufacturing method in which a p-channel MOS thin film transistor is stacked on an n-channel MOS transistor, at least a part of a gate insulating film for the p-channel MOS thin film transistor is formed with a silicon nitride film or a silicon nitride oxide film. After that, an amorphous or polycrystalline semiconductor is oxidized to form a high-quality gate insulating film for a p-channel MOS thin film transistor.
従来、完全CMOS型のスタティックRAM（４つのｎチャ
ンネルMOSトランジスタと２つのｐチャンネルMOSトラン
ジスタの合計６つのトランジスタで構成される）が提案
されているが、これは６つのトランジスタを平面的に並
べると１セル面積が大きくなるために、大集積スタティ
ックRAMには負荷抵抗型が使われている。Conventionally, a complete CMOS type static RAM (consisting of a total of six transistors of four n-channel MOS transistors and two p-channel MOS transistors) has been proposed. In order to increase the area of one cell, a load resistance type is used for a large integrated static RAM.
しかし乍ら、負荷抵抗型スタティックRAMでは大集積
になる程、１セル内の消費電力を減らさなければならな
いために、抵抗値を上げねばならない。ところが、4Mビ
ットスタティックRAM以上になると、トランジスタのリ
ーク電流と抵抗を流れる電流との比が充分とれなくなっ
て、作製が困難になる。一方、完全CMOS型のスタティッ
クRAMの方は動作電圧範囲が広く、スタンバイ電流が小
さくて、安定動作が得られる。However, in a load resistance type static RAM, as the degree of integration increases, the power consumption within one cell must be reduced, so that the resistance value must be increased. However, when the RAM becomes 4 Mbit static RAM or more, the ratio between the leak current of the transistor and the current flowing through the resistor cannot be sufficiently obtained, and the fabrication becomes difficult. On the other hand, the static RAM of the complete CMOS type has a wider operating voltage range, a smaller standby current, and stable operation.
そこで、１セル面積の小さい完全CMOS型のスタティッ
クRAMが望まれている。その有力な方法として、例えば
日経マイクロデバイス1988年９月号P123〜P130に示され
ているように駆動用ｎチャンネルMOSトランジスタを単
結晶シリコン中に作り、その上に負荷素子としてのｐチ
ャンネルMOSトランジスタを多結晶シリコンによる薄膜
トランジスタをもって作ることが挙げられる。Therefore, a complete CMOS static RAM having a small cell area is desired. As an effective method, for example, as shown in Nikkei Microdevices September 1988, P123-P130, an n-channel MOS transistor for driving is formed in single crystal silicon, and a p-channel MOS transistor as a load element is formed thereon. Using a polycrystalline silicon thin film transistor.
しかし乍ら上述の薄膜トランジスタを積み上げたCMOS
における問題点の１つは負荷素子としてのｐチャンネル
MOS薄膜トランジスタのゲート絶縁膜の形成法である。However, the above-mentioned thin-film transistor stacked CMOS
Is one of the problems with p-channel as a load element
This is a method for forming a gate insulating film of a MOS thin film transistor.
この場合、ゲート電極をｎチャンネルMOSトランジス
タとｐチャンネルMOS薄膜トランジスタで共用するの
で、ｐチャンネルMOS薄膜トランジスタを作るには、ゲ
ート電極上にゲート絶縁膜を作り、その後に多結晶シリ
コン膜を形成してMOSトランジスタにしなければならな
い。In this case, the gate electrode is shared by the n-channel MOS transistor and the p-channel MOS thin film transistor.To make the p-channel MOS thin film transistor, a gate insulating film is formed on the gate electrode, and then a polycrystalline silicon film is formed to form the MOS transistor. Must be a transistor.
ゲート絶縁膜の形成方法としては、CVD（化学気相成
長）法或は、熱酸化法によりSiO2のゲート絶縁膜を形成
することが考えられる。As a method of forming the gate insulating film, it is conceivable to form a gate insulating film of SiO 2 by a CVD (chemical vapor deposition) method or a thermal oxidation method.
しかし乍ら、CVD法の場合にはゲート絶縁膜にピンホ
ール等があり歩留りが悪い。また熱酸化法ではｎチャン
ネルMOSトランジスタの不純物ドープ多結晶シリコンよ
りなるゲート電極を熱酸化して作ることになるが、この
場合にはゲート電極からの不純物がゲート絶縁膜に混入
する懼れがある。また熱酸化法ではゲート電極として好
ましい金属シリサイド等の金属系ゲート電極が使えない
欠点がある。However, in the case of the CVD method, pinholes and the like are present in the gate insulating film, and the yield is low. In the thermal oxidation method, a gate electrode made of impurity-doped polycrystalline silicon of an n-channel MOS transistor is formed by thermal oxidation. In this case, impurities from the gate electrode may be mixed into the gate insulating film. . Further, the thermal oxidation method has a disadvantage that a metal-based gate electrode such as a metal silicide which is preferable as a gate electrode cannot be used.
本発明は、上述の点に鑑み、薄膜トランジスタを積み
上げたCMOSにおいて、ゲート電極の種類によらず良質の
ゲート絶縁膜を備えたCMOSの製法を提供するものであ
る。In view of the above, the present invention provides a method of manufacturing a CMOS in which thin-film transistors are stacked and having a high-quality gate insulating film regardless of the type of a gate electrode.
本発明は、ｎチャンネルMOSトランジスタ上にｐチャ
ンネルMOS薄膜トランジスタを積み重ねたCMOSの製法に
おいて、そのｐチャンネルMOS薄膜トランジスタ用のゲ
ート絶縁膜（14）の少くとも一部を、窒化硅素膜、また
は、窒化酸化硅素膜を形成した後、非晶質又は多結晶の
半導体（12）を酸化して作るようになす。According to the present invention, in a CMOS manufacturing method in which a p-channel MOS thin film transistor is stacked on an n-channel MOS transistor, at least a part of a gate insulating film (14) for the p-channel MOS thin film transistor is formed by a silicon nitride film or a oxynitride film. After the formation of the silicon film, the amorphous or polycrystalline semiconductor (12) is oxidized.
本発明においては、ゲート電極（４）を共用するよう
に積み重ねたｐチャンネルMOS薄膜トランジスタのゲー
ト絶縁膜（14）の少なくとも一部を、窒化硅素膜、また
は、窒化酸化硅素膜を形成した後、非晶質又は多結晶の
半導体（12）を酸化して形成するので、ピンホールがな
く且つ窒化硅素膜または窒化酸化硅素膜がストッパーと
なって、下地のゲート電極（４）からの不純物の混入も
ない良質のゲート絶縁膜（14）を形成することができ
る。また、共用するゲート電極（４）としてはシリコン
ゲート以外にも金属シリサイド等の金属系ゲートを使用
することもできる。In the present invention, at least a part of the gate insulating film (14) of the p-channel MOS thin film transistor stacked so as to share the gate electrode (4) is formed by forming a silicon nitride film or a silicon nitride oxide film, Since the amorphous or polycrystalline semiconductor (12) is formed by oxidation, there is no pinhole and the silicon nitride film or the silicon nitride oxide film serves as a stopper, so that impurities from the underlying gate electrode (4) can be mixed. A good quality gate insulating film (14) can be formed. Further, as the shared gate electrode (4), a metal gate such as a metal silicide can be used in addition to the silicon gate.
従って、信頼性の高い積み重ね型のCMOSを容易に製造
することができる。Therefore, a highly reliable stacked CMOS can be easily manufactured.
以下、第１図を参照して本発明によるCMOSの製法を完
全CMOS型のスタティックRAMの製造に適用した場合につ
いて説明する。Hereinafter, a case where the CMOS manufacturing method according to the present invention is applied to the manufacture of a complete CMOS type static RAM will be described with reference to FIG.
本例においては、先ず、第１図Ａに示すようにｐ形シ
リコン基板（１）の一主面に選択酸化（LOCOS）による
素子間分離層（２）を形成し、１の素子形成領域上にゲ
ート絶縁膜（例えばSiO2膜）（３）を介して、例えばn+
多結晶シリコン又は金属シリサイド等よりなるゲート電
極（４）を形成し、次いでSiO2による側壁（５）を介し
てｐ形シリコン基板（１）表面にLDD（Lightly doped d
raim）構造のｎ形のソース領域（６）及びドレイン領域
（７）を形成する。また、このソース及びドレイン領域
の形成と同時にｐ形シリコン基板（１）の他の領域部に
接地線コンタクト用のｎ形層（８）を形成する。In the present embodiment, first, as shown in FIG. 1A, an element isolation layer (2) is formed on one principal surface of a p-type silicon substrate (1) by selective oxidation (LOCOS), and is formed on one element formation region. via a gate insulating film (e.g., SiO 2 film) (3), for example, n +
A gate electrode (4) made of polycrystalline silicon or metal silicide is formed, and then an LDD (Lightly doped d) is formed on the surface of the p-type silicon substrate (1) via a sidewall (5) made of SiO 2.
raim) An n-type source region (6) and a drain region (7) having a structure are formed. At the same time as the formation of the source and drain regions, an n-type layer (8) for ground line contact is formed in another region of the p-type silicon substrate (1).
このｎ形のソース領域（６）及びドレイン領域（７）
と、ゲート絶縁膜（３）と、ゲート電極（４）により駆
動用ｎチャンネルMOSトランジスタ（Q1）が形成され
る。The n-type source region (6) and the drain region (7)
, The gate insulating film (3) and the gate electrode (4) form a driving n-channel MOS transistor (Q 1 ).
次に、第１図Ｂに示すように、ゲート電極（４）上を
含んで例えば熱酸化による厚さ50Å程度のSiO2膜（10）
を形成し、その上にCVD（化学気相成長）法で厚さ100Å
程度の窒化硅素（Si3N4）膜（11）を成長する。しかる
後、Si3N4膜（11）上に例えば厚さ50Å〜100Å程度の非
晶質シリコン膜（12）を低温CVD法で成長させる。Next, as shown in FIG. 1B, an SiO 2 film (10) having a thickness of about 50 ° by thermal oxidation, for example, including on the gate electrode (4)
Is formed, and a thickness of 100 mm is formed thereon by CVD (chemical vapor deposition).
A silicon nitride (Si 3 N 4 ) film (11) is grown to a degree. Thereafter, Si 3 N 4 film (11) to the example on the thickness 50Å~100Å about amorphous silicon film (12) is grown at a low temperature CVD method.
次に、第１図Ｃに示すように、非晶質シリコン膜（1
2）を熱酸化してSiO2膜（13）にし、爾後形成するｐチ
ャンネルMOS薄膜トランジスタ用のゲート絶縁膜（14）
を形成する。ここでのゲート絶縁膜（14）はSiO2膜（1
3）,Si3N4膜（11）及びSiO2膜（10）によって構成され
る。非晶質シリコン膜（12）の熱酸化時には、下層にSi
O2膜（10）及びSi3N4膜（11）が形成されているので、
下地のゲート電極（４）からSiO2膜（13）への不純物の
混入は確実に防止される。Next, as shown in FIG. 1C, the amorphous silicon film (1
2) Thermal oxidation of SiO 2 film (13) to form gate insulating film for p-channel MOS thin film transistor (14)
To form The gate insulating film (14) here is an SiO 2 film (1
3), composed of a Si 3 N 4 film (11) and a SiO 2 film (10). During thermal oxidation of the amorphous silicon film (12),
Since the O 2 film (10) and the Si 3 N 4 film (11) are formed,
The entry of impurities from the underlying gate electrode (4) into the SiO 2 film (13) is reliably prevented.
次に、第１図Ｄに示すように、ゲート電極（４）上を
含むように半導体層としての例えばｐ形の多結晶シリコ
ン層（15）を成長させた後、ソース及びドレイン領域に
対応する部分にｐ形不純物をイオン注入し、熱処理して
p+ソース領域（16）及びp+ドレイン領域（17）を形成す
る。次いで多結晶シリコン層（15）をパターニングし
て、ソース領域（16），ドレイン領域（17），ゲート絶
縁膜（14）及びゲート電極（４）からなる負荷素子とし
てのｐチャンネルMOS薄膜トランジスタ（Q2）を形成す
る。図示の例ではゲート絶縁膜（14）もパターニングし
ている。Next, as shown in FIG. 1D, after growing, for example, a p-type polycrystalline silicon layer (15) as a semiconductor layer so as to include over the gate electrode (4), it corresponds to the source and drain regions. Ion implantation of p-type impurity into the part and heat treatment
A p + source region (16) and a p + drain region (17) are formed. Next, the polycrystalline silicon layer (15) is patterned to form a p-channel MOS thin film transistor (Q 2 ) as a load element including a source region (16), a drain region (17), a gate insulating film (14), and a gate electrode (4). ) Is formed. In the illustrated example, the gate insulating film (14) is also patterned.
次に、第１図Ｅに示すように、全面にSiO2膜（19）及
びPSG（リンシリケートガラス）膜（20）による層間膜
（21）を形成し、この層間膜（21）に対してｎチャンネ
ルMOSトランジスタ（Q1）のn+ドレイン領域（７）及び
ｐチャンネルMOS薄膜トランジスタ（Q2）のp+ドレイン
領域（17）のコンタクト部が共に臨むようにコンタクト
窓あけを行い、また同時に接地線コンタクト用のｎ形層
（８）が臨むようにコンタクト窓あけを行う。そしてAl
層（22）によってn+ドレイン領域（７）及びp+ドレイン
領域（17）を接続する。また、ｎ形層（８）に接続する
Al層（23）を形成する。次に、再びPSG膜による層間膜
（24）を形成し、Al層（23）に対応する部分をコンタク
ト窓あけを行った後、Al層（23）に接続するように層間
膜（24）上にAl接地線（25）を形成する。さらに例えば
PSG膜による層間膜（26）を介して、Alビット線（27）
及び（28）を形成する。斯くして第１図Ｅに示すように
駆動用のｎチャンネルMOSトランジスタ（Q1）上にゲー
ト電極（４）を共用するように負荷素子としてのｐチャ
ンネルMOS薄膜トランジスタ（Q2）を積み重ねた完全CMO
S型のスタティックRAM（30）を得る。Next, as shown in FIG. 1E, an interlayer film (21) made of a SiO 2 film (19) and a PSG (phosphosilicate glass) film (20) is formed on the entire surface. The contact window is opened so that the contact portions of the n + drain region (7) of the n-channel MOS transistor (Q 1 ) and the p + drain region (17) of the p-channel MOS thin film transistor (Q 2 ) face each other, and are grounded at the same time. The contact window is opened so that the n-type layer (8) for line contact faces. And Al
The layer (22) connects the n + drain region (7) and the p + drain region (17). Also, it connects to the n-type layer (8).
An Al layer (23) is formed. Next, an interlayer film (24) made of a PSG film is formed again, a portion corresponding to the Al layer (23) is opened in a contact window, and the interlayer film (24) is connected to the Al layer (23). Then, an Al ground line (25) is formed. Further for example
Al bit line (27) via interlayer film (26) of PSG film
And (28). Thus, as shown in FIG. 1E, a p-channel MOS thin film transistor (Q 2 ) as a load element is stacked on the driving n-channel MOS transistor (Q 1 ) so as to share the gate electrode (4). CMO
Obtain S-type static RAM (30).
上述の製法によれば、ゲート電極（４）を共用するよ
うにｎチャンネルMOSトランジスタ（Q1）上に形成する
ｐチャンネルMOS薄膜トランジスタ（Q2）のゲート絶縁
膜（14）として、非晶質シリコン膜（12）を熱酸化して
得たSiO2膜（13）を用いているので、低温でピンホール
のない良質のゲート絶縁膜を形成することができる。し
かも、本例では非晶質シリコン膜（12）下にSiO2膜（1
0）及びSi3N4膜（11）が形成されているため、非晶質シ
リコン膜（12）の熱酸化時にゲート電極（４）からの不
純物混入が確実に防止される。According to the above manufacturing method, the gate insulating film (14) of the p-channel MOS thin film transistors formed on the n-channel MOS transistor (Q 1) so as to share the gate electrode (4) (Q 2), amorphous silicon Since the SiO 2 film (13) obtained by thermally oxidizing the film (12) is used, a high-quality gate insulating film without pinholes at a low temperature can be formed. Moreover, in this example, the SiO 2 film (1) is formed under the amorphous silicon film (12).
0) and the Si 3 N 4 film (11) are formed, so that contamination of impurities from the gate electrode (4) during the thermal oxidation of the amorphous silicon film (12) is reliably prevented.
また、ゲート電極（４）として不純物ドープの多結晶
シリコン，金属シリサイドを用いたが、非晶質シリコン
膜の熱酸化によるSiO2膜（13）をゲート絶縁膜（14）と
して用いるので、その他の金属系のゲート電極をも用い
ることもできる。Although the impurity-doped polycrystalline silicon and metal silicide are used as the gate electrode (4), the SiO 2 film (13) formed by thermal oxidation of the amorphous silicon film is used as the gate insulating film (14). A metal-based gate electrode can also be used.
このように本例では、良質のゲート絶縁膜（14）を有
したｐチャンネルMOS薄膜トランジスタ（Q2）をｎチャ
ンネルMOSトランジスタ（Q1）上に積み重ねてCMOSを作
成することができるので、１セル面積の小さい且つ信頼
性の高い完全CMOS型のスタティックRAMが得られる。従
って、4MビットスタティックRAM以上の大集積スタティ
ックRAMの製造に適用することができる。As described above, in this example, a p-channel MOS thin film transistor (Q 2 ) having a high-quality gate insulating film (14) can be stacked on an n-channel MOS transistor (Q 1 ) to form a CMOS. A complete CMOS static RAM with a small area and high reliability can be obtained. Therefore, the present invention can be applied to the manufacture of a large integrated static RAM of 4 Mbit static RAM or more.
尚、上例では非晶質シリコン膜（12）を熱酸化してゲ
ート絶縁膜（14）を構成するSiO2膜（13）を形成した
が、その他非晶質シリコンの代りに多結晶シリコンを熱
酸化してSiO2膜（13）を形成することもできる。In the above example, the amorphous silicon film (12) was thermally oxidized to form the SiO 2 film (13) constituting the gate insulating film (14), but polycrystalline silicon was used instead of amorphous silicon. The SiO 2 film (13) can be formed by thermal oxidation.
更に、非晶質シリコン膜（12）を形成せずにSi3N4膜
（11）を成長した後に、このSi3N4膜（11）を一部酸化
して、窒化酸化硅素（SiON）としてゲート絶縁膜（14）
を形成することもできる。このSi3N4膜（11）の酸化は
プラズマ酸化や、赤外線ランプ等による急速熱アニー
ル，エキシマレーザアニールによる酸化によって行うこ
とができる。Further, after growing the Si 3 N 4 film (11) without forming the amorphous silicon film (12), the Si 3 N 4 film (11) is partially oxidized to form silicon nitride oxide (SiON). As gate insulating film (14)
Can also be formed. The oxidation of the Si 3 N 4 film (11) can be performed by plasma oxidation, rapid thermal annealing using an infrared lamp or the like, or oxidation using excimer laser annealing.
本発明のCMOSの製法によれば、ｎチャンネルMOSトラ
ンジスタ上に積み重ねたｐチャンネルMOS薄膜トランジ
スタのゲート絶縁膜の少くとも一部を、窒化硅素（Si3N
4）膜、または、窒化酸化硅素（SiON）膜を形成した
後、非晶質又は多結晶の半導体を酸化して作るので、ピ
ンホールのない、且つ下地のゲート電極からの不純物混
入のない良質のゲート絶縁膜が得られる。また両トラン
ジスタに共用するゲート電極にはシリコンゲート，金属
系のゲートのいずれも使用することができる。According to the CMOS manufacturing method of the present invention, at least a part of the gate insulating film of the p-channel MOS thin film transistor stacked on the n-channel MOS transistor is made of silicon nitride (Si 3 N
4 ) After forming a film or a silicon nitride oxide (SiON) film, it is made by oxidizing an amorphous or polycrystalline semiconductor, so it has no pinholes and no impurities from the underlying gate electrode. Is obtained. As the gate electrode shared by both transistors, either a silicon gate or a metal gate can be used.
従って本発明は、セル面積が小さく且つ信頼性の高い
完全CMOS型スタティックRAMの作成を可能にするもので
あり、大集積の完全CMOS型スタティックRAMの作成に適
用して好適ならしめるものである。Therefore, the present invention enables the production of a highly reliable full CMOS static RAM having a small cell area and high reliability, and is suitable for application to the production of a highly integrated full CMOS static RAM.
第１図Ａ〜Ｅは本発明によるCMOSの製法を完全CMOS型ス
タティックRAMの製造に適用した場合の工程図である。 （１）はｐ形シリコン基板、（３）はゲート絶縁膜、
（４）はゲート電極、（６）はソース領域、（７）はド
レイン領域、Q1は駆動用ｎチャンネルMOSトランジス
タ、（10）はSiO2膜、（11）はSi3N4膜、（12）は非晶
質シリコン膜、（13）は熱酸化によるSiO2膜、（14）は
ゲート絶縁膜、（15）は多結晶シリコン膜、（16）はソ
ース領域、（17）はドレイン領域、Q2はｐチャンネルMO
S薄膜トランジスタである。1A to 1E are process diagrams in the case where the CMOS manufacturing method according to the present invention is applied to the manufacture of a complete CMOS type static RAM. (1) is a p-type silicon substrate, (3) is a gate insulating film,
(4) the gate electrode, (6) the source regions (7) drain region, Q 1 is n-channel MOS transistor for driving, (10) is SiO 2 film (11) is the Si 3 N 4 film, ( 12) is an amorphous silicon film, (13) is a SiO 2 film formed by thermal oxidation, (14) is a gate insulating film, (15) is a polycrystalline silicon film, (16) is a source region, and (17) is a drain region. , Q 2 is p-channel MO
It is an S thin film transistor.
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 29/786 Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 27/11 29/786
Claims (1)
ンネルMOS薄膜トランジスタを積み重ねたCMOSの製法に
おいて、 前記ｐチャンネルMOS薄膜トランジスタ用のゲート絶縁
膜の少なくとも一部を、窒化硅素膜、または、窒化酸化
硅素膜を形成した後、非晶質または多結晶の半導体を酸
化して作ることを特徴とするCMOSの製法。In a method of manufacturing a CMOS in which a p-channel MOS thin film transistor is stacked on an n-channel MOS transistor, at least a part of the gate insulating film for the p-channel MOS thin film transistor is formed of a silicon nitride film or a silicon nitride oxide film. A CMOS manufacturing method characterized by oxidizing an amorphous or polycrystalline semiconductor after formation.
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Applications Claiming Priority (1)
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| JP1082738A JP2841444B2 (en) | 1989-03-31 | 1989-03-31 | CMOS manufacturing method |
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| JPH02260654A JPH02260654A (en) | 1990-10-23 |
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Family Cites Families (2)
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