JPH07135313A - Fet transistor and its fabrication - Google Patents
Fet transistor and its fabricationInfo
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- JPH07135313A JPH07135313A JP27962993A JP27962993A JPH07135313A JP H07135313 A JPH07135313 A JP H07135313A JP 27962993 A JP27962993 A JP 27962993A JP 27962993 A JP27962993 A JP 27962993A JP H07135313 A JPH07135313 A JP H07135313A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＩＳ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｆ
ＥＴ（電界効果トランジスタ）、ＭＯＳ（Ｍｅｔａｌ
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ及びそ
の製造方法に関するものである。The present invention relates to MIS (Metal).
Insulator Semiconductor) F
ET (Field Effect Transistor), MOS (Metal)
The present invention relates to an oxide semiconductor (FET) FET and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、Ｈ．Ｈ．Ｔｓｅｎｇ ｅｔａｌ．ＩＥＥＥ Ｔ
ｒａｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ，Ｖ
ｏｌ．４０，Ｎｏ．３，１９９３に示されるものがあっ
た。ＭＯＳＦＥＴを使用した集積回路の集積度が向上す
るに従い、ＭＯＳ型ＦＥＴも大幅に縮小される。ＭＯＳ
型を縮小する場合、比例縮小則が一般的に使用される。
すなわち、ＦＥＴのゲート長及びゲート幅を１／ａとし
た場合、短チャネル効果によるＦＥＴの特性の劣化を防
止するため、ソース・ドレインの接合深さを１／ａとし
なければならない。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, H.264. H. Tseng et al. IEEE T
rans. on Electron Device, V
ol. 40, No. 3, 1993. As the degree of integration of integrated circuits using MOSFETs is improved, the size of MOS FETs is also greatly reduced. MOS
When reducing types, the proportional reduction rule is commonly used.
That is, when the gate length and the gate width of the FET are set to 1 / a, the junction depth of the source / drain must be set to 1 / a in order to prevent the deterioration of the FET characteristics due to the short channel effect.
【０００３】現在開発中の０．３μｍ論理回路用及び２
５６Ｍｂメモリ用ＦＥＴは、短チャネル効果によるＦＥ
Ｔの特性の劣化を防止するために、ソース・ドレインの
接合深さを大幅に小さくする。そのソース・ドレインの
接合深さを小さくする手段として、ドーズ量を下げる方
法は工程が簡単なため、広く使われている。しかしなが
ら、ドーズ量を下げると、コンタクトからチャネルまで
寄生抵抗が大きくなり、ＦＥＴの駆動力を低下させる。Currently under development for 0.3 μm logic circuits and 2
The FET for 56Mb memory is FE due to the short channel effect.
In order to prevent the deterioration of the characteristics of T, the junction depth of the source / drain is greatly reduced. As a means for reducing the source / drain junction depth, a method of reducing the dose amount is widely used because the process is simple. However, if the dose amount is lowered, the parasitic resistance increases from the contact to the channel, and the driving force of the FET is lowered.
【０００４】この問題の解決策として、コンタクトから
チャネルまでシリサイドを形成する方法が一般的であ
る。しかし、現在の方法では、アクティブ上のシリサイ
ドとゲート上のシリサイドを分離するため、ゲート近傍
の抵抗の最も大きいところはシリサイドが形成されな
い。更に、ソース・ドレイン層をシリサイド形成後に形
成する場合には、ＬＤＤ層、ソース・ドレインの浅接合
の部位は、接合リーク電流が発生する恐れがあるため、
短チャネル効果を防止する必要最低限の接合深さでも、
シリサイドを形成することは今のところ難しい。As a solution to this problem, a method of forming silicide from the contact to the channel is generally used. However, according to the current method, since the silicide on the active and the silicide on the gate are separated from each other, the silicide is not formed in the vicinity of the gate where the resistance is highest. Further, when the source / drain layer is formed after the silicide is formed, a junction leak current may occur at the shallow junction portion of the LDD layer and the source / drain.
Even with the minimum required junction depth to prevent short channel effects,
It is currently difficult to form silicide.
【０００５】以下、その点について図を参照しながら説
明する。図３はかかる従来のＦＥＴのゲート酸化膜から
シリサイド形成までの概略工程図である。ここでは、Ｐ
型ＦＥＴを例に挙げて説明する。まず、図３（ａ）に示
すように、ＬＯＣＯＳ法により、素子分離が行われたｐ
型シリコン基板２１のアクティブ領域に、熱酸化による
ゲート酸化膜２２を形成し、その上に多結晶シリコン膜
２３を形成する。ゲートのパターニングの後に、ソース
・ドレイン・イオン注入を行い、ソース・ドレイン領域
２４を形成する。Hereinafter, this point will be described with reference to the drawings. FIG. 3 is a schematic process diagram from the gate oxide film to the formation of a silicide in such a conventional FET. Here, P
A type FET will be described as an example. First, as shown in FIG. 3A, a device isolation p was performed by the LOCOS method.
A gate oxide film 22 is formed by thermal oxidation in the active region of the type silicon substrate 21, and a polycrystalline silicon film 23 is formed thereon. After patterning the gate, source / drain / ion implantation is performed to form a source / drain region 24.
【０００６】次いで、図３（ｂ）に示すように、ゲート
の両側にサイドウォール２５を形成した後、ソース・ド
レイン及びゲート上にシリサイド膜２６を形成する。Next, as shown in FIG. 3B, after forming sidewalls 25 on both sides of the gate, a silicide film 26 is formed on the source / drain and the gate.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記し
た従来のＦＥＴの製造方法では、サイドウォールの下の
ｘ部分（図３参照）の不純物濃度は非常に小さいので、
その部分の抵抗も非常に大きい。したがって、抵抗の最
も大きい部分は、シリサイドを形成することができない
ので、サリサイド化によるＦＥＴの性能の改善もそれほ
ど見込めない。However, in the above-described conventional FET manufacturing method, the impurity concentration in the x portion (see FIG. 3) under the sidewall is very small,
The resistance of that part is also very large. Therefore, since the silicide cannot be formed in the portion having the highest resistance, improvement in the FET performance due to salicide cannot be expected so much.
【０００８】本発明は、以上述べたように、浅接合での
サリサイドの形成を可能とし、ＦＥＴの駆動力が寄生抵
抗に影響されない電界効果トランジスタ及びその製造方
法を提供することを目的とする。As described above, it is an object of the present invention to provide a field effect transistor capable of forming salicide in a shallow junction and in which the driving force of an FET is not affected by parasitic resistance, and a method for manufacturing the same.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕電界効果トランジスタにおいて、 （Ａ）基板のアクティブ領域に形成されるｎ型のＬＤＤ
（ｎ- ）層及びソース・ドレイン領域と、該ｎ型のＬＤ
Ｄ（ｎ- ）層及びソース・ドレイン領域上に形成される
金属シリサイド膜と、ゲート酸化膜及び多結晶シリコン
膜からなるゲート電極とを設けるようにしたものであ
る。In order to achieve the above object, the present invention provides [1] a field effect transistor, wherein (A) an n-type LDD formed in an active region of a substrate.
(N -) and layer and the source-drain region, the n-type LD
A metal silicide film formed on the D (n − ) layer and the source / drain regions, and a gate electrode made of a gate oxide film and a polycrystalline silicon film are provided.
【００１０】（Ｂ）また、基板のアクティブ領域に形成
されるｐ型のソース・ドレイン領域と、該ｐ型のソース
・ドレイン領域上に形成される金属シリサイド膜と、ゲ
ート酸化膜及び多結晶シリコン膜からなるゲート電極と
を設けるようにしたものである。 （Ｃ）前記ゲート酸化膜は熱酸化膜及び又はＣＶＤ酸化
膜からなる。(B) Further, a p-type source / drain region formed in the active region of the substrate, a metal silicide film formed on the p-type source / drain region, a gate oxide film and polycrystalline silicon. A gate electrode made of a film is provided. (C) The gate oxide film is composed of a thermal oxide film and / or a CVD oxide film.
【００１１】〔２〕電界効果トランジスタの製造方法に
おいて、 （Ａ）素子分離が行われた基板のｐウェルにｎ型イオン
注入を行い、活性化アニールによって、ＬＤＤ（ｎ- ）
層を形成する工程と、金属のスパッタを行いアニールす
ることにより金属シリサイド膜を形成する工程と、チャ
ネルの部位の前記金属シリサイド膜をエッチングし、更
に、その下部のＬＤＤ（ｎ- ）層の接合深さだけ、ＬＤ
Ｄ（ｎ- ）層をエッチングする工程と、ゲート酸化膜を
形成する工程と、厚い多結晶シリコン膜を生成し、ゲー
トパターニングの後に、ｎ型イオン注入を行い、ｎ型の
ソース・ドレイン領域を形成する工程とを施すようにし
たものである。[2] In the method of manufacturing a field effect transistor, (A) LDD (n − ) is formed by performing n-type ion implantation into a p-well of a substrate on which element isolation has been performed and performing activation annealing.
A step of forming a layer, a step of forming a metal silicide film by sputtering a metal and annealing, a step of etching the metal silicide film in a channel portion, and further, a junction of an LDD (n − ) layer thereunder. LD only for depth
A step of etching the D (n − ) layer, a step of forming a gate oxide film, a thick polycrystalline silicon film is formed, and after the gate patterning, n-type ion implantation is performed to form an n-type source / drain region. The step of forming is performed.
【００１２】（Ｂ）素子分離が行われた基板のｎウェル
上に金属のスパッタを行い、アニールすることにより、
金属シリサイド膜を形成する工程と、チャネルの部位の
前記金属シリサイド膜をエッチングする工程と、ゲート
酸化膜を形成する工程と、厚い多結晶シリコン膜を生成
しゲートパターニングの後に、ｐ型イオン注入を行い、
ｐ型のソース・ドレイン領域を形成する工程とを施すよ
うにしたものである。(B) By sputtering metal on the n-well of the substrate on which the elements have been separated and annealing,
After the step of forming a metal silicide film, the step of etching the metal silicide film in the channel region, the step of forming a gate oxide film, the step of forming a thick polycrystalline silicon film and the gate patterning, p-type ion implantation is performed. Done,
and a step of forming p-type source / drain regions.
【００１３】（Ｃ）素子分離が行われた基板のｐウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、該耐酸化性膜パターンをマスクとしてｎ型イ
オン注入を行い活性化アニールによってＬＤＤ（ｎ- ）
層を形成する工程と、絶縁膜を生成し、エッチバックに
よりサイドウォールを形成した後、ｎ型イオン注入を行
い、ｎ型のソース・ドレイン領域を形成する工程と、該
サイドウォールを除去し、金属をスパッタし、アニール
によって金属シリサイド膜を形成する工程と、前記耐酸
化性膜パターンを除去し、ゲート酸化膜、多結晶シリコ
ン膜を生成する工程と、ゲートパターニングを行う工程
とを施すようにしたものである。(C) A step of forming an oxidation resistant film pattern having the same size as the gate length on the p well of the substrate where the element isolation has been performed, and n-type ion implantation using the oxidation resistant film pattern as a mask LDD by activation annealing (n -)
A step of forming a layer, a step of forming an insulating film, forming a side wall by etching back, and then performing n-type ion implantation to form an n-type source / drain region, and removing the side wall, A step of sputtering a metal and forming a metal silicide film by annealing, a step of removing the oxidation resistant film pattern to form a gate oxide film and a polycrystalline silicon film, and a step of performing gate patterning are performed. It was done.
【００１４】（Ｄ）素子分離が行われた基板のｎウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、該耐酸化性膜パターンをマスクにしてｐ型イ
オン注入を行い、ｐ型のソース・ドレイン領域を形成す
る工程と、金属スパッタを行い、アニールすることによ
って、金属シリサイド膜を形成する工程と、前記耐酸化
性膜パターンを除去し、ゲート酸化膜、多結晶シリコン
膜を生成する工程と、ゲートパターニングを行う工程と
を施すようにしたものである。(D) A step of forming an oxidation resistant film pattern having the same size as the gate length on the n well of the substrate where the element isolation is performed, and p-type ion implantation using the oxidation resistant film pattern as a mask. A step of forming a p-type source / drain region, a step of forming a metal silicide film by performing metal sputtering and annealing, a step of removing the oxidation resistant film pattern, a gate oxide film, a polycrystal The step of forming a silicon film and the step of performing gate patterning are performed.
【００１５】（Ｅ）素子分離が行われた基板のｐウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、金属をスパッタし、アニールによって金属シ
リサイド膜を形成する工程と、ｎ型イオン注入を行い、
活性化アニールによってＬＤＤ（ｎ- ）層を形成する工
程と、絶縁膜を生成し、エッチバックによりサイドウォ
ールを形成した後、ｎ型イオン注入を行い、ｎ型のソー
ス・ドレイン領域を形成する工程と、前記サイドウォー
ルを除去し、前記耐酸化性膜パターンを除去した後、ゲ
ート酸化膜、多結晶シリコン膜を形成する工程と、ゲー
トパターニングを行う工程とを施すようにしたものであ
る。(E) A step of forming an oxidation resistant film pattern having the same size as the gate length on the p well of the substrate where the element isolation is performed, and a step of forming a metal silicide film by sputtering metal and annealing. , N-type ion implantation,
A step of forming an LDD (n − ) layer by activation annealing, and a step of forming an insulating film, forming a sidewall by etching back, and then performing n-type ion implantation to form an n-type source / drain region After the sidewalls are removed and the oxidation resistant film pattern is removed, a step of forming a gate oxide film and a polycrystalline silicon film and a step of performing gate patterning are performed.
【００１６】（Ｆ）素子分離が行われた基板のｎウェル
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、金属をスパッタし、アニールによって金属シ
リサイド膜を形成する工程と、ｐ型イオン注入を行い、
ｐ型のソース・ドレイン領域を形成する工程と、ゲート
酸化膜と厚い多結晶シリコン膜を生成する工程と、ゲー
トパタニングを行う工程とを施すようにしたものであ
る。(F) A step of forming an oxidation resistant film pattern having the same size as the gate length on the n-well of the substrate where the element isolation is performed, and a step of forming a metal silicide film by sputtering metal and annealing. , P-type ion implantation,
The steps of forming p-type source / drain regions, the step of forming a gate oxide film and a thick polycrystalline silicon film, and the step of performing gate patterning are performed.
【００１７】[0017]
【作用】本発明によれば、上記したように、ＦＥＴの製
造にあたり、素子分離が終わった後に、Ｎ型ＦＥＴの
み、ＬＤＤ（ｎ- ）層を形成し、厚い金属（Ｔｉ）シリ
サイド膜を形成する。次に、ゲートが形成する部位の金
属シリサイド層をエッチングする。その上にゲート酸化
膜及び厚い多結晶シリコン膜を生成した後に、ゲートの
パターニングを行い、このゲートをマスクとしてソース
・ドレイン・イオン注入を行う。According to the present invention, as described above, in the manufacture of the FET, after the element isolation is completed, only the N-type FET is formed with the LDD (n − ) layer and the thick metal (Ti) silicide film is formed. To do. Next, the metal silicide layer in the region where the gate is formed is etched. After forming a gate oxide film and a thick polycrystalline silicon film on it, patterning of the gate is performed, and source / drain / ion implantation is performed using this gate as a mask.
【００１８】また、ＦＥＴのチャネルからコンタクトま
での領域のサリサイド化を可能にするため、ＬＯＣＯＳ
が形成された後に、耐酸化性膜としてのＳｉ3 Ｎ4 膜を
形成し、ＦＥＴのゲート長と同じ長さになるようパター
ニングする。Ｎ型ＦＥＴの場合のみは、ＬＤＤイオン注
入を行い、サイドウォールを形成してから、ソース・ド
レイン・イオン注入を行う。Ｐ型ＦＥＴの場合は、パタ
ーニング後に、ソース・ドレイン・イオン注入を行う。
次いで、サイドウォール、Ｓｉ3 Ｎ4 膜を除去し、ゲー
ト酸化膜を形成する。その上に多結晶シリコン膜を形成
する。チャネル部分をゲート酸化膜、多結晶シリコンが
確実に覆うように、ゲートはチャネル長よりも大きくな
るようにパターニングする。Further, in order to enable salicide in the region from the FET channel to the contact, LOCOS
After the formation of Si, a Si 3 N 4 film as an oxidation resistant film is formed and patterned to have the same length as the gate length of the FET. In the case of N-type FET only, LDD ion implantation is performed to form sidewalls, and then source / drain / ion implantation is performed. In the case of a P-type FET, source / drain / ion implantation is performed after patterning.
Then, the side wall and the Si 3 N 4 film are removed to form a gate oxide film. A polycrystalline silicon film is formed on it. The gate is patterned to have a length larger than the channel length so that the gate oxide film and the polycrystalline silicon are surely covered with the channel portion.
【００１９】[0019]
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＦＥＴの製造工程断面図である。この実施例では、
Ｎ型ＦＥＴについて説明する。 （１）まず、図１（ａ）に示すように、ＬＯＣＯＳ法に
より素子分離が行われたｐ型シリコン基板１のｐウェル
２に、ｎ- （31Ｐ+ ）イオン注入を行い、活性化アニー
ルによって、ＬＤＤ（ｎ- ）層３を形成する。ここで
は、安価であるのでｐ型シリコン基板１を用いたが、ｎ
型シリコン基板を用いてもよいことは言うまでもない。Embodiments of the present invention will now be described in detail with reference to the drawings. 1A to 1D are sectional views of a FET manufacturing process showing a first embodiment of the present invention. In this example,
The N-type FET will be described. (1) First, as shown in FIG. 1A, n − ( 31 P + ) ions are implanted into the p-well 2 of the p-type silicon substrate 1 in which element isolation is performed by the LOCOS method, and activation annealing is performed. To form the LDD (n − ) layer 3. Here, the p-type silicon substrate 1 is used because it is inexpensive, but n
It goes without saying that a type silicon substrate may be used.
【００２０】（２）次に、図１（ｂ）に示すように、Ｔ
ｉのスパッタを行い、アニールすることにより、５００
〜３０００ÅのＴｉシリサイド（ＴｉＳｉx ）膜４を形
成する。 （３）次に、図１（ｃ）に示すように、チャネルの部位
のＴｉＳｉx 膜４をエッチングし、更に、ｎ- の接合深
さだけ、ＬＤＤ（ｎ- ）層３をオーバーエッチングす
る。次に、ゲート酸化膜５（４０〜１５０Å）を形成す
る。ここで、ゲート酸化膜５の形成方法として、通常の
熱酸化法では、シリサイド上の酸化膜は必ずしも均一で
はなく、シリサイドとゲート電極間の絶縁耐圧が問題と
なる。この問題を解決するために、ゲート酸化膜５の膜
厚の約半分を熱酸化法による熱酸化膜５ａで形成し、残
りの半分をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法によるＣＶＤ酸化膜５ｂで形成
するのが望ましい。(2) Next, as shown in FIG.
i is sputtered and annealed to obtain 500
Forming a Ti silicide (TiSi x) film 4 ～3000A. (3) Next, as shown in FIG. 1 (c), the TiSi x film 4 sites of the channel by etching, further, n - junction depth of only, LDD - over-etching the layer 3 (n). Next, the gate oxide film 5 (40 to 150Å) is formed. Here, as a method of forming the gate oxide film 5, the oxide film on the silicide is not necessarily uniform in the usual thermal oxidation method, and the dielectric breakdown voltage between the silicide and the gate electrode becomes a problem. In order to solve this problem, about half of the film thickness of the gate oxide film 5 is formed by the thermal oxide film 5a by the thermal oxidation method, and the other half is formed by CVD (Chemical Vapor D).
It is desirable to form the CVD oxide film 5b by the evaporation method.
【００２１】（４）次に、図１（ｄ）に示すように、Ｔ
ｉＳｉｘ膜４＋ゲート酸化膜５の膜厚よりも厚い多結晶
シリコン膜６を生成する。そして、ゲートパターンニン
グの後に、ｎチャネル・ソース・ドレイン・イオン（Ａ
ｓ+ ）をイオン注入し、ｎ型のソース・ドレイン領域７
を形成する。図２は本発明の第２の実施例を示すＦＥＴ
の製造工程断面図である。(4) Next, as shown in FIG.
A polycrystalline silicon film 6 thicker than the iSix film 4 + gate oxide film 5 is formed. After the gate patterning, the n-channel source / drain / ion (A
s + ) is ion-implanted to form an n-type source / drain region 7
To form. FIG. 2 is a FET showing a second embodiment of the present invention.
FIG. 6 is a sectional view of a manufacturing step in
【００２２】この実施例では、Ｐ型ＦＥＴについて説明
する。なお、Ｐ型ＦＥＴの場合には、ＬＤＤイオン注入
工程がないため、サイドウォールの形成が不要となる以
外はＮ型ＦＥＴと同様の方法で製造される。 （１）まず、図２（ａ）に示すように、ＬＯＣＯＳ法に
より、素子分離が行われたｐ型シリコン基板１１のｎウ
ェル１２上にＴｉのスパッタを行い、アニールすること
により、５００〜３０００ÅのＴｉシリサイド（ＴｉＳ
ｉx ）膜１３を形成する。In this embodiment, a P-type FET will be described. Since the P-type FET has no LDD ion implantation step, it is manufactured by the same method as that of the N-type FET except that the formation of the sidewall is unnecessary. (1) First, as shown in FIG. 2 (a), Ti is sputtered on the n-well 12 of the p-type silicon substrate 11 in which element isolation is performed by the LOCOS method, and annealing is performed to obtain 500 to 3000Å. Ti silicide (TiS
i x ) The film 13 is formed.
【００２３】（２）次に、図２（ｂ）に示すように、チ
ャネルの部位のＴｉＳｉx 膜１３をエッチングする。次
いで、ゲート酸化膜１４（４０〜１５０Å）を形成す
る。ここで、ゲート酸化膜１４の形成方法として、通常
の熱酸化法では、シリサイド上の酸化膜は必ずしも均一
ではなく、シリサイドとゲート電極間の絶縁耐圧が問題
となる。この問題を解決するために、ゲート酸化膜１４
の膜厚の約半分を熱酸化法による熱酸化膜１４ａで形成
し、残りの半分をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるＣＶＤ酸化膜１４
ｂで形成する。 （３）次に、図２（ｃ）に示すように、ＴｉＳｉｘ膜１
３＋ゲート酸化膜１４の膜厚よりも厚い多結晶シリコン
膜１５を生成する。次いで、エッチバックにより、Ｔｉ
Ｓｉｘ膜１３と同じ高さのところまでエッチングする。
その後に、ｐチャネル・ソース・ドレイン・イオン（Ｂ
Ｆ2 + ）注入を行い、ｐ型のソース・ドレイン領域１６
を形成する。(2) Next, as shown in FIG. 2B, the TiSi x film 13 at the channel portion is etched. Next, the gate oxide film 14 (40 to 150Å) is formed. Here, as a method of forming the gate oxide film 14, the oxide film on the silicide is not necessarily uniform in the usual thermal oxidation method, and the dielectric breakdown voltage between the silicide and the gate electrode becomes a problem. To solve this problem, the gate oxide film 14
About half of the film thickness is formed by the thermal oxidation film 14a by the thermal oxidation method, and the other half is formed by CVD (Chemical Vapo).
r Deposition) CVD oxide film 14
b. (3) Next, as shown in FIG. 2C, the TiSix film 1
A polycrystalline silicon film 15 thicker than the film thickness of the 3+ gate oxide film 14 is formed. Then, by etch back, Ti
Etching is performed up to the same height as the Six film 13.
After that, p channel, source, drain, and ion (B
F 2 + ) implantation and p-type source / drain regions 16
To form.
【００２４】次に、本発明の第３の実施例を示すＦＥＴ
の製造工程断面図である。この実施例ではＮ型ＦＥＴに
ついて説明する。 （１）まず、図４（ａ）に示すように、ＬＯＣＯＳ法に
より素子分離が行われたｐ型シリコン基板３１のｐウェ
ル３２上に、耐酸化性膜としての１０００〜５０００Å
のＳｉ3 Ｎ4 膜パターン３３を形成する。ここで、Ｓｉ
3 Ｎ4 膜パターン３３は、ＦＥＴのゲート長と同じ寸法
になるようパターニングする。Next, an FET showing a third embodiment of the present invention
FIG. 6 is a sectional view of a manufacturing step in In this embodiment, an N-type FET will be described. (1) First, as shown in FIG. 4A, 1000-5000 Å as an oxidation resistant film is formed on the p-well 32 of the p-type silicon substrate 31 in which element isolation is performed by the LOCOS method.
Then, the Si 3 N 4 film pattern 33 is formed. Where Si
The 3 N 4 film pattern 33 is patterned to have the same dimension as the gate length of the FET.
【００２５】（２）次に、図４（ｂ）に示すように、Ｓ
ｉ3 Ｎ4 膜パターン３３をマスクとして、ｎ- （Ｐ+ ）
イオン注入を行い、活性化アニールによってＬＤＤ（ｎ
- ）層３４を形成する。 （３）次に、ＰＳＧ膜又はＮＳＧ膜を生成し、図４
（ｃ）に示すように、エッチバックで５００〜３０００
Åのサイドウォール３５を形成した後、ｎチャネル・ソ
ース・ドレイン・イオン（Ａｓ+ ）注入を行い、ｎ型の
ソース・ドレイン領域３６を形成する。(2) Next, as shown in FIG.
Using the i 3 N 4 film pattern 33 as a mask, n − (P + )
Ion implantation is performed and LDD (n
- ) Form layer 34. (3) Next, a PSG film or an NSG film is formed and
As shown in (c), it is 500 to 3000 by etch back.
After forming the sidewall 35 of Å, n-channel source / drain / ion (As + ) implantation is performed to form an n-type source / drain region 36.
【００２６】（４）次に、図４（ｄ）に示すように、サ
イドウォール３５をＨＦで除去してから、Ｔｉをスパッ
タし、アニールによって５００〜３０００ÅのＴｉＳｉ
ｘ膜３７を形成する。 （５）次に、図４（ｅ）に示すように、Ｓｉ3 Ｎ4 膜パ
ターン３３を選択エッチングで除去し、ゲート酸化膜３
８、多結晶シリコン膜３９を生成する。(4) Next, as shown in FIG. 4 (d), after removing the side walls 35 with HF, Ti is sputtered and annealed to 500 to 3000 Å TiSi.
The x film 37 is formed. (5) Next, as shown in FIG. 4E, the Si 3 N 4 film pattern 33 is removed by selective etching to remove the gate oxide film 3
8. A polycrystalline silicon film 39 is formed.
【００２７】（６）次に、図４（ｆ）に示すように、ホ
トリソの合わせ精度を考えてＦＥＴのチャネルを、確実
にゲート酸化膜３８、多結晶シリコン膜３９で覆うよう
に、ＦＥＴのゲート長より大きいサイズでゲート酸化膜
３８及び多結晶シリコン膜３９のゲートパターニングを
行う。次に、本発明の第４の実施例について説明する。(6) Next, as shown in FIG. 4F, in consideration of the alignment accuracy of photolithography, the channel of the FET is surely covered with the gate oxide film 38 and the polycrystalline silicon film 39. Gate patterning of the gate oxide film 38 and the polycrystalline silicon film 39 is performed with a size larger than the gate length. Next, a fourth embodiment of the present invention will be described.
【００２８】図５は本発明の第４の実施例を示すＦＥＴ
の製造工程断面図である。この実施例では、Ｐ型ＦＥＴ
について説明する。なお、Ｐ型ＦＥＴの場合には、ＬＤ
Ｄイオン注入工程がないため、サイドウォールの形成が
不要となる以外はＮ型ＦＥＴと同じ方法で製造される。 （１）まず、図５（ａ）に示すように、ＬＯＣＯＳ法に
より、素子分離が行われたｐ型シリコン基板４１のｎウ
ェル４２上に、耐酸化性膜としてのＳｉ3 Ｎ4膜パター
ン４３を形成する。ここで、Ｓｉ3 Ｎ4 膜パターン４３
はＦＥＴのゲート長と同じ寸法になるようパターニング
する。FIG. 5 is a FET showing a fourth embodiment of the present invention.
FIG. 6 is a sectional view of a manufacturing step in In this embodiment, the P-type FET
Will be described. In the case of P-type FET, LD
Since there is no D ion implantation step, it is manufactured by the same method as the N-type FET except that the formation of the sidewall is unnecessary. (1) First, as shown in FIG. 5A, a Si 3 N 4 film pattern 43 as an oxidation resistant film is formed on the n-well 42 of the p-type silicon substrate 41 which has been element-isolated by the LOCOS method. To form. Here, the Si 3 N 4 film pattern 43
Is patterned to have the same dimension as the gate length of the FET.
【００２９】（２）次に、図５（ｂ）に示すように、Ｓ
ｉ3 Ｎ4 膜パターン４３をマスクにして、ｐチャネル・
ソース・ドレイン・イオン（ＢＦ2 + ）注入を行い、ｐ
型のソース・ドレイン領域４４を形成する。 （３）次に、図５（ｃ）に示すように、Ｔｉスパッタを
行い、アニールすることによって、５００〜３０００Å
のＴｉＳｉｘ（Ｔｉシリサイド）膜４５を形成し、ゲー
トを形成するところのＴｉＳｉｘ膜４５をエッチングす
る。(2) Next, as shown in FIG.
Using the i 3 N 4 film pattern 43 as a mask, p channel
Source / drain / ion (BF 2 + ) implantation is performed and p
A source / drain region 44 of the mold is formed. (3) Next, as shown in FIG. 5C, Ti sputtering is performed and annealing is performed to obtain 500 to 3000Å
The TiSix (Ti silicide) film 45 is formed, and the TiSix film 45 where the gate is to be formed is etched.
【００３０】（４）次に、図５（ｄ）に示すように、４
０〜１５０Åのゲート酸化膜４６を形成してから、Ｔｉ
Ｓｉｘ膜４５よりも厚い多結晶シリコン膜４７を形成す
る。 （５）次に、図５（ｅ）に示すように、その後、エッチ
バックでＴｉＳｉｘ膜４５と同じ高さのところまでエッ
チングし、ゲートパターニングを行う。また、不純物濃
度の小さいところ（浅接合の部位）は、シリサイドを形
成することによって、接合リークの増加が懸念される。(4) Next, as shown in FIG.
After forming the gate oxide film 46 of 0 to 150Å, Ti
A polycrystalline silicon film 47 thicker than the Six film 45 is formed. (5) Next, as shown in FIG. 5E, thereafter, etching back is performed up to the same height as the TiSix film 45 to perform gate patterning. In addition, there is a concern that junction leakage may increase due to the formation of silicide at a portion where the impurity concentration is low (a shallow junction portion).
【００３１】この問題を解決するために、以下に示すよ
うに、シリサイドを形成した後に、ＬＤＤ、ソース・ド
レイン・イオン注入を行い、活性化アニールすることに
よって接合を形成するという方法を採れば、接合リーク
を抑制できる。以下、接合リークが抑制される実施例に
ついて詳細に説明する。図６は本発明の第５の実施例を
示すＦＥＴの製造工程断面図である。In order to solve this problem, a method of forming a junction by performing LDD, source / drain / ion implantation, and activation annealing after forming a silicide, as shown below, is adopted. A junction leak can be suppressed. Hereinafter, examples in which the junction leak is suppressed will be described in detail. FIG. 6 is a cross-sectional view of manufacturing steps of an FET showing a fifth embodiment of the present invention.
【００３２】この実施例ではＮ型ＦＥＴについて説明す
る。 （１）まず、図６（ａ）に示すように、ＬＯＣＯＳ法に
より、素子分離が行われたｐ型シリコン基板５１のｐウ
ェル５２上に、耐酸化性膜としての、１０００〜５００
０ÅのＳｉ3 Ｎ4 膜パターン５３を形成する。ここで、
Ｓｉ3 Ｎ4 膜パターン５３はＦＥＴのゲート長と同じ寸
法になるようパターニングする。In this embodiment, an N-type FET will be described. (1) First, as shown in FIG. 6A, 1000 to 500 as an oxidation resistant film is formed on the p well 52 of the p-type silicon substrate 51 in which element isolation is performed by the LOCOS method.
A 0Å Si 3 N 4 film pattern 53 is formed. here,
The Si 3 N 4 film pattern 53 is patterned to have the same dimension as the gate length of the FET.
【００３３】（２）次に、図６（ｂ）に示すように、Ｔ
ｉをスパッタし、アニールによって５００〜３０００Å
のＴｉＳｉｘ膜５４を形成する。 （３）次に、図６（ｃ）に示すように、ｎ- （Ｐ+ ）イ
オン注入を行い、活性化アニールによってＬＤＤ
（ｎ- ）層５５を形成する。 （４）次に、ＰＳＧ膜又はＮＳＧ膜を生成し、図６
（ｄ）に示すように、エッチバックで５００〜３０００
Åのサイドウォール５６を形成した後、ｎチャネル・ソ
ース・ドレイン・イオン（Ａｓ+ ）注入を行い、ｎ型の
ソース・ドレイン領域５７を形成する。(2) Next, as shown in FIG.
Sputtering i and annealing 500-3000Å
Then, the TiSix film 54 is formed. (3) Next, as shown in FIG. 6C, n − (P + ) ion implantation is performed, and LDD is performed by activation annealing.
The (n − ) layer 55 is formed. (4) Next, a PSG film or NSG film is formed, and
As shown in (d), the etch back is 500 to 3000.
After forming the side wall 56 of Å, n-channel source / drain / ion (As + ) implantation is performed to form an n-type source / drain region 57.
【００３４】（５）次に、図６（ｅ）に示すように、サ
イドウォール５６をＨＦで除去してから、Ｓｉ3 Ｎ4 膜
パターン５３を選択エッチングで除去し、ゲート酸化膜
５８、多結晶シリコン膜５９を形成する。 （６）次に、図６（ｆ）に示すように、ホトリソの合わ
せ精度を考えて、ＦＥＴのチャネルを、確実にゲート酸
化膜５８、多結晶シリコン膜５９で覆うように、ＦＥＴ
のゲート長より大きいサイズでゲート酸化膜５８及び多
結晶シリコン膜５９のゲートパターニングを行う。(5) Next, as shown in FIG. 6E, the sidewalls 56 are removed by HF, and then the Si 3 N 4 film pattern 53 is removed by selective etching. A crystalline silicon film 59 is formed. (6) Next, as shown in FIG. 6 (f), considering the alignment accuracy of the photolithography, the FET channel is surely covered with the gate oxide film 58 and the polycrystalline silicon film 59.
The gate patterning of the gate oxide film 58 and the polycrystalline silicon film 59 is performed with a size larger than the gate length.
【００３５】次に、本発明の第６の実施例について説明
する。図７は本発明の第６の実施例を示すＦＥＴの製造
工程断面図である。この実施例では、Ｐ型ＦＥＴについ
て説明する。なお、Ｐ型ＦＥＴの場合には、ＬＤＤイオ
ン注入工程がないため、サイドウォールの形成が不要と
なる以外はＮ型ＦＥＴと同じ方法で製造される。Next, a sixth embodiment of the present invention will be described. FIG. 7 is a cross-sectional view of the FET manufacturing process showing the sixth embodiment of the present invention. In this embodiment, a P-type FET will be described. Note that the P-type FET is manufactured by the same method as the N-type FET except that the sidewall formation is unnecessary because there is no LDD ion implantation step.
【００３６】（１）まず、図７（ａ）に示すように、Ｌ
ＯＣＯＳ法により、素子分離が行われたｐ型シリコン基
板６１のｎウェル６２上に、耐酸化性膜としてのＳｉ3
Ｎ4膜パターン６３を形成する。ここで、Ｓｉ3 Ｎ4 膜
パターン６３は、ＦＥＴのゲート長と同じ寸法になるよ
うパターニングする。 （２）次に、図７（ｂ）に示すように、Ｔｉをスパッタ
し、アニールによって５００〜３０００ÅのＴｉＳｉｘ
膜６４を形成する。ゲートを形成するところのＴｉＳｉ
ｘ膜をエッチングする。(1) First, as shown in FIG.
Si 3 as an oxidation resistant film is formed on the n well 62 of the p-type silicon substrate 61 whose elements are separated by the OCOS method.
An N 4 film pattern 63 is formed. Here, the Si 3 N 4 film pattern 63 is patterned to have the same dimension as the gate length of the FET. (2) Next, as shown in FIG. 7B, Ti is sputtered and annealed to obtain TiSix of 500 to 3000 Å.
The film 64 is formed. TiSi to form the gate
Etch the x film.
【００３７】（３）次に、図７（ｃ）に示すように、ｐ
チャネル・ソース・ドレイン・イオン（ＢＦ2 + ）注入
を行い、ｐ型のソース・ドレイン領域６５を形成する。 （４）次に、図７（ｄ）に示すように、４０〜１５０Å
のゲート酸化膜６６を形成してから、ＴｉＳｉｘ膜６４
よりも厚い多結晶シリコン膜６７を生成する。 （５）次に、図７（ｅ）に示すように、その後、エッチ
バックでＴｉＳｉｘ膜６４と同じ高さのところまでエッ
チングし、ゲートパターニングを行う。(3) Next, as shown in FIG. 7C, p
Channel / source / drain / ion (BF 2 + ) implantation is performed to form p-type source / drain regions 65. (4) Next, as shown in FIG. 7 (d), 40 to 150Å
Of the TiSix film 64 after forming the gate oxide film 66 of
A thicker polycrystalline silicon film 67 is formed. (5) Next, as shown in FIG. 7E, thereafter, etching back is performed up to the same height as the TiSix film 64 to perform gate patterning.
【００３８】上記した第５の実施例及び第６の実施例に
示すように、シリサイドを形成した後に、ＬＤＤ層形
成、ソース・ドレイン・イオン注入を行い、活性化アニ
ールすることによって、接合を形成するようにしたの
で、接合リークを抑制することができる。また、上記し
たＴｉシリサイド膜に代えて、Ｗシリサイド膜を形成す
るようにしてもよい。その意味で、金属シリサイド膜を
形成するようにすればよい。As shown in the above fifth and sixth embodiments, a junction is formed by forming an LDD layer, performing source / drain / ion implantation, and performing activation annealing after forming a silicide. Therefore, the junction leak can be suppressed. Further, a W silicide film may be formed instead of the Ti silicide film described above. In that sense, a metal silicide film may be formed.
【００３９】なお、ゲート酸化膜は、まず、熱酸化膜を
生成し、次いで、ＣＶＤ酸化膜を生成するのが望ましい
点は、上記第１の実施例から第６の実施例の全てに共通
して言えることである。また、本発明は上記実施例に限
定されるものではなく、本発明の趣旨に基づいて種々の
変形が可能であり、これらを本発明の範囲から排除する
ものではない。It is common to all of the first to sixth embodiments that the gate oxide film is preferably a thermal oxide film and then a CVD oxide film. Can be said. Further, the present invention is not limited to the above embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００４０】[0040]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）ソース・ドレインの接合の部位を全てサリサイド
化することによって、ＦＥＴの駆動力を大幅に向上させ
ることができる。As described in detail above, according to the present invention, the following effects can be achieved. (1) By making all the source / drain junctions salicided, the driving force of the FET can be significantly improved.
【００４１】（２）また、ゲート酸化膜を熱酸化法とＣ
ＶＤ法によって形成する場合には、シリサイドとゲート
電極間の絶縁を確保すると同時に、欠陥の少ないゲート
酸化膜を形成することができ、ゲート酸化膜とＦＥＴの
性能の向上を図ることができる。 （３）更に、ソース・ドレイン層をシリサイド形成後に
形成する場合には、シリサイドに起因する接合リークを
抑制することができる。(2) Further, the gate oxide film is formed by a thermal oxidation method and C
In the case of forming by the VD method, the insulation between the silicide and the gate electrode can be secured, and at the same time, the gate oxide film with few defects can be formed, and the performance of the gate oxide film and the FET can be improved. (3) Further, when the source / drain layers are formed after the silicide is formed, the junction leak due to the silicide can be suppressed.
【図１】本発明の第１の実施例を示すＦＥＴの製造工程
断面図である。FIG. 1 is a cross-sectional view of a manufacturing process of an FET showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示すＦＥＴの製造工程
断面図である。FIG. 2 is a sectional view of a manufacturing process of an FET showing a second embodiment of the present invention.
【図３】従来のＦＥＴの概略製造工程断面図である。FIG. 3 is a schematic cross-sectional view of manufacturing steps of a conventional FET.
【図４】本発明の第３の実施例を示すＦＥＴの製造工程
断面図である。FIG. 4 is a sectional view of a manufacturing process of an FET showing a third embodiment of the present invention.
【図５】本発明の第４の実施例を示すＦＥＴの製造工程
断面図である。FIG. 5 is a cross-sectional view of the manufacturing process of the FET showing the fourth embodiment of the present invention.
【図６】本発明の第５の実施例を示すＦＥＴの製造工程
断面図である。FIG. 6 is a sectional view of a step of manufacturing an FET, which shows a fifth embodiment of the present invention.
【図７】本発明の第６の実施例を示すＦＥＴの製造工程
断面図である。FIG. 7 is a cross-sectional view of the manufacturing process of the FET showing the sixth embodiment of the present invention.
１，１１，３１，４１，５１，６１ ｐ型シリコン基
板 ２，３２，５２ ｐウェル ３，３４，５５ ＬＤＤ（ｎ- ）層 ４，１３，３７，４５，５４，６４ Ｔｉシリサイド
（ＴｉＳｉx ）膜 ５，１４，４６ ゲート酸化膜 ５ａ，１４ａ 熱酸化膜 ５ｂ，１４ｂ ＣＶＤ酸化膜 ６，１５，３９，４７，５９，６７ 多結晶シリコン
膜 ７，３６，５７ ｎ型のソース・ドレイン領域 １２，４２，６２ ｎウェル １６，４４，６５ ｐ型のソース・ドレイン領域 ３３，４３，５３，６３ 耐酸化性（Ｓｉ3 Ｎ4 ）膜
パターン ３５，５６ サイドウォール ３８，４６，５８，６６ ゲート酸化膜1,11,31,41,51,61 p-type silicon substrate 2,32,52 p-well 3,34,55 LDD (n -) layer 4,13,37,45,54,64 Ti silicide (TiSi x) Films 5, 14, 46 Gate oxide films 5a, 14a Thermal oxide films 5b, 14b CVD oxide films 6, 15, 39, 47, 59, 67 Polycrystalline silicon films 7, 36, 57 n-type source / drain regions 12, 42,62 n-well 16,44,65 p-type source / drain region 33,43,53,63 oxidation resistance (Si 3 N 4 ) film pattern 35,56 sidewall 38,46,58,66 gate oxide film
Claims (10)
ｎ型のＬＤＤ（ｎ- ）層及びソース・ドレイン領域と、
（ｂ）該ｎ型のＬＤＤ（ｎ- ）層及びソース・ドレイン
領域上に形成される金属シリサイド膜と、（ｃ）ゲート
酸化膜及び多結晶シリコン膜からなるゲート電極とを具
備する電界効果トランジスタ。1. An (a) n-type LDD (n − ) layer and a source / drain region formed in an active region of a substrate,
(B) A field-effect transistor including a metal silicide film formed on the n-type LDD (n − ) layer and the source / drain regions, and (c) a gate electrode made of a gate oxide film and a polycrystalline silicon film. .
ｐ型のソース・ドレイン領域と、（ｂ）該ｐ型のソース
・ドレイン領域上に形成される金属シリサイド膜と、
（ｃ）ゲート酸化膜及び多結晶シリコン膜からなるゲー
ト電極とを具備する電界効果トランジスタ。2. A p-type source / drain region formed in an active region of a substrate, and (b) a metal silicide film formed on the p-type source / drain region.
(C) A field-effect transistor having a gate oxide film and a gate electrode made of a polycrystalline silicon film.
ＶＤ酸化膜からなる請求項１又は２記載の電界効果トラ
ンジスタ。3. The gate oxide film is a thermal oxide film and / or C
The field effect transistor according to claim 1 or 2, comprising a VD oxide film.
にｎ型イオン注入を行い、活性化アニールによって、Ｌ
ＤＤ（ｎ- ）層を形成する工程と、（ｂ）金属のスパッ
タを行いアニールすることにより金属シリサイド膜を形
成する工程と、（ｃ）チャネルの部位の前記金属シリサ
イド膜をエッチングし、更に、少なくともその下部のＬ
ＤＤ（ｎ- ）層の接合深さだけ、ＬＤＤ（ｎ- ）層をエ
ッチングする工程と、（ｄ）ゲート酸化膜を形成する工
程と、（ｅ）厚い多結晶シリコン膜を生成し、ゲートパ
ターニングの後に、ｎ型イオン注入を行い、ｎ型のソー
ス・ドレイン領域を形成する工程とを施すことを特徴と
する電界効果トランジスタの製造方法。4. (a) L-type ions are implanted into a p-well of a substrate on which an element has been isolated and then activated to anneal L
A step of forming a DD (n − ) layer; (b) a step of forming a metal silicide film by sputtering and annealing a metal; and (c) etching the metal silicide film in the channel region, and further, At least L below
Etching the LDD (n − ) layer by the junction depth of the DD (n − ) layer, (d) forming a gate oxide film, and (e) forming a thick polycrystalline silicon film and performing gate patterning. After that, a step of performing n-type ion implantation to form n-type source / drain regions is performed.
上に金属のスパッタを行いアニールすることにより金属
シリサイド膜を形成する工程と、（ｂ）チャネルの部位
の前記金属シリサイド膜をエッチングする工程と、
（ｃ）ゲート酸化膜を形成する工程と、（ｄ）厚い多結
晶シリコン膜を生成しゲートパターニングの後に、ｐ型
イオン注入を行い、ｐ型のソース・ドレイン領域を形成
する工程とを施すことを特徴とする電界効果トランジス
タの製造方法。5. A step of: (a) forming a metal silicide film on the n-well of a substrate on which an element has been separated by sputtering and annealing the metal; and (b) forming the metal silicide film at a channel site. Etching step,
(C) A step of forming a gate oxide film, and (d) a step of forming a thick polycrystalline silicon film, patterning the gate, and then performing p-type ion implantation to form p-type source / drain regions. A method for manufacturing a field effect transistor, comprising:
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、（ｂ）該耐酸化性膜パターンをマスクとして
ｎ型イオン注入を行い活性化アニールによってＬＤＤ
（ｎ- ）層を形成する工程と、（ｃ）絶縁膜を生成し、
エッチバックによりサイドウォールを形成した後、ｎ型
イオン注入を行い、ｎ型のソース・ドレイン領域を形成
する工程と、（ｄ）該サイドウォールを除去し、金属を
スパッタし、アニールによって金属シリサイド膜を形成
する工程と、（ｅ）前記耐酸化性膜パターンを除去し、
ゲート酸化膜、多結晶シリコン膜を生成する工程と、
（ｆ）ゲートパターニングを行う工程とを施すことを特
徴とする電界効果トランジスタの製造方法。6. A step of (a) forming an oxidation resistant film pattern having the same size as a gate length on a p-well of a substrate on which an element has been separated, and (b) using the oxidation resistant film pattern as a mask. Type ion implantation and LDD by activation annealing
A step of forming an (n − ) layer, and (c) forming an insulating film,
After forming sidewalls by etch back, n-type ion implantation is performed to form n-type source / drain regions, and (d) the sidewalls are removed, metal is sputtered, and metal silicide film is annealed. And (e) removing the oxidation resistant film pattern,
A step of forming a gate oxide film and a polycrystalline silicon film,
(F) A step of performing gate patterning, and a method for manufacturing a field effect transistor.
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、（ｂ）該耐酸化性膜パターンをマスクにして
ｐ型イオン注入を行い、ｐ型のソース・ドレイン領域を
形成する工程と、（ｃ）金属スパッタを行い、アニール
することによって、金属シリサイド膜を形成する工程
と、（ｄ）前記耐酸化性膜パターンを除去し、ゲート酸
化膜、多結晶シリコン膜を生成する工程と、（ｅ）ゲー
トパターニングを行う工程とを施すことを特徴とする電
界効果トランジスタの製造方法。7. A step of: (a) forming an oxidation resistant film pattern having the same size as a gate length on an n-well of a substrate on which element isolation has been performed, and (b) using the oxidation resistant film pattern as a mask. p-type ion implantation to form p-type source / drain regions; (c) metal sputtering to form a metal silicide film by annealing; and (d) oxidation resistant film. A method of manufacturing a field effect transistor, comprising: a step of removing a pattern to form a gate oxide film and a polycrystalline silicon film; and (e) a step of performing gate patterning.
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、（ｂ）金属をスパッタし、アニールによって
金属シリサイド膜を形成する工程と、（ｃ）ｎ型イオン
注入を行い、活性化アニールによってＬＤＤ（ｎ- ）層
を形成する工程と、（ｄ）絶縁膜を生成し、エッチバッ
クによりサイドウォールを形成した後、ｎ型イオン注入
を行い、ｎ型のソース・ドレイン領域を形成する工程
と、（ｅ）前記サイドウォールを除去し、前記耐酸化性
膜パターンを除去した後、ゲート酸化膜、多結晶シリコ
ン膜を形成する工程と、（ｆ）ゲートパターニングを行
う工程とを施すことを特徴とする電界効果トランジスタ
の製造方法。8. A step of (a) forming an oxidation resistant film pattern having the same size as a gate length on a p-well of a substrate on which an element has been separated, and (b) sputtering a metal and annealing the metal silicide film. And (c) n-type ion implantation is performed to form an LDD (n − ) layer by activation annealing, and (d) an insulating film is formed and a sidewall is formed by etching back. , N-type ion implantation to form n-type source / drain regions, and (e) after removing the sidewalls and removing the oxidation resistant film pattern, a gate oxide film and a polycrystalline silicon film. And a step of (f) performing gate patterning, the method for manufacturing a field effect transistor.
上にゲート長と同じ寸法の耐酸化性膜パターンを形成す
る工程と、（ｂ）金属をスパッタし、アニールによって
金属シリサイド膜を形成する工程と、（ｃ）ｐ型イオン
注入を行い、ｐ型のソース・ドレイン領域を形成する工
程と、（ｄ）ゲート酸化膜と厚い多結晶シリコン膜を生
成する工程と、（ｅ）ゲートパタニングを行う工程とを
施すことを特徴とする電界効果トランジスタの製造方
法。9. (a) A step of forming an oxidation resistant film pattern having the same size as the gate length on the n-well of the substrate where the element isolation has been carried out, and (b) metal sputtering and annealing to anneal a metal silicide film. And (c) p-type ion implantation to form p-type source / drain regions, (d) a step of forming a gate oxide film and a thick polycrystalline silicon film, and (e) And a step of performing gate patterning.
を生成し、次いで、ＣＶＤ酸化膜を生成することを特徴
とする請求項４から９記載のいずれか１項の電界効果ト
ランジスタの製造方法。10. The field effect transistor according to claim 4, wherein the gate oxide film first forms a thermal oxide film and then a CVD oxide film. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27962993A JPH07135313A (en) | 1993-11-09 | 1993-11-09 | Fet transistor and its fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27962993A JPH07135313A (en) | 1993-11-09 | 1993-11-09 | Fet transistor and its fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135313A true JPH07135313A (en) | 1995-05-23 |
Family
ID=17613649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27962993A Withdrawn JPH07135313A (en) | 1993-11-09 | 1993-11-09 | Fet transistor and its fabrication |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135313A (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |