JP3153911B2 - Semiconductor device manufacturing method - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製法に関し、特に薄膜トランジ
スタ（TFT）等の多結晶シリコンによる活性層の形成方
法に関する。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming an active layer using polycrystalline silicon such as a thin film transistor (TFT).
本発明は、半導体装置の製法において、基体上に非晶
質半導体薄膜を形成したのち、該非晶質半導体薄膜を更
に薄膜化し、非晶質半導体薄膜を素子形成領域に対応し
てパターニングし、その後、非晶質半導体薄膜上にキャ
ップ膜を形成し、非晶質半導体薄膜を固相成長させるこ
とにより、活性層のチャネル領域への粒界の発生率を少
なくして、活性層上に形成されるデバイス（TFT等）の
特性を向上させるようにしたものである。According to the present invention, in a method of manufacturing a semiconductor device, after forming an amorphous semiconductor thin film on a substrate, the amorphous semiconductor thin film is further thinned, and the amorphous semiconductor thin film is patterned corresponding to an element formation region. A cap film is formed on the amorphous semiconductor thin film, and the amorphous semiconductor thin film is formed on the active layer by solid phase growth, thereby reducing the incidence of grain boundaries in the channel region of the active layer. The characteristics of a device (such as a TFT) are improved.
従来、薄膜トランジスタ（以下、単にTFTと記す）の
多結晶シリコンによる活性層を形成する場合は、まず第
８図Ａに示すように、石英基板あるいはシリコン基板
（41）上にSiO2膜（42）を形成したのち、該SiO2膜（4
2）上にほぼ800Å厚の多結晶シリコン膜（43）を形成す
る。Conventionally, when an active layer made of polycrystalline silicon of a thin film transistor (hereinafter simply referred to as TFT) is formed, first, as shown in FIG. 8A, a SiO 2 film (42) is formed on a quartz substrate or a silicon substrate (41). After the formation of the SiO 2 film (4
2) An approximately 800 mm thick polycrystalline silicon film (43) is formed thereon.
次に、第８図Ｂに示すように、上記多結晶シリコン膜
（43）にSi+等をイオン注入することにより、上記多結
晶シリコン膜（43）を非晶質化して、非晶質シリコン膜
（44）を形成する。Next, as shown in FIG. 8B, the polycrystalline silicon film (43) is made amorphous by ion-implanting Si + or the like into the polycrystalline silicon film (43). A film (44) is formed.
次に、第８図Ｃに示すように、アニールを行なって非
晶質シリコン膜（44）を固相成長させて、結晶粒の粒径
が大きい多結晶シリコン膜（45）を形成したのち、第８
図Ｄに示すように、多結晶シリコン膜（45）をパターニ
ングして、島状の活性層（46）を形成するようにしてい
る（特開昭61−127118号公報参照）。Next, as shown in FIG. 8C, after annealing, the amorphous silicon film (44) is solid-phase grown to form a polycrystalline silicon film (45) having a large crystal grain size. 8th
As shown in FIG. D, the polycrystalline silicon film (45) is patterned to form an island-shaped active layer (46) (see JP-A-61-127118).
しかしながら、従来の上記製法においては、非晶質シ
リコン膜（44）を固相成長させて多結晶シリコン膜（4
5）にした後、該多結晶シリコン膜（45）を島状にパタ
ーニングして活性層（46）を形成するようにしているた
め、上記固相成長の際、非晶質シリコン膜（44）中に核
がランダムに発生し、核の発生が少ない疎の領域におい
ては、上記固相成長にて、結晶粒の到達粒径が互いに大
きくなり、核の発生が多い密の領域では、結晶粒の到達
粒径が互いに小さくなる。従って、上記パターニングに
おいて、到達粒径が互いに小さい結晶粒の存する領域
（密の領域）が活性層（46）としてパターニングされる
場合がある。この場合、TFTの動作領域であるチャンネ
ル領域に粒界が多く存在することになり、活性層（46）
上に形成されるTFTの特性（リーク電流、移動度、ゲー
ト電圧スイング等）が著しく劣化するという不都合があ
る。However, in the above-mentioned conventional manufacturing method, the amorphous silicon film (44) is solid-phase grown to form a polycrystalline silicon film (4).
After 5), since the polycrystalline silicon film (45) is patterned into an island shape to form an active layer (46), the amorphous silicon film (44) is formed during the solid phase growth. In sparse regions where nuclei are randomly generated and nuclei are less generated, the solid phase growth increases the grain size of crystal grains to each other. Are smaller than each other. Therefore, in the above-described patterning, a region (a dense region) in which crystal grains having smaller arrival particle sizes exist may be patterned as the active layer (46). In this case, many grain boundaries exist in the channel region, which is the operation region of the TFT, and the active layer (46)
There is an inconvenience that the characteristics (leakage current, mobility, gate voltage swing, etc.) of the TFT formed thereon are significantly deteriorated.
本発明は、このような点に鑑み成されたもので、その
目的とするところは、活性層の特にチャンネル領域への
粒界の発生率を少なくすることができ、活性層上に形成
されるデバイス（TFT等）の特性を向上させることがで
きる半導体装置の製法を提供することにある。The present invention has been made in view of such a point, and an object of the present invention is to reduce the incidence of grain boundaries in the active layer, particularly in the channel region, and to form the active layer on the active layer. An object of the present invention is to provide a method for manufacturing a semiconductor device capable of improving the characteristics of a device (such as a TFT).
本発明の半導体装置の製法は、基体（１）上に非晶質
半導体薄膜（５）を形成したのち、非晶質半導体薄膜
（５）を更に薄膜化し、非晶質半導体薄膜（５）を素子
形成領域に対応してパターニングし、その後、非晶質半
導体薄膜（５）上にキャップ膜（７）を形成し、非晶質
半導体薄膜（５）を固相成長させる。According to the method of manufacturing a semiconductor device of the present invention, an amorphous semiconductor thin film (5) is formed on a substrate (1), and then the amorphous semiconductor thin film (5) is further thinned. After patterning corresponding to the element formation region, a cap film (7) is formed on the amorphous semiconductor thin film (5), and the amorphous semiconductor thin film (5) is grown by solid phase.
非晶質半導体薄膜は、多結晶半導体薄膜にイオン注入
して形成することができる。The amorphous semiconductor thin film can be formed by ion-implanting a polycrystalline semiconductor thin film.
上述の本発明の製法によれば、非晶質半導体薄膜
（５）を固相成長させる前に、非晶質半導体薄膜（５）
を活性層（６）のかたち（例えば島状）にパターンニン
グするようにしたので、その後の固相成長時における上
記パターニングされた非晶質半導体薄膜（５）での核の
発生は少なくなり、固相成長後、結晶粒の粒径は互いに
大きくなる。According to the manufacturing method of the present invention described above, before the amorphous semiconductor thin film (5) is subjected to solid phase growth, the amorphous semiconductor thin film (5)
Is patterned in the form of an active layer (6) (for example, in the form of an island), so that the occurrence of nuclei in the patterned amorphous semiconductor thin film (5) during subsequent solid phase growth is reduced, After the solid phase growth, the grain sizes of the crystal grains become larger.
従って、活性層（６）の特にチャンネル領域（6c）で
の粒界の発生確率が大幅に小さくなり、活性層（６）上
に形成されるデバイス（TFT等）の特性を向上させるこ
とができる。Accordingly, the probability of occurrence of grain boundaries in the active layer (6), particularly in the channel region (6c), is significantly reduced, and the characteristics of devices (TFT and the like) formed on the active layer (6) can be improved. .
非晶質半導体薄膜を形成した後、この非晶質半導体薄
膜を更に薄膜化することにより、例えば多結晶半導体薄
膜にイオン注入して非晶質半導体薄膜を形成する時は、
薄膜化前の厚い膜状態でイオン注入することになり、膜
中のイオン注入の飛程距離RPを容易に制御できる。After forming the amorphous semiconductor thin film, by further thinning the amorphous semiconductor thin film, for example, when forming an amorphous semiconductor thin film by ion implantation into a polycrystalline semiconductor thin film,
It will be implanted at the thick film state before thinning can be easily control the distance R P projected range of ion implantation in the film.
従って、その後、薄膜化した非晶質半導体薄膜を固相
成長させた時、非晶質半導体薄膜全体を均一に且つ大き
な粒径で固相成長される。Therefore, when the thinned amorphous semiconductor thin film is thereafter solid-phase grown, the entire amorphous semiconductor thin film is solid-phase grown uniformly and with a large particle size.
固相成長前に非晶質半導体薄膜上にキャップ膜を形成
するので、その後の長時間にわたる固相成長時に不意の
汚染等から半導体薄膜が保護される。Since the cap film is formed on the amorphous semiconductor thin film before the solid phase growth, the semiconductor thin film is protected from unexpected contamination or the like during the subsequent solid phase growth for a long time.
以下、第１図〜第７図を参照しながら本発明の実施例
を説明する。Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
第１図は、本実施例に係る半導体装置の製法、特に薄
膜トランジスタ（以下、単にTFTと記す）における活性
層の形成方法を示す工程図である。以下、順にその工程
を説明する。FIG. 1 is a process chart showing a method for manufacturing a semiconductor device according to the present embodiment, in particular, a method for forming an active layer in a thin film transistor (hereinafter simply referred to as TFT). Hereinafter, the steps will be described in order.
まず、第１図Ａに示すように、石英基板又はシリコン
基板（１）上にSiO2膜（２）を形成したのち、該SiO2膜
（２）上に膜厚が例えば800Åの多結晶シリコン膜
（３）を例えばLPCVD（低圧化学気相成長）法により形
成する。First, as shown in FIG. 1A, after an SiO 2 film (2) is formed on a quartz substrate or a silicon substrate (1), polycrystalline silicon having a thickness of, for example, 800 ° is formed on the SiO 2 film (2). The film (3) is formed by, for example, LPCVD (low pressure chemical vapor deposition).
次に、第１図Ｂに示すように、多結晶シリコン膜
（３）に例えばSi+を打込みエネルギ40KeV,ドース量1.5
×1015cm-2でイオン注入することにより、上記多結晶シ
リコン膜（３）を非晶質化して、非晶質シリコン膜
（４）を形成する。Next, as shown in FIG. 1B, for example, Si + is implanted into the polycrystalline silicon film (3) at an energy of 40 KeV and a dose of 1.5.
The polycrystalline silicon film (3) is made amorphous by ion implantation at × 10 15 cm -2 to form an amorphous silicon film (4).
次に、第１図Ｃに示すように、上記非晶質シリコン膜
（４）に対し、ライトエッチングを行なって該非晶質シ
リコン膜（４）を膜厚約200Å程度に薄膜化して非晶質
シリコン薄膜（５）とする。Next, as shown in FIG. 1C, the amorphous silicon film (4) is subjected to light etching to reduce the thickness of the amorphous silicon film (4) to a The silicon thin film (5) is used.
次に、第１図Ｄに示すように、非晶質シリコン薄膜
（５）の所定部分をエッチング除去して、上記非晶質シ
リコン薄膜（５）を第２図に示すように、素子形成領域
である島状の活性層（６）（第１図Ｆ参照）のかたちに
対応した形状にパターニングする。この形状は、特に、
後にチャンネル領域となる部分（6c）の幅lcが他のソー
ス領域又はドレイン領域となる部分（6s）又は（6d）の
幅ls又はld（例えば約１μｍ）よりも小とされている。Next, as shown in FIG. 1D, a predetermined portion of the amorphous silicon thin film (5) is removed by etching, and the amorphous silicon thin film (5) is removed as shown in FIG. Is patterned into a shape corresponding to the shape of the island-shaped active layer (6) (see FIG. 1F). This shape, in particular,
The width l c of the portion (6c) which will later become the channel region is smaller than the width l s or l d (for example, about 1 μm) of the portion (6s) or (6d) which becomes another source or drain region. .
次に、第１図Ｅに示すように、パターニングされた非
晶質シリコン薄膜（５）（第１図Ｄ参照）を含む全面に
SiO2膜（Cap−SiO2膜）（７）を形成したのち、例えばN
2雰囲気中において例えば温度600℃でアニール処理を行
なう。このアニール処理により、上記非晶質シリコン薄
膜（５）が固相成長して、結晶粒の到達粒径が極めて大
きい多結晶シリコン薄膜（８）となる（粒径＝〜１μ
ｍ）。Next, as shown in FIG. 1E, the entire surface including the patterned amorphous silicon thin film (5) (see FIG. 1D) is formed.
After forming the SiO 2 film (Cap-SiO 2 film) (7),
Annealing is performed at a temperature of, for example, 600 ° C. in two atmospheres. As a result of this annealing treatment, the amorphous silicon thin film (5) grows in a solid phase to form a polycrystalline silicon thin film (8) having a very large crystal grain size (grain size = 〜1 μm).
m).
この後、第１図Ｆに示すように、SiO2膜（７）をエッ
チング除去して本例に係る多結晶シリコン薄膜（８）に
よる活性層（６）を得る。Thereafter, as shown in FIG. 1F, the SiO 2 film (7) is removed by etching to obtain an active layer (6) of the polycrystalline silicon thin film (8) according to the present example.
上述の如く、本例によれば、非晶質シリコン薄膜
（５）を活性層（６）のかたちにパターニングしたの
ち、アニール処理を施して上記非晶質シリコン薄膜
（５）を固相成長させて多結晶シリコン薄膜（８）とな
すことにより、活性層（６）を形成するようにしたの
で、上記固相成長時における非晶質シリコン薄膜（５）
での核の発生数が少なくなり、固相成長後の結晶粒の到
達粒径は互いに大きいものとなる。As described above, according to this example, after the amorphous silicon thin film (5) is patterned into the active layer (6), the amorphous silicon thin film (5) is solid-phase grown by annealing. As a result, the active layer (6) is formed by forming the polycrystalline silicon thin film (8).
In this case, the number of nuclei generated decreases, and the ultimate grain size of the crystal grains after the solid phase growth becomes larger.
従って、活性層（６）の特にチャンネル領域（6c）で
の粒界の発生確率が大幅に小さくなり、活性層（６）上
に形成されるTFTの特性を向上させることができ、例え
ばリーク電流の低減化、移動度の向上、ゲート電圧スイ
ングの低減化等を図ることができ、例え、製造上のばら
つき等があっても、リーク電流は確実に低減化される。
これは、スタンバイ電流の低減化につながり、例えば低
消費電力型SRAM等に用いて好適なものとなる。また、液
晶表示装置の駆動素子に適用した場合、そのスイッチン
グ動作の高速化にもつながる。Therefore, the probability of occurrence of grain boundaries in the active layer (6), particularly in the channel region (6c), is greatly reduced, and the characteristics of the TFT formed on the active layer (6) can be improved. , The mobility, the gate voltage swing, etc. can be reduced, and even if there are manufacturing variations, etc., the leak current is reliably reduced.
This leads to a reduction in standby current, and is suitable for use in, for example, low power consumption type SRAMs. In addition, when applied to a driving element of a liquid crystal display device, the switching operation can be speeded up.
尚、上記実施例において、非晶質シリコン膜（４）を
形成する場合、予め形成した多結晶シリコン膜（３）に
Si+をイオン注入して形成するようにしたが、その他、
非晶質シリコン膜（４）を直接被着形成するようにして
もよい。In the above embodiment, when the amorphous silicon film (4) is formed, a polycrystalline silicon film (3) formed in advance is formed.
It was formed by ion implantation of Si + , but in addition,
The amorphous silicon film (4) may be directly formed.
次に、上記活性層（６）をSRAMに適用した例を第３図
〜第７図に基づいて説明する。Next, an example in which the active layer (6) is applied to an SRAM will be described with reference to FIGS.
ここで、その説明の前に、最近のSRAMについての技術
動向をみると、1MbitSRAM,4MbitSRAM等において、その
動作マージン、スタンバイ電流の低減等の理由により、
第３図で示す高抵抗負荷積層型SRAMから、第４図で示す
CMOS方式、特に多結晶シリコンを活性層とするTFT積層
型スタックSRAMへの移行が必須となってきている。第３
図及び第４図において、（Ｂ）及び（）はビット線、
（Ｗ）はワード線である。Here, prior to the explanation, looking at the recent technical trends of SRAM, 1MbitSRAM, 4MbitSRAM, etc., due to the reasons such as the operation margin, reduction of standby current, etc.
From the high resistance load stacked type SRAM shown in FIG. 3, it is shown in FIG.
It has become essential to shift to a CMOS method, particularly a TFT stacked-stack SRAM using polycrystalline silicon as an active layer. Third
In FIG. 4 and FIG. 4, (B) and () indicate bit lines,
(W) is a word line.
そして、第４図において、例えばQ1及びQ2で示すCMOS
トランジスタの具体的構成は、第５図に示すように、シ
リコン基板の素子形成領域（11）上にSiO2からなるゲー
ト絶縁膜（12）を介してゲート電極（13）を形成し、こ
のゲート電極（13）をマスクとして素子形成領域（11）
にＮ型のソース領域（14s）及びドレイン領域（14d）を
形成して下地のNMOSトランジスタQ1を形成し、更に、ゲ
ート電極（13）を含む全面に例えばPSG等のリフロー膜
（15）を形成して平坦化したのち、リフロー膜（15）上
に多結晶シリコン薄膜からなる活性層（16）を形成し、
該活性層（16）の所定領域にＰ型の不純物を導入して、
上記ゲート電極（13）を共通としたＰチャンネルの薄膜
トランジスタQ2を形成してなる。Then, in FIG. 4, for example, CMOS indicated by Q 1 and Q 2
As shown in FIG. 5, a specific configuration of the transistor is such that a gate electrode (13) is formed on a device formation region (11) of a silicon substrate via a gate insulating film (12) made of SiO 2 , Element formation region (11) using electrode (13) as a mask
To form a N-type source region (14s) and the drain region (14d) to form a NMOS transistor to Q 1 base, further, a reflow film over the entire surface, for example, PSG or the like including a gate electrode (13) and (15) After forming and flattening, an active layer (16) made of a polycrystalline silicon thin film is formed on the reflow film (15),
P-type impurities are introduced into predetermined regions of the active layer (16),
By forming a thin film transistor Q 2 of P channel and common the gate electrode (13).
この構成は、セルサイズの大型化が欠点であったCMOS
方式のSRAMに対し、その欠点を解消させる優れた構造と
なっている。This configuration uses CMOS, which has the disadvantage of increasing the cell size.
It has an excellent structure that eliminates the disadvantages of the SRAM of the system.
そして、上記構成において、高速化のために、ゲート
電極（13）を低抵抗の例えばタングステン（Ｗ）ポリサ
イド層で形成するようにしている。In the above configuration, the gate electrode (13) is formed of a low resistance, for example, a tungsten (W) polycide layer for speeding up.
しかし、ここで問題になるのが、薄膜トランジスタQ2
側のゲート絶縁膜（17）である。即ち、ゲート電極（1
3）を構成するタングステン（Ｗ）シリサイド層を直接
酸化しても膜質の良い（例えば耐圧等）ゲート絶縁膜
（17）を得ることはできない。また、ゲート絶縁膜（1
7）をCVD法等で形成する方法も考えられるが、ピンホー
ル等が多く発生し、特性上好ましくない。However, the problem here is that the thin film transistor Q 2
Side gate insulating film (17). That is, the gate electrode (1
Even if the tungsten (W) silicide layer constituting 3) is directly oxidized, it is not possible to obtain a gate insulating film (17) with good film quality (for example, withstand voltage). In addition, the gate insulating film (1
Although the method 7) may be formed by the CVD method or the like, pinholes and the like often occur, which is not preferable in terms of characteristics.
そこで、本例では、第６図に示すように、SiO2膜から
なるゲート絶縁膜（12）上に多結晶シリコン層（21）を
形成したのち、該多結晶シリコン層（21）上にタングス
テン（Ｗ）シリサイド層（22）を形成してタングステン
（Ｗ）ポリサイド層（23）とし、更にこのタングステン
（Ｗ）ポリサイド層（23）上に多結晶シリコン層（24）
を形成したのち、パターニングしてゲート電極（25）と
なす。この構造は、多結晶シリコン層（24）の形成工程
を１回設けるだけでよく、通常のLP−CVD法でよい。こ
のとき、LP−CVD法による形成温度は、580℃以下でもよ
い。この場合、多結晶シリコン層（24）は、非晶質シリ
コン層となるがかまわない。即ちゲート電極（25）の表
面をシリコン系の膜にすることにより、その後の熱酸化
によって、良質（高耐圧、ピンホール少）で剥がれにく
い良好なSiO2膜（ゲート絶膜膜（26））となる。この構
成の場合、タングステン（Ｗ）ポリサイド層（23）上に
新たに多結晶シリコン層（24）を形成するわけだが、配
線としては、タングステン（Ｗ）ポリサイド層（23）が
支配的であるため、高速化に支障を来すことはない。ま
た、薄膜トランジスタQ2の活性層として、本例の形成方
法による活性層（６）を用いれば、更にスタンバイ電流
の低減化が図れ、SRAMの低消費電力化を効率良く図るこ
とができる。また、NMOSトランジスタQ1の素子形成領域
（11）を本例に係る活性層（６）で構成してもよい。Therefore, in this example, as shown in FIG. 6, after forming a polycrystalline silicon layer (21) on a gate insulating film (12) made of an SiO 2 film, tungsten is formed on the polycrystalline silicon layer (21). (W) A silicide layer (22) is formed to form a tungsten (W) polycide layer (23), and a polycrystalline silicon layer (24) is formed on the tungsten (W) polycide layer (23).
Is formed and then patterned to form a gate electrode (25). In this structure, the formation process of the polycrystalline silicon layer (24) only needs to be provided once, and an ordinary LP-CVD method may be used. At this time, the formation temperature by the LP-CVD method may be 580 ° C. or lower. In this case, the polycrystalline silicon layer (24) may be an amorphous silicon layer. In other words, the surface of the gate electrode (25) is made of a silicon-based film, and then a good SiO 2 film (gate insulating film (26)) of good quality (high withstand voltage, few pinholes) and hard to peel off by subsequent thermal oxidation Becomes In this configuration, a new polycrystalline silicon layer (24) is formed on the tungsten (W) polycide layer (23), but the tungsten (W) polycide layer (23) is dominant as a wiring. It does not hinder speeding up. Further, as the active layer of the thin film transistor Q 2, the use of the active layer (6) according to the forming method of the present embodiment, it is possible to further Hakare reduction of standby current, promote efficient power consumption of the SRAM. Further, it may be constituted by the active layer of the element forming region of the NMOS transistor Q 1 (11) in this embodiment (6).
尚、不純物拡散領域の活性化アニールは、例えばラン
プアニール、レーザ（エキシマレーザ）アニール等が用
いられる。また、上記のゲート構造は、例えばEPROMやE
EPROM等のゲートとしても応用可能である。The activation annealing of the impurity diffusion region uses, for example, lamp annealing, laser (excimer laser) annealing, or the like. Further, the above gate structure is, for example, EPROM or E
It can also be applied as a gate for EPROM and the like.
次に、ゲート電極として多結晶シリコン層のみを使っ
た場合を第７図に基いて説明する。Next, a case where only a polycrystalline silicon layer is used as a gate electrode will be described with reference to FIG.
この場合の要点は、下地のNMOSトランジスタQ1を作る
前に、Ｐチャンネルの薄膜トランジスタQ2側のゲート絶
縁膜までを形成してしまうことである。The point of this is that before making the NMOS transistors to Q 1 base, thereby forming up the gate insulation film of the thin film transistor Q 2 side of the P-channel.
即ち、第７図Ａに示すように、素子形成領域（11）上
にSiO2膜からなるゲート絶縁膜（12）を形成したのち、
該ゲート絶縁膜（12）上に多結晶シリコン層（31）を形
成する。That is, as shown in FIG. 7A, after forming a gate insulating film (12) made of a SiO 2 film on the element formation region (11),
A polycrystalline silicon layer (31) is formed on the gate insulating film (12).
その後、第７図Ｂに示すように、熱酸化を施して、多
結晶シリコン層（31）の表面に熱酸化膜（SiO2膜）（3
2）を形成する。この場合、上記熱酸化膜（32）は、厚
み約100Åであり、熱酸化の温度としては、素子形成領
域（11）にソース領域及びドレイン領域が作られていな
いため、高温、例えば〜1000℃を用いることができる。Thereafter, as shown in FIG. 7B, thermal oxidation is performed to form a thermal oxide film (SiO 2 film) (3) on the surface of the polycrystalline silicon layer (31).
2) Form In this case, the thermal oxide film (32) has a thickness of about 100 ° C., and the thermal oxidation temperature is high, for example, up to 1000 ° C. since the source and drain regions are not formed in the element formation region (11). Can be used.
次に、第７図Ｃに示すように、熱酸化膜（32）、多結
晶シリコン層（31）及びゲート絶縁膜（12）を選択的に
エッチング除去して多結晶シリコン層（31）によるゲー
ト電極（33）を形成する。Next, as shown in FIG. 7C, the thermal oxide film (32), the polycrystalline silicon layer (31) and the gate insulating film (12) are selectively removed by etching to form a gate by the polycrystalline silicon layer (31). An electrode (33) is formed.
次に、第７図Ｄに示すように、熱酸化膜（32）上にフ
ォトレジスト（34）を形成したのち、該フォトレジスト
（34）をマスクとして、素子形成領域（11）にＮ型の不
純物をイオン注入して該素子形成領域（11）にソース領
域（14s）及びドレイン領域（14d）を形成する。Next, as shown in FIG. 7D, after a photoresist (34) is formed on the thermal oxide film (32), an N-type photoresist is formed on the element formation region (11) using the photoresist (34) as a mask. Impurity ions are implanted to form a source region (14s) and a drain region (14d) in the element formation region (11).
次に、第７図Ｅに示すように、上記フォトレジスト
（34）を剥離したのち、全面にPSG等のリフロー膜（1
5）を形成する。その後、リフローし、表面を平坦化す
る。その後、ウェットエッチングによるエッチバックに
より、熱酸化膜（32）を露出させる。このエッチバック
時、熱酸化膜（32）は、PSG等のリフロー膜（15）に対
し、ち密であり、選択性もあるため、リフロー膜（15）
と共に、エッチングされるということがない。Next, as shown in FIG. 7E, after removing the photoresist (34), a reflow film (1
5) Form. Thereafter, reflow is performed to flatten the surface. After that, the thermal oxide film (32) is exposed by etch back by wet etching. During this etch-back, the thermal oxide film (32) is denser and more selective than the reflow film (15) such as PSG, so the reflow film (15)
At the same time, it is not etched.
その後、第７図Ｆに示すように、露出する熱酸化膜、
即ちゲート絶縁膜（32）上に本例に係る多結晶シリコン
薄膜による活性層（６）を形成し、該活性層（６）の所
定領域にＰ型の不純物を導入して本例に係るSRAMのCMOS
トランジスタを得る。Thereafter, as shown in FIG. 7F, the exposed thermal oxide film,
That is, the active layer (6) made of the polycrystalline silicon thin film according to the present embodiment is formed on the gate insulating film (32), and a P-type impurity is introduced into a predetermined region of the active layer (6). CMOS
Get a transistor.
この実施例によれば、Ｐチャンネルの薄膜トランジス
タQ2側のゲート絶縁膜（32）を多結晶シリコン層（31）
表面の高温熱酸化により得ることができるため、高耐圧
でピンホールが少ない膜質を得ることができ、SRAMの歩
留りの向上及び信頼性の向上を図ることができる。According to this embodiment, the polysilicon layer of the gate insulating film of the thin film transistor Q 2 side of the P-channel (32) (31)
Since it can be obtained by high-temperature thermal oxidation of the surface, a film quality with high withstand voltage and few pinholes can be obtained, and the yield and reliability of the SRAM can be improved.
尚、この形成方法は、上記第６図で示すSRAMのCMOSト
ランジスタにも適用することができ、より高性能なSRAM
を得ることができる。This forming method can also be applied to the SRAM CMOS transistor shown in FIG.
Can be obtained.
また、第７図で示すSRAMにおけるCMOSトランジスタ形
成方法において素子形成領域（11）を本例に係る活性層
（６）で構成するようにしてもよい。In the method for forming a CMOS transistor in the SRAM shown in FIG. 7, the element formation region (11) may be constituted by the active layer (6) according to the present embodiment.
本発明に係る半導体装置の製法によれば、非晶質半導
体薄膜の全体を均一に且つ大きな結晶粒で固相成長する
ことができ、活性層の特にチャネル領域の粒界の発生率
を少なくすることができ、また、固相成長時の半導体薄
膜の汚染等を防ぐことができ、活性層上に形成されるデ
バイス（TFT等）の特性を向上させることができる。ADVANTAGE OF THE INVENTION According to the manufacturing method of the semiconductor device which concerns on this invention, the whole amorphous semiconductor thin film can be solid-phase-grown uniformly and with a large crystal grain, and the incidence of the grain boundary of an active layer especially the channel region is reduced. In addition, contamination of the semiconductor thin film during solid phase growth can be prevented, and the characteristics of a device (TFT or the like) formed on the active layer can be improved.
第１図は本実施例に係る半導体装置の製法を示す工程
図、第２図は本実施例に係る活性層の形状の一例を示す
平面図、第３図は高抵抗負荷積層型SRAMを示す回路図、
第４図はCMOS方式のSRAMを示す回路図、第５図はCMOS方
式のSRAMにおける通常のCMOSトランジスタを示す構成
図、第６図はCMOS方式のSRAMにおける本例のCMOSトラン
ジスタを示す構成図、第７図はその他の例を示す工程
図、第８図は従来例に係る半導体装置の製法を示す工程
図である。 （１）は石英基板又はシリコン基板、（２）はSiO2膜、
（３）は多結晶シリコン膜、（４）は非晶質シリコン
膜、（５）は非晶質シリコン薄膜、（６）は活性層であ
る。FIG. 1 is a process diagram showing a method of manufacturing a semiconductor device according to this embodiment, FIG. 2 is a plan view showing an example of the shape of an active layer according to this embodiment, and FIG. 3 shows a high resistance load stacked SRAM. circuit diagram,
FIG. 4 is a circuit diagram showing a CMOS type SRAM, FIG. 5 is a configuration diagram showing a normal CMOS transistor in a CMOS type SRAM, FIG. 6 is a configuration diagram showing a CMOS transistor of this example in a CMOS type SRAM, FIG. 7 is a process diagram showing another example, and FIG. 8 is a process diagram showing a method of manufacturing a semiconductor device according to a conventional example. (1) is a quartz substrate or a silicon substrate, (2) is a SiO 2 film,
(3) is a polycrystalline silicon film, (4) is an amorphous silicon film, (5) is an amorphous silicon thin film, and (6) is an active layer.
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/786 29/788 29/792 Continued on the front page (51) Int.Cl. 7 Identification code FI H01L 29/786 29/788 29/792
Claims (2)
と、 前記非晶質半導体薄膜を更に薄膜化する工程と、 前記非晶質半導体薄膜を素子形成領域に対応してパター
ニングする工程と、 前記非晶質半導体薄膜上にキャップ膜を形成する工程
と、 前記非晶質半導体薄膜を固相成長させる工程と を有してなる半導体装置の製法。A step of forming an amorphous semiconductor thin film on a substrate; a step of further reducing the thickness of the amorphous semiconductor thin film; and a step of patterning the amorphous semiconductor thin film in correspondence with an element formation region. Forming a cap film on the amorphous semiconductor thin film; and solid-phase growing the amorphous semiconductor thin film.
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- 1990-10-30 JP JP29259390A patent/JP3153911B2/en not_active Expired - Fee Related
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