JP2840418B2 - スペクトル拡散パルス位置変調通信方式 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、スペクトル拡散パルス位置変調通信方式に
関し、より詳細には、スペクトル拡散通信システムや直
折拡散方式のパルス位置変調通信方式に関する。例え
ば、無線通信（RF）モデムに適用されるものである。

従来技術 SAW（表面弾性波）マッチドフィルタは、通常は、使
用されている拡散符号長と同じ段数の遅延により構成さ
れる。従って、これを復調に用いる場合、１つの拡散符
号（シーケンス）のオン・オフ・キーイング方式か、ま
たは、複数の拡散符号の内どれか一つを情報によって選
択するコード・シフト・キーイング方式をとる。このと
き情報の変調は、前者では拡散符号長（周期）かその整
数倍ごとの変調に限られる。すなわち、情報の伝送速度
は、拡散符号の周期をＴ［sec］として、1/T［bps］を
越えることはできない。一方、後者では、使用する直交
する拡散符号の個数Ｍを増やすことにより、情報の伝送
速度を（1/T）log₂M［bps］とすることができる。すな
わち、これは直交変調方式そのものであり、その伝送速
度は符号の個数（種類）の増大と共に増加し、性能はシ
ャノンリミットに近付く。しかしながら、この場合符号
の個数だけのマッチドフィルタを要求される。これは、
大きなコストの上昇及び装置の大型化を招くという問題
がある。

第10図（ａ），（ｂ）は、オン・オフ・キーイング
（SS−OOK）方式を説明するための図で、図（ａ）はオ
ン・オフ・キーイング方式の信号を示す図で、図（ｂ）
はマッチドフィルタによる復調を示す図である。情報は
拡散符号の有無に乗せられる。図は符号長及びマッチド
フィルタの段数をＬとし、情報1,1,0,1,0,1,1,1を送信
した例である。

第11図（ａ），（ｂ）は、コード・シフト・キーイン
グ方式、直交変調方式を説明するための図で、図（ａ）
はコード・シフト・キーイング方式の信号の送信を示す
図で、図（ｂ）は、マッチドフィルタによる復調を示す
図である。コード・シフト・キーイング方式、直交変調
方式の両方式とも、送信情報により、符号１〜符号Ｍの
いずれか１つを選択し、送信する方式である。符号が相
互に完全に直交している場合、直交変調方式ということ
になる。

先に提案された「スペクトル拡散パルス伝送変調通信
方式」においては、フレーム同期回路が複雑な上に、そ
の動作が微妙であった。特に、同期信号パターンと同一
の情報データが出力される可能性があるため、これによ
る誤動作を防止しなければならない。この防止技術はそ
う困難なものではないが、ある程度長時間に渡って受信
信号のパターンを観測して同期信号と情報データとを分
離しなければならず、結果的に初期同期捕捉の長時間を
要することになり、あるいはデータ伝送中に同期外れを
起こした際の再同期に長時間を要することになり、実用
になる分野が限られるという問題点がある。

さらに、全体の回路構成の割にフレーム同期回路が大
きいのが目立ち、また、フレーム同期用のパルスを挿入
するために、伝送信号の電力がその分余計に必要であ
る。もし、フレーム同期用のパルスを省略することがで
きれば、送信電力はおおむね1/2に減らせることが先に
提案されたものにおいても示されている。

独立した同期パルスを省略してフレーム同期をとる方
法としては、情報データのパターンを拡張して、情報デ
ータとしてはありえないパターンを作り出すことで同期
をとる手法が一般に良く知られている。例えば、HDLC
（High level Data Link Control procedure）における
zero−insertion技術では、Flagと呼ばれる同期パター
ンを情報データと区別するために、情報データ中に一定
の長さのone（１）が連続したら強制的にzero（０）を
挿入している。先の出願では、情報データはシンボル化
されているから、情報データとしてはありえないシンボ
ルを定め、それを同期シンボルとすれば良いことは容易
に考えられる。この同期シンボルを、一定期間毎に挿入
するにしても、情報データのないアイドル期間に挿入す
るにしても、一定割合の同期シンボルを必要とするか
ら、伝送容量の低下は免れない。また、これらの方法で
は同期に要する時間が長い。特に伝送容量の低下を少な
くするために同期シンボルの挿入割合を下げると、初期
同期や再同期に要する時間が長くなる問題を抱えてい
る。

モデム等においては、イニシャル・トレーニング・シ
ーケンスと呼ばれる良く知られた初期同期を高速化する
手法が使用されている。このシーケンスでは、同期をと
るのに都合の良い特殊な伝送パターン（シンボルパター
ンを含む）を使用することで、初期同期を高速化してい
る。本発明においてもこの手法を適用できるが、無線の
分野では、再同期も高速化しなければならない。即ち、
伝送路が劣悪なため、いつ同期外れが起こっても不思議
ではなく、実際にその頻度の高い場合がある。この様な
状況では、再同期が高速で行なわれる必要があるが、同
期外れを送信側が知らないか、あるいは知るのがかなり
遅くなることから、その再同期に初期同期の時の様なシ
ーケンスを使用することが困難である。従って、通常の
データを伝送中であっても再同期が高速で行なわれるこ
とが望まれ、使用環境によっては必要である。

無線の様なスペクトルの限られた分野では、できる限
り周波数の有効利用を行なわなければならない。また、
特に移動無線の様な分野では伝送路の安定性が悪く、従
って、同期に時間が掛かることは致命時な欠点になる。
また、簡易な通信機に複雑な同期回路を持込むのは（特
にコスト上）アンバランスである。

目的 本発明は、上述のごとき実情に鑑みてなされたもの
で、スペクトル拡散通信方式において、オン・オフ・キ
ーイング方式よりも性能が高く、かつコード・シフト・
キーイング方式のような多数のマッチドフィルタを必要
とせず、ただ一つのSAWマッチドフィルタで受信システ
ムを実現すること、また、フレーム同期信号（パルス）
をなくし、性能を向上させ、フレーム同期回路を省略
し、回路構成を簡単なものにすること、さらに、フレー
ム同期確立の時間を極小にし、電波の様な劣悪な（不安
定な）伝送路での使用を可能にするようにしたスペクト
ル拡散パルス位置変調（SS−PPM）通信方式を提供する
ことを目的としてなされたものである。

構成 本発明は、上記目的を達成するために、（１）送信フ
レーム中の疑似雑音系列の遅延時間に基づいて情報信号
を伝送するスペクトル拡散パルス位置変調通信方式にお
いて、前記送信フレームの長さを、Ｍ＋Ｌ−１＋ｊスロ
ット長（ただし、１スロットは疑似雑音系列のチップレ
ートに同じで、Ｍは伝送すべきデータシンボルのレベル
数（多値数）を表し、Ｌは疑似雑音系列長を表し、ｊは
所定のスロット数を表す）として、前記送信フレーム中
に伝送すべきデータシンボル値に応じてＬスロット長の
疑似雑音系列を巡回させることなく時間的に遅延させて
挿入し、この送信フレームを伝送することにより情報信
号を伝送し、前記疑似雑音系列に対応したマッチドフィ
ルタによって前記送信フレームに含まれる疑似雑音系列
の遅延情報を抽出し、該遅延情報により前記データシン
ボルを復調すること、或いは、（２）前記（１）におい
て、前記データシンボル値を差分符号化した値を前記遅
延情報として用いることを特徴としたものである。以
下、本発明の実施例に基づいて説明する。

まず、第６図〜第９図に基づいて、本発明によるスペ
クトル拡散パルス位置変調通信（SS−PPM）方式の概要
を説明する。

第６図は、スペクトル拡散パルス位置変調システムの
信号構成を示す図である。使用する拡散符号（擬似雑音
系列;PN code）並びにSAWマッチドフィルタの段数をＬ
とし、スペクトル拡散パルス（SSパルス）の位置を１フ
レーム中Ｍ箇所とするものとするとlog₂Mbit/frame,送
信１フレームはＭ＋2Lスロットで構成される。１スロッ
ト長は擬似雑音符号の１チップ長と等しい。図中、最後
のスロットは同期信号として、さらにその前のＬスロッ
トはパルスの重複を防ぐスロットとしてとっておく。す
なわち、SS−PPM送信用の情報パルスは、第１スロット
から第Ｍスロットのいずれかで始まり、そのスロットか
らＬスロットの間にSSパルスとして存在するわけであ
る。

さて、いま拡散符号のチップ速度をRcとすると、１フ
レームは2L＋Ｍスロットでlog₂Mビットの情報が伝送可
能なので、そのときの情報伝送速度R_Bは、 R_B＝（log₂M）Rc/（2L＋Ｍ）［bps］ （M:2以上の整数） となる。R_BはＭに関し、上に凸の関数であり、最大値を
持つ。いま、Ｌを128とすると情報の伝送速度は第７図
のようになる。ここで、Ｌ＝128は微弱無線通信の実験
から十分実用的な値と考えられる。

スペクトル拡散パルス位置変調通信（SS−PPM）方式
とオン・オフ・キーイング（SS−OOK）方式の誤り率
（いずれも包絡線検波）は次のようになる。伝送帯域、
情報伝送速度（第７図より、Ｍ＝2¹⁰の場合）と同一と
した場合の比較を第８図に示す。ここで、SS−PPM方式
はＭ個のスロットからの最尤判定の場合の計算を行って
おり、さらに、Ｍ値のシンボル誤り率から、２値のビッ
ト誤り率に変換している。角フレームに同期用擬似雑音
符号パルスを入れた場合と、入れない場合の誤り率を示
しているが、いずれも大幅にSS−OOK方式に比べ特性の
向上が見られる。

第９図は、スペクトル拡散パルス位置変調通信方式の
受信システムの構成例を示す概念図で、図中、40はマッ
チドフィルタ（Matched Filter）、41は遅延回路、42は
ANDゲート、43は位相同期ループ（PLL）、44はフリップ
フロップ、45はANDゲート、46はカウンタである。

ここでは、Ｍスロットの最尤判定ではなく、マッチド
フィルタリング後にスレッショルドを切るタイミングを
用いる、いわゆる現実的な簡易なシステムを示してい
る。

マッチドフィルタリング後の出力パルスは１フレーム
の遅延がかけられ、同じくマッチドフィルタ出力信号と
ANDがとられる。すなわち、このAND出力は基本的にフレ
ーム速度Rfのパルスとなる。偶然２フレーム続けて同じ
情報が送られた場合、PLLの入力にはパルスが現われる
が、PLLの時定数により、PLL出力にはフレーム信号のみ
が現われる。さらにこのPLLの周波数逓倍機能を使い、
（Ｍ＋2L）倍のチップ速度を得る。フレーム信号でセッ
トを行い、情報信号でリセットをかけ、その間のパルス
のカウントから情報を得る。

もちろん、このような方法の他に、マッチドフィルタ
出力をチップ速度でサンプリングし、ディジタル信号処
理により、最尤判定を行うことも処理速度次第では可能
である。

第１図は、本発明によるスペクトル拡散パルス位置変
調通信方式の一実施例を説明するための送信機の構成図
で、図中、１はクロック発生器（CLK1）、２はモジュロ
Ｍ＋Ｌ−１＋ｊカウンタ（CNT1）、３はＭ検出器（DET
1）、４はコンパレータ、５は直列並列変換器、６はモ
ジュールＭ加算器、７は逓倍回路Xn（PLLL1）、８はレ
ジスター（REG1）、９は擬似雑音（PN）信号発生器、10
は変調器（MULT1）、11は発振器（OSC1）、12はバンド
パスフィルタ（BPF;Band Pass Filter）である。

クロック信号発生器は直接拡散（DS）方式におけるチ
ップレートに相当するクロックを発生する。このクロッ
クの信号名およびクロック速度を混乱のない限りRcで表
記する。ここの例では、Rc＝12.8M Hzであるとする。
（CNT1）はモジュロ（Module）Ｍ＋Ｌ−１＋ｊカウンタ
（Counter）である。ここで、Ｌ＝2⁸＝256,M＝2⁸＝256,
j＝１であるとすると、Ｍ＋Ｌ−１＋ｊ＝512＝2⁹である
から、この数値の列では通常の９ビットカウンタで実現
できる。CNT1の出力信号名とそのカウント値の両方をＣ
で表記する。

DET1はＭを検出するＭ検出器３であり、一般的な論理
回路ではデコーダと呼ばれることもある。この例におけ
る数値では、Ｍ＝256であり、DET1はＣ＝256を検出した
時に論理１を出力する。この出力の周波数（周期の逆
数）は、CNT1の出力周波数に等しいから、 Rc/（Ｍ＋Ｌ−１＋ｊ）＝12.8・10⁶/2⁹＝25.10³（Hz） （１） となる。この数値を、シンボルレート（fs）と呼ぶ。こ
の出力信号とシンボルレートに混乱を来さない限り、同
一のfsで表記する。

PLLはDET1の出力をｎ倍の周波数に逓倍する逓倍回路
７である。該逓倍回路７は種々知られているが、ここで
はPLL（位相同期ループ）による逓倍を例として挙げて
おく。ここの数値例としてはｎ＝８であり、この逓倍回
路７の出力周波数（fb）は先のシンボルレート（fs）の
ｎ倍である。すなわち、 fb＝ｎ・fs＝８×25・10³＝200・10³（Hz） （２） である。

直列並列変換器５は、通常ｎビットのシフトレジスタ
によって構成され、ここでは、８ビットのシリアルイン
・パラレルアウトのシフトレジスタである。入力である
シリアル・データは出力周波数（fb）のタイミングでサ
ンプルされるから、この出力周波数（fb）をビットタイ
ミング信号と呼び、同じ記号を、ビットレート（伝送速
度）を表すものとする。すなわち、 fb＝200・10³（bit/sec） （３） という意味にも用いる。なお、逓倍回路（PLL1）７はシ
ンボルレート（fs）のｎ倍に相当する信号を出せば良い
から、全く別の回路でも実現可能である。シンボルレー
ト（fs）はCNT1の周期に一致するから、CNT1のカウント
値を適当にｎ個デコードし、その論理和を使用すること
ができる。ここにおける数値では、CNT1の周期が2⁹カウ
ントであったから、2⁹/8＝2⁶カウント毎にパルスを発生
させれば良い。この方法としては良く知られているよう
に、CNT1（Ｃ）の下位６ビットが特定の値、例えば全て
論理０になった場合を検出すれば良いる。より具体的に
は、CNT1（Ｃ）の下位６ビットをLogical NORゲートに
入力することで得られる。

レジスター（Register;REG1）はシンボルレート（f
s）のタイミングで直列並列変換器の出力信号をサンプ
ルするｎビットのパラレルイン・パラレルアウトのレジ
スターである。ここの例では、８（＝ｎ）個のＤフリッ
プフロップ（Flip−Flop）である。

このレジスター（REG1）８は、１シンボル時間（1/f
s）の遅延回路として機能する。

モジュロＭ加算器６とレジスター（REG1）８は差分符
号化器（ディファレンシャル・エンコーダ）を構成す
る。今、直列並列変換器５の出力、モジュロＭ加算器６
の出力、レジスター（REG1）８の出力のそれぞれのシン
ボル値をSi,S′i₊₁,S′ｉとする時 Ｓ′i₊₁＝Ｓ′ｉ＋Si（modulo M） （４） である。このレジスター（REG1）の出力は、入力直列デ
ータを並列に変換し、差分符号化（ディファレンシャル
・エンコーディング）し、タイミングが揃えられた物で
あり、この信号をシンボルＳ′ｉと称し、その出力の２
進数値を、混乱がない加限りまたＳ′ｉとする。このシ
ンボルＳのとり得る値は全部Ｍ個である。ここでは、 Ｍ＝2ⁿ＝2⁸＝256 （５） である。なお、シンボルＳ′ｉは、通常のモデム等で良
く行なわれるように、受信機で判定誤りを起こしやすい
シンボル間の符号間距離が最小になるように、符号変換
が行なわれても良い。また、シンボルを特に区別する必
要がある時は、Siをデータシンボル、Ｓ′ｉを送信シン
ボルと称することにする。

コンパレータ４はＣ＝Ｓになった時、論理１を出力す
る。この出力信号を|P|と表記する。ここで、Ｓは０≦
Ｓ＜Ｍ＝256であり、Ｃは０≦Ｃ＜Ｍ＋2L＋512であり、
S,Cのそれぞれは８ビット、９ビットで表現されてい
る。従って、この例では、コンパレータ４は、Ｓの最上
位ビットのさらに上位ビットが０である物として扱う。
後述するようにfsはフレーム同期信号の位置を示し、|P
|はデータシンボルに対応する位置を示す。なお、コン
パレータ４の出力パルス幅１チップ分であることを実施
例では仮定しているが、コンパレータ４の出力波形がな
まったり、グリッチを生じたりするような回路構成の場
合は、通常の良く知られた方法であるが、コンパレータ
４の出力信号を一度Ｄ−FF（D Flip−Flop）でバッファ
すれば良い。この時のクロックはRcである。

PN信号発生器９はｐにパルスが乗った時、Ｌチップに
渡って雑音系列を発生し、その後、０を出力する。この
出力名をpnとする。この詳細については後述する。雑音
系列の典型的な例としてはＭ系列が良く知られている。
ここでは、Ｌ＝256であるためＭ系列ではないが、Ｌ＝1
27,255,1023といった数値を採ることは一向き差し支え
ない。この場合、Ｍ系列が使用できる。

発振器（OSC1）11は搬送周波数の発振器である、その
信号名と周波数をfcで表記する。

MULT1は変調器10であり、fcとpnを乗ずる。その出力
信号名をtx′とする。tx′は、BPF（band Pass Filte
r）12によって、不要周波数成分を除去され、図示はし
ていないが、適当にバッファアンプや出力アンプ等によ
って増幅されてアンテナより電波として出力される。そ
の電波信号をtxとする。なお、ここでは、アンテナより
電波として出力したが、同軸ケーブルに高周波信号とし
て出力しても良いことは明らかである。また、伝送媒体
が、例えば、水であれば、アンテナをスピーカに、電波
を超音波に置き換えることで全く同一原理の通信システ
ムが構成されることも明らかである。すなわち、伝送信
号は電波（電磁波）に限られず、電気、音波（弾性
波）、光（特に赤外線）の何れにも適用できる。これら
の場合の伝送媒体例は、それぞれ、空間あるいは導波
管、ケーブルの様な電線路、水（の様な液体）や空気
（の様な気体）や金属（の様や固体）、空間や光ファイ
バーが対応する。伝送線路は、導波管やケーブルや光ケ
ーブルの様に一対一に接続されるような場合ばかりでな
く、上記の様に、空間的な拡がりのある伝送媒体につい
ても拡大解釈されるべき物である。すなわち、信号が放
送（Broadcast）される様な場合でも、個々の送受信機
間で、信号が伝わる限り、伝送線路が存在すると考える
べきである。

第２図は、擬似雑音（PN）信号発生器の構成図で、図
中、13はカウンタ（CNT2）、14はＬ−１検出器（DET
2）、15はROM（Read Only Memory）、16はフリップフロ
ップ（FF1）、17はNANDゲート、18はフリップフロップ
（FF3）、19はフリップフロップ（FF2）、20はレベルシ
クタ、21は変調器（MULT2）である。

一般に、ある特定のビットパターンを時系列に出力さ
せる方法は種々知られている。ここで必要な条件は、入
力信号ｐに１個のパルスが乗った時、クロックRcに同期
して（事前に定められた）一定のビットパターン系列を
Ｌビットだけ出力することである。この実施例では、一
般的なビットパターンを出力するために、ROM（Read On
ly Memory）15にその１周期のビットパターンを書込ん
でおき、それを読み出すようにしている。カウンタ（CN
T2）13は同期式クリア（Synchronous Clear）およびカ
ウント・イネーブル（Count Enable）機能のある同期式
カウンタ（Synchronous Conter）13である。この機能を
持つICの例としてはSN74LS163A（Texax Instruments
社）が挙げられる。ただし、同ICはSynchronous Clear
端子が負論理になっているので注意する必要がある。CN
T2は０から少なくともＬ−１までをカウントできなくて
はならない。ここでは、Ｌ−１＝255であるから８ビッ
トのバイナリー・カウンタが使用できる。CNT2の出力を
ｋで示す。DET2はＬ−１を検出する検出器14である。こ
こではＬ−１＝255であるから、ｋの各バイナリディジ
ットが全て論理１になったことを検出すれば良い。これ
は８入力AND回路で実現される。DET2の出力信号をlast
で示す。

ｐにパターンが乗り、クロックRcが立上がると、CNT2
はクリアーされ、ｋ＝０となる。この時、DET2によっ
て、last＝０となり、インバータ（INV1）によってCNT2
のカウント・イネーブル端子に論理１が加えられる。ｐ
に乗っているパルスのパルス幅は、Rc1周期分しかない
から、以後、CNT2はカウントを開始する。ｋ＝Ｌ−１に
なると、last＝１となり、CNT2のカウント・イネーブル
（Count Enable）端子に論理０が加えられ、カウントが
停止する。

信号線ｇはFF1とNAND17によって、lastが現在と１ク
ロック前の値が共の論理１であったときのみｇ＝０とな
る。従って、CNT2がカウント停止後、１クロック遅れて
ｇ＝０となる。ｐ＝１が来て、CNT2がカウントをｋ＝０
から開始すると、last＝０になり、従って、ｇ＝１にな
る。カウントが進み、ｋ＝Ｌ−１になると、last＝１に
なるが、この時点ではまだｇ＝１である。もう１クロッ
ク後たつと、ｇ＝０になる。すなわち、ｇはｋが０にな
ってからＬクロック間だけ論理１になっている。

ROM15は既に述べたように、ｋをインデックスとし
て、雑音系列nkを発生させるもので、ｋ＝０〜Ｌ−１で
ある。ROM15は一般に大容量の物が簡単に実現できるか
ら、アドレス線を余分に付加え、それを切換えることで
様々な雑音系列を選択できるようにできる。また、通常
のROMの出力はワード構成になっているから、そのワー
ドのどのビット線を選択するかのセレクターを使用する
ことで、雑音系列を選択できる。これらの手法は、一般
に良く知られている。

nkおよびｇはそれぞれフリップフロップFF2およびFF3
によって２つの信号の位相を揃えられる。FF2の出力
ｎ′ｋは論理１と０の２値信号であるが、それを例えば
＋Vp volt,−Vp voltの２値信号に変換するためにレベ
ルシフタに入力される。このレベルシフタの出力をｎ″
ｋで表すと、ｎ′ｋが（1,0,1,1,0,0,…）なる雑音系列
であれば、ｎ″ｋは（＋Vp,−Vp,＋Vp,＋Vp,−Vp,−Vp,
…）なる雑音系列となる。

MULT2は乗算器であり、ｇ′が論理１であれば、ｎ″
ｋ（＋Vp voltまたは−Vp volt）を出力し、ｇ′が論理
０であれば０（volt）を出力する。

第３図は、本発明によるスペクトル拡散パルス位置変
調通信方式に用いられる受信機の構成図で、図中、20は
増幅器、21は乗算器（MULT3）、22は発振器（OSC2）、2
3はバンドパスフィルタ（BPF）、24は自動利得制御（AG
C）、25はマッチドフィルタ（Matched Filter）、26は
検波デバイス、27はパルス間隔測定回路、28は並列直列
変換器である。

アンテナで受信した信号rxは伝送歪と伝送遅延を除け
ばtxと相似である。通常の受信機が行なうように、増幅
され中間周波数に落とされ中間周波数で帯域が（BPFに
よって）制限され、AGC24によって一定レベルにされ
る。これらにあまりに良く知られているのでここではこ
れ以上説明しない。

中間周波数に落とされた一定レベルの信号はマッチド
フィルタ25に入力される。ここでマッチドフィルタ25の
パターンと一致する入力があると、１チップ区間相当の
中間周波数の信号がパルス状に出力される。この信号は
検波デバイス26によって包絡線検波される。この検波デ
バイス26の出力をｄとする。

さてここで、ｄがどのような形で受信されるかについ
て説明する。特にそのパルス間隔について第４図を用い
て説明する。送信シンボルＳ′ｉは第１フレームの第０
スロットから第Ｍ−１スロットの何れかから送信され始
める。ここで、最初のスロットを第０スロットとする。
より詳しくは、送信シンボルＳ′ｉはシンボル値として
Ｓ′ｉを持ち（０≦Ｓ′ｉ≦Ｍ−１）、第Ｓ′ｉスロッ
トより始めるＬチップ（スロット）期間のPN（擬似雑
音）系列が送信される。

受信シンボルＳ″ｉは、電波伝播時間があること、マ
ッチドフィルタで少なくともＬチップ（スロット）時間
の遅延があること、その他検波デバイス等の回路遅延が
あることなどから対応する送信シンボルＳ′ｉと同一タ
イミングではない。しかし、それらの合計の遅延時間は
（少なくとも短時間的には）一定であるから、その遅延
時間を差引くことで、受信シンボルＳ″ｉを送信シンボ
ルＳ′ｉと同一タイミングとして同一の図中に表記して
も混乱を起こすことはない。また、伝送歪や雑音の影響
がない理想状確の場合は、受信シンボルＳ″ｉと送信シ
ンボルＳ′ｉは常に一致するから、混乱のない限り、受
信シンボルと送信シンボルを共にＳ′ｉと表記すること
にする。

次に、第ｉフレームと第（ｉ＋１）フレームのパルス
間隔piについて説明する。すなわち、シンボルＳ′ｉと
シンボルＳ′i₊₁のスロット間隔Piについて説明する。

１フレーム長はＭ＋Ｌ−１＋ｊスロットであるから、 Pi＝（Ｍ＋Ｌ−１＋ｊ）＋（Ｓ′i₊₁−Ｓ′ｉ） （６） となる。ところで、式（４）より Si＝Ｓ′i₊₁−Ｓ′ｉ（modulo M） （７） である。従って、式（６）から Si＝Ｓ′i₊₁−Ｓ′ｉ（modulo M） ＝Pi−（Ｍ＋Ｌ−１＋ｊ）（modulo M） ＝Pi−（Ｌ−１＋ｊ）（modulo M） （８） が得られる。すなわち、受信シンボル間隔Pi（スロッ
ト）を測定し、式（８）による簡単な計算によって、デ
ータシンボルSiが復調されることになる。

さて、ここに示した実施例では、Ｍ＝256,L＝256,j＝
１であるから、 Ｌ−１＋ｊ＝256−１＋１＝256＝2⁸＝Ｍ （９） となり、従って、 Si＝Pi（modulo M）（ただし、Ｌ−１＋Ｊ＝Ｍ）（10） である。故に、本発明の実施例では、Ｍ＝2ⁿ（ｎ＝８）
であるから、Piを測定し、その下位８ビットを採ればデ
ータシンボルを復調できることになる。

なお、式（10）は、一般に、Ｌ−１＋ｊがＭまたはＭ
の整数倍の時にも成立つ。すなわち、 Si＝Pi（modulo M）（ただし、Ｌ−１＋ｊ＝M,2M,3M,4M,…） （11） である。式（８）にしも式（11）にしても実現手段は簡
単であり、例示するまでもない。ただ、式（11）による
回路の省略化は大きなメリットである。

式（８）は性能重視であり、最も性能が良くなるM,L
を選択できる。式（10）は回路の簡略化を重視し、最適
に近いＭとＬが決定されたら、ｊによって式（９）のよ
うな条件が満たされるように調整する。式（11）も同様
である。

さて、再び第３図に戻って、検波デバイスの出力ｄは
パルス間隔測定回路に入力される。具体的な回路の詳細
については後述する。このパルス間隔測定回路の出力Pi
は式（８）の計算回路を通すことでデータシンボルSiを
得ることができるが、ここでは、Ｍ＝256,L＝256,j＝１
であるから、式（10）で示したように、Piの下位８ビッ
トをどればSiになり、従って、式（８）の計算回路は省
略できる。

Piの下位８ビット（即ちSi）は伝送されて来たシンボ
ルの値である。この値は並列直列変換回路に取込まれ、
直列のデータとして出力される。これが受信データであ
る。

第５図は、パルス間隔測定回路の構成を示す図で、図
中、31はコンパレータ、32はフリップフロップ（FF
4）、33はクロック信号発生器（CLK2）、34はフリップ
フロップ（FF5）、35はインバータ、36はAND回路、37は
カウンタ（CNT3）、38はレジスタ（REG2）、39はフリッ
プフロップ（FF6）である。

この回路はｄの立上がりから次の立上がりまでの時間
（パルス間隔）をカウンタで測定するものである。良く
知られているように、カウンタでのパルス数の測定は、
ゲート信号の位相により、最大±１カウントの誤差が含
まれている。そこで、本発明の実施例では、カウント用
クロックの周波数をチップレートRc（スロット速度）の
４倍にとり、さらにカウンタの初期値を１とすることで
カウント誤差を−0,＋２の範囲に納め、下位２ビットを
除く上位ビットをパルス間隔の測定結果としている。

ただ、本発明の実施例では、全てのパルス間隔を連続
的に測定するため、（一般のカウンタで使用されている
ゲート回路を用いずに）、入力パルスが到来した時にカ
ウンタを初期化すると同時にその直前のカウント値をレ
ジスターに保持させる方法をとっているから、最後のカ
ウントはなされず（初期化がなされる）、従って、レジ
スターには本来のカウンタ数よりも１だけ小さい値が保
持される事になる。表現を換えれば、初期値が０の時、
カウント誤差は−２、＋０の範囲である。より一般的に
は、初期値がαの時、カウント誤差は（α−１）±１で
ある。

そこで、概念的に与えたオフセットよりもさらに１だ
け大きい値をカウンタの初期値とする。先の例では、カ
ウンタの初期値を２とする事で、カウント誤差を−０、
＋２の範囲に納める事ができる。

さて、検波デバイスの出力ｄはコンパレータ31によっ
て２値化される。そのスレッショルドレベルはVrefであ
り、おおよそｄのピーク値の1/2に設定される。FF4,FF
5,INV2,AND2は良く知られた技法で、コンパレータ31の
出力信号の立上がりを抽出する論理回路である。FF4は
サンプラーとして、FF5は遅延回路として動作し、INV2
とAND3によって、論理０から論理１に変化した時点で１
クロック分のパルス（load）を発生させる。ここでクロ
ック信号発生器（CLK2）33は、Rcの４倍の周波数で発振
している。

カウンタ（CNT3）37は初期設定の可能な同期式カウン
タ（Synchronous Counter）であり、例えば先のTexas I
nstruments社のSN74LS163A（Synchronous 4−bit Count
er）が利用できる。このカウンタ（CNT3）は原理的にパ
ルス間隔を測定できるだけのビット数が必要であるが、
後述するようにそれより少ないビット数でも済む。ここ
では、十分なビット数（例えば12ビット）があるものと
する。カウンタ（CNT3）はLoad端子に論理１が入力され
ると、次のクロックの立上がりで、データ入力値で初期
設定される。ここでは、カウンタ（CNT3）のカウント値
が２に設定される。AND2の出力信号loadは１クロック分
のパルス幅しかもたないから、次のクロックからカウン
タ（CNT3）はカウントアップを開始する。CNT3がカウン
トアップをし始めて、再びloadにパルスが乗ると、レジ
スター（REG2）38にその直前のカウント値の下位２ビッ
トを除く上位ビットが設定される。ここで、レジスター
（REG2）は、Enable Input Gate付のレジスターであ
り、例えばTexas Instruments社のSN74LS377（Octal D
−type Flip Flops with Enable）が使用できる。レジ
スター（REG2）の出力信号Piはカウント誤差を含まな
い、フレームカウント数（チップカウント数）である。
なぜなら、カウンタ（CNT3）のカウント数は（4Rcをベ
ースとして）−0,＋２の誤差を含むから、レジスター
（REG2）には（下位方向に２ビットシフトしているか
ら）−0/4,＋2/4、即ち、−0,＋1/2の誤差を含むことに
なる。カウンタ（CNT3）からレジスター（REG2）でデー
タを設定する際、カウンタ（CNT3）の下位２ビットは捨
てられているから、レジスター（REG2）で小数以下が切
捨てられたことになる。故に、−0,＋1/2の誤差は±０
の誤差になる。ところで、カウンタ（CNT3）の初期値は
３であっても良い。この場合、カウンタ（CNT3）カウン
ト誤差は＋1,＋３になり、４で割って余りを捨てれば誤
差が±０になる。すなわち、桁上がりしない範囲の値で
１以上の値を初期値とすれば良い。

従って、伝送中の歪や雑音の影響を除けば、クロック
信号発生器（CLK2）の発振位相とクロック信号発生器
（CLK1）の発振位相とが無関係であっても、パルス間隔
測定回路の出力Piにはカウント誤差を含まない。これ
は、受信側で、スロット同期（チップ同期）をとる必要
がないことを意味する。

FF6は、パルス間隔測定回路から新しいカウント値が
出力されたことを示すストローブ（Strobe）信号を生成
する。

なお、前述のSN74LS163AのLoad端子およびSN74LS377
のEnable Input Gate端子は負論理であるのでこれらの
デバイスを参照する時には注意する必要がある。

さて、Ｍ＝256,L＝256,j＝１の例では、直列並列変換
回路ではPiの下位８ビットだけを使用している。本来、
パルス間隔は、Rcをベースとし、（Ｍ＋Ｌ−１＋ｊ）＋
（Ｍ−１）まで広がる。即ち、この例では3M程度（正確
には、3M−１＝767）まで測定できる必要があり、この
ためには10ビット必要となるが、実際は式（10）によっ
てmodulo256がとられるからレジスター（REG2）は８ビ
ットであれば十分である。また、カウンタ（CNT3）もそ
れより２ビット多ければ良く、10ビットのバイナリーカ
ウンターで十分である。

並列直列変換回路は、一般にパラレルロード・シフト
レジスターによって構成される。ここでは、そのシフト
レジスターの前段にFIFO（First In First Out）バッフ
ァーがあるものとする。第５図のパルス間隔測定回路の
出力信号Piは一定間隔に出力されない。（Strobeが一定
間隔とは限られない）そこで、一度FIFOを通すことで、
一定間隔でPiを取り出せるようにする。FIFOの出力側の
（取り出し側の）タイミングは、その周期（周波数fs）
がStrobeの平均周期（平均周波数）に等しければ良い。
このためのタイミングは良く知られているように、PLL
（位相同期ループ）で容易に作られるので、ここではこ
れ以上の説明は行なわない。なお、このFIFOは２段あれ
ば十分である。

ところで、先のシフトレジスターはビットレートfb
（＝ｎ・fs）で駆動される必要が有るが、FIFOの出力側
のタイミング信号fsのためのPLLの源発振周波数をｎ・f
sとすれば簡単に得られる。

次にデータ（Date）が音声信号の場合について説明す
る。第１図、第３図の場合とほとんど同じであるので、
これにをそのまま説明に使用する。第１図の直列変換器
をA/D変換器に、第３図の並列直列変換器D/A変換器に読
み替える。また、第１図中のPLL1は不要で、fsがA/D変
換器に入力されるものとする。A/D変換器はfsのタイミ
ングで、入力された音声信号をサンプルホールドし、A/
D変換し、データシンボルSiを出力する。このデータシ
ンボルSiは先の説明の様に、第３図に示す受信機におい
て、パルス間隔測定回路からPiとして受信される。この
Piから式（８）ないし（10）によって簡単にデータシン
ボルSiが復元（復調）される。このデータシンボルSiは
D/A変換器によって音声信号になる。なお、復調された
データシンボルSiはStrobeのタイミングでD/A変換器が
受け取ることになるため、このままではD/A変換の（サ
ンプリング）タイミングが一定間隔でなくなるが、最低
限Ｌスロット間隔はあるため、これによる歪はそれほど
大きくない。特に、拡散によるプロセスゲインを十分上
げるためにＭに比べてＬを大きくとった場合、受信側の
サンプリング・タイミングをほぼ一定間隔とすることが
できる。もし歪が許容できないようなアプリケーション
である場合は、先の例のように、PLLによってD/A変換タ
イミングのクロック信号を再生し、FIFOバッブァをもう
ければ良いことは一般的常識である。

この実施例によれば、A/D変換器による並列信号出力S
iをわざわざ直列データに変換する必要がない。一般、
直列データを受信した時、それを再び並列データ（ワー
ド）に戻す際にワード単位の同期が必要な上、もしその
同期が外れた場合は極めて大きな（長時間に渡る）デー
タ誤りとなるため、音声の場合では強烈な雑音が発生す
ることになる。然るに、本発明によれば、方式的に本質
的なワード同期が常にとられているから、このような雑
音は発生し得ない。

次にデータ（Data）がワード構成の並列データである
場合について説明する。第１図中の直列並列変換器およ
びPLL1を取除き、さらに、第３図中の並列直列変換合を
取除く。送信すべき並列データ（ワード）はSiである。
受信した並列データ（ワードは）Piから式（８）、式
（10）または式（11）を適用して得られた結果Siであ
る。先の実施例、Ｍ＝256,L＝256,j＝１の場合では、Pi
の下位８ビットが受信した並列データSiである。この実
施例では、特に一般のコンピュータが８ビットの単位の
情報を扱うようにできていることに特に適合する。第３
図中のStrobe信号のパルス間隔が一定でないことは、コ
ンピューター等におけるデータ伝送では全く問題になら
ないのが普通である。

即ち、通常のデータ伝送方式ではビット同期、フレー
ム同期あるいはワード（バイト）同期が不可欠である
が、本発明ではそのようなものを一切省略することも可
能なのである。このことは、通常のデータ伝送方式が同
期外れを起こすと性能が著しく低下するのに対して、本
発明では同期回路がないため同期外れと言う現象は起こ
り得ない。このため、しばしば伝送路の状態が悪化する
ような場合でも、その性能劣化が従来方式に比べてはる
かに小さいのである。

効果 以上の説明から明らかなように、本発明によると、以
下のような効果がある。

（１）オン・オフ・キーイング方式よりも高性能で、た
った１個のマッチドフィルタ構成で、コード・シフト・
キーイングに近い性能が得られる。また、フレーム同期
信号がいらないため、同一伝送容量の時、送信電力およ
び伝送帯域幅がほぼ1/2で済む。さらに、同一送信電力
であれば、ほぼ２倍の伝送容量にすることができる。さ
らに、フレーム同期回路が不要になり、フレーム同期に
要する時間が極小になる。

（２）ワード（バイト）同期回路が不要であり、直列並
列変換、並列直列変換が不要となる。

（３）データシンボルを復調する際の計算回路を簡略化
できる。

（４）送信側と受信側のクロック位相が合っていなくて
も、正しいパルス間隔が測定できる。スロットタイミン
グのクロックRcの位相同期が不要なため、そのための同
期回路が不要である。

【図面の簡単な説明】

第１図は、本発明によるスペクトル拡散パルス位置変調
通信方式の一実施例を説明するための送信機の構成図、
第２図は、擬似雑施（PN）信号発生器の構成図、第３図
は、本発明によるスペクトル拡散パルス位置変調通信方
式に用いられる受信機の構成図、第４図は、検波デバイ
スの出力の波形を説明するための図、第５図は、パルス
間隔測定回路の構成を示す図、第６図は、スペクトル拡
散位置変調システムの信号構成を示す図、第７図は、情
報の伝達速度を示す図、第８図は、誤り率の比較を示す
図、第９図は、受信システムの構成図、第10図は、オン
・オフ・キーイング方式を説明するための図、第11図
は、コード・シフト・キーイング方式を説明するための
図である。 １……クロック発生器（CLK1）、２……モジュロＭ＋Ｌ
−１＋ｊカウンタ（CNT1）、３……Ｍ検出器（DET1）、
４……コンパレータ、５……直列並列変換器、６……モ
ジュロＭ加算器、７……逓倍回路（PLL1）、８……レジ
スタ（REG1）、９……擬似雑音（PN）信号発生器、10…
…変調器（MULT1）、11……発振器（OSC1）、12……バ
ンドパスフィルタ（BPF;Band Pass Filter）。

フロントページの続き (56)参考文献 特開 昭58−171143（ＪＰ，Ａ) 特開 平２−299334（ＪＰ，Ａ) 特開 昭60−5637（ＪＰ，Ａ) 特開 昭62−45237（ＪＰ，Ａ) 特開 平２−228847（ＪＰ，Ａ) 特開 平４−86132（ＪＰ，Ａ) 特開 平４−109726（ＪＰ，Ａ) 特開 平４−113732（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04J 13/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】送信フレーム中の疑似雑音系列の遅延時間
   に基づいて情報信号を伝送するスペクトル拡散パルス位
   置変調通信方式において、 前記送信フレームの長さを、Ｍ＋Ｌ−１＋ｊスロット長
   （ただし、１スロットは疑似雑音系列のチップレートに
   同じで、Ｍは伝送すべきデータシンボルのレベル数（多
   値数）を表し、Ｌは疑似雑音系列長を表し、ｊは所定の
   スロット数を表す）として、 前記送信フレーム中に伝送すべきデータシンボル値に応
   じてＬスロット長の疑似雑音系列を巡回させることなく
   時間的に遅延させて挿入し、この送信フレームを伝送す
   ることにより情報信号を伝送し、 前記疑似雑音系列に対応したマッチドフィルタによって
   前記送信フレームに含まれる疑似雑音系列の遅延情報を
   抽出し、該遅延情報により前記データシンボルを復調す
   ることを特徴とするスペクトル拡散パルス位置変調通信
   方式。
2. 【請求項２】前記データシンボル値を差分符号化した値
   を前記遅延情報として用いることを特徴とする請求項１
   記載のスペクトル拡散パルス位置変調通信方式。