JP2726331B2 - スペクトル拡散パルス位置変調通信方式 - Google Patents
スペクトル拡散パルス位置変調通信方式Info
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Description
【発明の詳細な説明】 技術分野 本発明は、スペクトル拡散パルス位置変調通信方式に
関し、より詳細には、スペクトル拡散通信システムや直
接拡散方式のパルス位置変調通信方式に関する。例え
ば、無線通信モデムに適用されるものである。
関し、より詳細には、スペクトル拡散通信システムや直
接拡散方式のパルス位置変調通信方式に関する。例え
ば、無線通信モデムに適用されるものである。
従来技術 SAW（表面弾性波）マッチドフィルタは、通常は、使
用されている拡散符号長と同じ段数の遅延により構成さ
れる。従って、これを復調に用いる場合、１つの拡散符
号（シーケンス）のオン・オフ・キーイング方式か、ま
たは、複数の拡散符号の内どれか一つを情報によって選
択するコード・シフト・キーイング方式をとる。このと
き情報の変調は、前者では拡散符号長（周期）かその整
数倍ごとの変調に限られる。すなわち、情報の伝送速度
は、拡散符号の周期をＴ［sec］として、1/T［bps］を
越えることはできない。一方、後者では、使用する直交
する拡散符号の個数Ｍを増やすことにより。情報の伝送
速度を（1/T）log2M［bps］とすることができる。すな
わち、これは直交変調方式そのものであり、その伝送速
度は符号の個数（種類）の増大と共に増加し、性能はシ
ャノンリミットに近付く。しかしながら、この場合符号
の個数だけのマッチドフィルタを要求される。これは、
大きなコストの上昇及び装置の大型化を招くという問題
がある。
用されている拡散符号長と同じ段数の遅延により構成さ
れる。従って、これを復調に用いる場合、１つの拡散符
号（シーケンス）のオン・オフ・キーイング方式か、ま
たは、複数の拡散符号の内どれか一つを情報によって選
択するコード・シフト・キーイング方式をとる。このと
き情報の変調は、前者では拡散符号長（周期）かその整
数倍ごとの変調に限られる。すなわち、情報の伝送速度
は、拡散符号の周期をＴ［sec］として、1/T［bps］を
越えることはできない。一方、後者では、使用する直交
する拡散符号の個数Ｍを増やすことにより。情報の伝送
速度を（1/T）log2M［bps］とすることができる。すな
わち、これは直交変調方式そのものであり、その伝送速
度は符号の個数（種類）の増大と共に増加し、性能はシ
ャノンリミットに近付く。しかしながら、この場合符号
の個数だけのマッチドフィルタを要求される。これは、
大きなコストの上昇及び装置の大型化を招くという問題
がある。
第８図（ａ），（ｂ）は、オン・オフ・キーイング
（SS−OOK）方式を説明するための図で、図（ａ）はオ
ン・オフ・キーイング方式の信号を示す図で、図（ｂ）
はマッチドフィルタによる復調を示す図である。情報は
拡散符号の有無に乗せられる。図は符号長及びSAWマッ
チドフィルタの段数をＬとし、情報1,1,0,1,0,1,1,1を
送信した例である。
（SS−OOK）方式を説明するための図で、図（ａ）はオ
ン・オフ・キーイング方式の信号を示す図で、図（ｂ）
はマッチドフィルタによる復調を示す図である。情報は
拡散符号の有無に乗せられる。図は符号長及びSAWマッ
チドフィルタの段数をＬとし、情報1,1,0,1,0,1,1,1を
送信した例である。
第９図（ａ），（ｂ）は、コード・シフト・キーイン
グ方式、直交変調方式を説明するための図で、図（ａ）
はコード・シフト・キーイング方式の信号の送信を示す
図で、図（ｂ）は、マッチドフィルタによる復調を示す
図である。コード・シフト・キーイング方式、直交変調
方式の両方式とも、送信情報により、符号１〜符号Ｍの
いずれか１つを選択し、送信する方式である。符号が相
互に完全に直交している場合、直交変調方式ということ
になる。
グ方式、直交変調方式を説明するための図で、図（ａ）
はコード・シフト・キーイング方式の信号の送信を示す
図で、図（ｂ）は、マッチドフィルタによる復調を示す
図である。コード・シフト・キーイング方式、直交変調
方式の両方式とも、送信情報により、符号１〜符号Ｍの
いずれか１つを選択し、送信する方式である。符号が相
互に完全に直交している場合、直交変調方式ということ
になる。
目的 本発明は、上述のごとき実情に鑑みてなされたもの
で、スペクトル拡散通信方式において、オン・オフ・キ
ーイング方式よりも性能が高く、かつコード・シフト・
キーイング方式のような多数のマッチドフィルタを必要
とせず、ただ一つのSAWマッチドフィルタで受信システ
ムを実現するようにしたスペクトル拡散パルス位置変調
（SS−PPM）通信方式を提供することを目的としてなさ
れたものである。
で、スペクトル拡散通信方式において、オン・オフ・キ
ーイング方式よりも性能が高く、かつコード・シフト・
キーイング方式のような多数のマッチドフィルタを必要
とせず、ただ一つのSAWマッチドフィルタで受信システ
ムを実現するようにしたスペクトル拡散パルス位置変調
（SS−PPM）通信方式を提供することを目的としてなさ
れたものである。
構成 本発明は、上記目的を達成するために、（１）周期Ｌ
の擬似雑音系列を用い、１フレームがＭ＋2Lスロットよ
りなるフレームにおいて、該フレームのスロットレート
は前記擬似雑音系列のチップレートに同じで、特定のス
ロットから始るＬスロットには常に（全てのフレームに
おいて）同期信号として１周期分の前記擬似雑音を挿入
し、該同期信号の最後のスロットの次のスロットからで
あって、かつ前記同期信号の最初のスロットよりＬ＋１
スロット前までのスロットに対応する各フレーム中のＭ
個の何れからか始るＬスロットの前記擬似雑音を挿入
し、該擬似雑音の挿入スロット位置を伝送すべきデータ
シンボルに対応させ、連続する前記フレームを伝送する
こと、或いは、（２）送信機においては、送信データを
並列データに変換してＭ個のシンボルとする直列並列変
換器を有し、周期Ｌの擬似雑音系列を用い、１フレーム
がＭ＋2Lスロットよりなるフレームにおいて、該フレー
ムのスロットレートは前記擬似雑音系列のチップレート
に同じで、特定のスロットから始るＬスロットには常に
（全てのフレームにおいて）同期信号として１周期分の
前記擬似雑音を挿入し、該同期信号の最後のスロットの
次のスロットからであって、かつ前記同期信号の最初の
スロットよりＬ＋１スロット前までのスロットに対応す
る各フレーム中のＭ個の何れからか始るＬスロットの前
記擬似雑音を前記Ｍ個のシンボルに対応させるとともに
挿入し、連続する前記フレームを伝送線路に送出し、受
信機においては、伝送線路から入力され信号をマッチド
フィルタに入力し、該マッチドフィルタの出力信号を検
波デバイスに入力し、該検波デバイスの出力信号を遅延
時間が前記１フレーム分の遅延回路と、アンド回路と、
RSラッチ回路のリセット入力端子の各々に入力し、前記
遅延回路の出力信号を前記アンド回路に入力し、該アン
ド回路の出力信号をフレーム同期回路に入力し、該フレ
ーム同期回路は中心発振周波数がある値である可変周波
数の限発振器の出力信号を1/（Ｍ＋2L）に分周する分周
器に入力し、該分周器の出力信号を位相比較器に入力
し、該位相比較器の位相比較信号を前記源発振器に入力
する位相同期ループ（PLL）によって構成され、前記分
周器の出力信号をＬクロック遅延単発パルス発生器に入
力し、前記源発振器の出力をカウンタのカウント入力端
子に入力し、前記Ｌクロック遅延単発パルス発生器の出
力信号をフレーム同期信号とし、該フレーム同期信号を
前記RSラッチのセット端子と前記カウンタのクリアー端
子とに入力し、前記RSラッチの出力信号を前記カウンタ
のカウント・イネーブル端子に入力し、前記カウンタ
は、前記フレーム信号がオンになった時、該カウンタの
カウント値をクリアーし、前記RSラッチの出力信号がオ
ンの間だけカウントし、該並列直列変換器は前記カウン
タのカウント出力信号を入力されて、該カウンタがカウ
ントを停止している期間に、該カウント出力信号をレジ
スターに保持し、該レジスターの出力信号を直列に出力
することで、受信データとすることを特徴としたもので
ある。以下、本発明の実施例に基づいて説明する。
の擬似雑音系列を用い、１フレームがＭ＋2Lスロットよ
りなるフレームにおいて、該フレームのスロットレート
は前記擬似雑音系列のチップレートに同じで、特定のス
ロットから始るＬスロットには常に（全てのフレームに
おいて）同期信号として１周期分の前記擬似雑音を挿入
し、該同期信号の最後のスロットの次のスロットからで
あって、かつ前記同期信号の最初のスロットよりＬ＋１
スロット前までのスロットに対応する各フレーム中のＭ
個の何れからか始るＬスロットの前記擬似雑音を挿入
し、該擬似雑音の挿入スロット位置を伝送すべきデータ
シンボルに対応させ、連続する前記フレームを伝送する
こと、或いは、（２）送信機においては、送信データを
並列データに変換してＭ個のシンボルとする直列並列変
換器を有し、周期Ｌの擬似雑音系列を用い、１フレーム
がＭ＋2Lスロットよりなるフレームにおいて、該フレー
ムのスロットレートは前記擬似雑音系列のチップレート
に同じで、特定のスロットから始るＬスロットには常に
（全てのフレームにおいて）同期信号として１周期分の
前記擬似雑音を挿入し、該同期信号の最後のスロットの
次のスロットからであって、かつ前記同期信号の最初の
スロットよりＬ＋１スロット前までのスロットに対応す
る各フレーム中のＭ個の何れからか始るＬスロットの前
記擬似雑音を前記Ｍ個のシンボルに対応させるとともに
挿入し、連続する前記フレームを伝送線路に送出し、受
信機においては、伝送線路から入力され信号をマッチド
フィルタに入力し、該マッチドフィルタの出力信号を検
波デバイスに入力し、該検波デバイスの出力信号を遅延
時間が前記１フレーム分の遅延回路と、アンド回路と、
RSラッチ回路のリセット入力端子の各々に入力し、前記
遅延回路の出力信号を前記アンド回路に入力し、該アン
ド回路の出力信号をフレーム同期回路に入力し、該フレ
ーム同期回路は中心発振周波数がある値である可変周波
数の限発振器の出力信号を1/（Ｍ＋2L）に分周する分周
器に入力し、該分周器の出力信号を位相比較器に入力
し、該位相比較器の位相比較信号を前記源発振器に入力
する位相同期ループ（PLL）によって構成され、前記分
周器の出力信号をＬクロック遅延単発パルス発生器に入
力し、前記源発振器の出力をカウンタのカウント入力端
子に入力し、前記Ｌクロック遅延単発パルス発生器の出
力信号をフレーム同期信号とし、該フレーム同期信号を
前記RSラッチのセット端子と前記カウンタのクリアー端
子とに入力し、前記RSラッチの出力信号を前記カウンタ
のカウント・イネーブル端子に入力し、前記カウンタ
は、前記フレーム信号がオンになった時、該カウンタの
カウント値をクリアーし、前記RSラッチの出力信号がオ
ンの間だけカウントし、該並列直列変換器は前記カウン
タのカウント出力信号を入力されて、該カウンタがカウ
ントを停止している期間に、該カウント出力信号をレジ
スターに保持し、該レジスターの出力信号を直列に出力
することで、受信データとすることを特徴としたもので
ある。以下、本発明の実施例に基づいて説明する。
まず、第４図〜第７図に基づいて、本発明によるスペ
クトル拡散パルス位置変調通信（SS−PPM）方式の概要
を説明する。
クトル拡散パルス位置変調通信（SS−PPM）方式の概要
を説明する。
第４図は、スペクトル拡散パルス位置変調システムの
信号構成を示す図である。使用する拡散符号（擬似雑音
系列;PN coda）並びにSAWマッチドフィルタの段数をＬ
とし、スペクトル拡散パルス（SSパルス）の位置を１フ
レーム中Ｍ箇所とるものとすると、log2Mbit/frame,送
信１フレームはＭ＋2Lスロットで構成される。１スロッ
ト長は擬似雑音符号の１チップ長と等しい。図中、最後
のスロットは同期信号として、さらにその前のＬスロッ
トはパルスの重複を防ぐスロットとしてとっておく。す
なわち、SS−PPM送信用の情報パルスは、第１スロット
から第Ｍスロットのいずれかで始まり、そのスロットか
らＬスロットの間にSSパルスとして存在するわけであ
る。
信号構成を示す図である。使用する拡散符号（擬似雑音
系列;PN coda）並びにSAWマッチドフィルタの段数をＬ
とし、スペクトル拡散パルス（SSパルス）の位置を１フ
レーム中Ｍ箇所とるものとすると、log2Mbit/frame,送
信１フレームはＭ＋2Lスロットで構成される。１スロッ
ト長は擬似雑音符号の１チップ長と等しい。図中、最後
のスロットは同期信号として、さらにその前のＬスロッ
トはパルスの重複を防ぐスロットとしてとっておく。す
なわち、SS−PPM送信用の情報パルスは、第１スロット
から第Ｍスロットのいずれかで始まり、そのスロットか
らＬスロットの間にSSパルスとして存在するわけであ
る。
さて、いま拡散符号のチップ速度をRcとすると、１フ
レームは2L＋Ｍスロットでlog2Mビットの情報が伝送可
能なので、そのときの情報伝送速度RBは、 RB＝（log2M）Rc/（2L＋Ｍ）［bps］（M:2以上の整
数） （１） となる。RBはＭに関し、上に凸の関数であり、最大値を
持つ。いま、Ｌを128とすると情報の伝送速度は第５図
のようになる。ここで、Ｌ＝128は微弱無線通信の実験
から十分実用的な値と考えられる。
レームは2L＋Ｍスロットでlog2Mビットの情報が伝送可
能なので、そのときの情報伝送速度RBは、 RB＝（log2M）Rc/（2L＋Ｍ）［bps］（M:2以上の整
数） （１） となる。RBはＭに関し、上に凸の関数であり、最大値を
持つ。いま、Ｌを128とすると情報の伝送速度は第５図
のようになる。ここで、Ｌ＝128は微弱無線通信の実験
から十分実用的な値と考えられる。
スペクトル拡散パルス位置変調通信（SS−PPM）方式
とオン・オフ・キーイング（SS−OOK）方式の誤り率
（いずれも包絡線検波）は次のようになる。伝送帯域、
情報伝送速度（第５図より、Ｍ＝210の場合）を同一と
した場合の比較を第６図に示す。ここで、SS−PPMはＭ
個のスロットからの最尤判定の場合の計算を行ってお
り、さらに、Ｍ値のシンボル誤り率から、２値のビット
誤り律に変換している。各フレームに同期用擬似雑音符
号パルスを入れた場合と、入れない場合の誤り率を示し
ているが、いずれも大幅にSS−OOKに比べ特性の向上が
見られる。
とオン・オフ・キーイング（SS−OOK）方式の誤り率
（いずれも包絡線検波）は次のようになる。伝送帯域、
情報伝送速度（第５図より、Ｍ＝210の場合）を同一と
した場合の比較を第６図に示す。ここで、SS−PPMはＭ
個のスロットからの最尤判定の場合の計算を行ってお
り、さらに、Ｍ値のシンボル誤り率から、２値のビット
誤り律に変換している。各フレームに同期用擬似雑音符
号パルスを入れた場合と、入れない場合の誤り率を示し
ているが、いずれも大幅にSS−OOKに比べ特性の向上が
見られる。
第７図は、スペクトル拡散パルス位置変調通信方式の
受信システムの構成例を示す概念図で、図中、40はマッ
チドフィルタ（Matched Filter）、41は遅延回路、42は
ANDゲート、43は位相同期ループ（PLL）、44はフリップ
フロップ、45はANDゲート、46はカウンタである。
受信システムの構成例を示す概念図で、図中、40はマッ
チドフィルタ（Matched Filter）、41は遅延回路、42は
ANDゲート、43は位相同期ループ（PLL）、44はフリップ
フロップ、45はANDゲート、46はカウンタである。
ここでは、Ｍスロットの最尤判定ではなく、マッチド
フィルタリング後にスレッショルドを切るタイミングを
用いる、いわゆる現実的な簡易なシステムを示してい
る。
フィルタリング後にスレッショルドを切るタイミングを
用いる、いわゆる現実的な簡易なシステムを示してい
る。
マッチドフィルタリング後の出力パルスは１フレーム
の遅延がかけられ、同じくマッチドフィルタ出力信号と
ANDがとられる。すなわち、このAND出力は基本的にフレ
ーム速度Rfのパルスとなる。偶然２フレーム続けて同じ
情報が送られた場合、PLLの入力にはパルスが現われる
が、PLLの時定数により、PLL出力にはフレーム信号のみ
が現われる。さらにこのPLLの周波数逓倍機能を使い、
（Ｍ＋2L）倍のチップ速度を得る。フレーム信号でセッ
トを行い、情報信号でリセットをかけ、その間のパルス
のカウントから情報を得る。
の遅延がかけられ、同じくマッチドフィルタ出力信号と
ANDがとられる。すなわち、このAND出力は基本的にフレ
ーム速度Rfのパルスとなる。偶然２フレーム続けて同じ
情報が送られた場合、PLLの入力にはパルスが現われる
が、PLLの時定数により、PLL出力にはフレーム信号のみ
が現われる。さらにこのPLLの周波数逓倍機能を使い、
（Ｍ＋2L）倍のチップ速度を得る。フレーム信号でセッ
トを行い、情報信号でリセットをかけ、その間のパルス
のカウントから情報を得る。
もちろん、このような方法の他に、マッチドフィルタ
出力をチップ速度でサンプリングし、ディジタル信号処
理により、最尤判定を行うことも処理速度次第では可能
である。
出力をチップ速度でサンプリングし、ディジタル信号処
理により、最尤判定を行うことも処理速度次第では可能
である。
第１図は、本発明によるスペクトル拡散パルス位置変
調通信方式の一実施例を説明するための送信機の構成図
で、図中、１はクロック発生器、２はモジュールＭ＋2L
カウンタ（CNT1）、３はＭ＋Ｌ−１検出器（DET1）、４
はコンパレータ、５は直列並列変換器、６はバッファ、
７は逓倍回路（PLL1）、８はORゲート、９は擬似雑音
（PN）信号発生器、10は変調器（MOD）、11は発振器、1
2はバンドパスフィルタ（BPF;Band Pass Filter）であ
る。
調通信方式の一実施例を説明するための送信機の構成図
で、図中、１はクロック発生器、２はモジュールＭ＋2L
カウンタ（CNT1）、３はＭ＋Ｌ−１検出器（DET1）、４
はコンパレータ、５は直列並列変換器、６はバッファ、
７は逓倍回路（PLL1）、８はORゲート、９は擬似雑音
（PN）信号発生器、10は変調器（MOD）、11は発振器、1
2はバンドパスフィルタ（BPF;Band Pass Filter）であ
る。
クロック信号発生器は直接拡散（DS）方式におけるチ
ップレートに相当するクロックを発生する。このクロッ
クの信号名およびクロック速度を混乱のない限りRcで表
記する。ここの例では、Rc＝12.8M Hzであるとする。CN
T1はモジュール（Module）Ｍ＋2Lカウンタ（Counter）
である。ここで、Ｌ＝128,M＝28＝256であるとすると、
Ｍ＋2L＝512＝29であるから、この数値の列では通常の
９ビットカウンタで実現できる。CNT1の出力信号名とそ
のカウント値の両方をＣで表記する。
ップレートに相当するクロックを発生する。このクロッ
クの信号名およびクロック速度を混乱のない限りRcで表
記する。ここの例では、Rc＝12.8M Hzであるとする。CN
T1はモジュール（Module）Ｍ＋2Lカウンタ（Counter）
である。ここで、Ｌ＝128,M＝28＝256であるとすると、
Ｍ＋2L＝512＝29であるから、この数値の列では通常の
９ビットカウンタで実現できる。CNT1の出力信号名とそ
のカウント値の両方をＣで表記する。
DET1はＭ＋Ｌ−１を検出する検出器３であり、一般的
な論理回路ではデコーダと呼ばれることもある。この例
における数値では、Ｍ＋Ｌ−１＝383であり、DET1はＣ
＝383を検出した時に論理１を出力する。この出力の周
波数（周期の逆数）は、CNT1の出力周波数に等しいか
ら、 Rc/（Ｍ＋2L）＝12.8・106/29＝25.103（Hz） となる。この数値を、シンボルレート（fs）と呼ぶ。こ
の出力信号とシンボルレートに混乱を来さない限り、同
一のfsで表記する。
な論理回路ではデコーダと呼ばれることもある。この例
における数値では、Ｍ＋Ｌ−１＝383であり、DET1はＣ
＝383を検出した時に論理１を出力する。この出力の周
波数（周期の逆数）は、CNT1の出力周波数に等しいか
ら、 Rc/（Ｍ＋2L）＝12.8・106/29＝25.103（Hz） となる。この数値を、シンボルレート（fs）と呼ぶ。こ
の出力信号とシンボルレートに混乱を来さない限り、同
一のfsで表記する。
PLL1はDET1の出力をｎ倍の周波数に逓倍する回路７で
ある。逓倍回路７は種々知られているが、ここではPLL
（位相同期ループ）による逓倍を例として挙げておく。
ここの数値例としてはｎ＝８であり、この逓倍回路７の
出力周波数（fb）は先のシンボルレート（fs）のｎ倍で
ある。すなわち、 fb＝ｎ・fs＝８×25・103＝200・103（Hz） である。
ある。逓倍回路７は種々知られているが、ここではPLL
（位相同期ループ）による逓倍を例として挙げておく。
ここの数値例としてはｎ＝８であり、この逓倍回路７の
出力周波数（fb）は先のシンボルレート（fs）のｎ倍で
ある。すなわち、 fb＝ｎ・fs＝８×25・103＝200・103（Hz） である。
直列並列変換器５は、通常ｎビットのシフトレジスタ
によって構成され、ここでは、８ビットのシリアルイン
・パラレルアウトのシフトレジスタである。入力である
シリアル・データは出力周波数（fb）のタイミングでサ
ンプルされるから、この出力周波数（fb）をビットタイ
ミング信号と呼び、同じ記号を、ビットレール（伝送速
度）を表すものとする。すなわち、 fb＝200・103（bit/sec） という意味にも用いる。なお、逓倍回路（PLL）７はシ
ンボルレート（fs）のｎ倍に相当する信号を出せば良い
から、全く別の回路でも実現可能である。シンボルレー
ト（fs）はCNT1の周期に一致するから、CNT1のカウント
値を適当にｎ個デコードし、その論理和を使用すること
ができる。ここにおける数値では、CNT1の周期が29カウ
ントであったから、29/8＝26カウント毎にパルスを発生
させれば良い。この方法としては良く知られているよう
に、CNT1（Ｃ）の下位６ビットが特定の値、例えば全て
論理０になった場合、を検出すれば良い。より具体的に
は、CNT1（Ｃ）の下位６ビットをLogical NORゲートに
入力することで得られる。
によって構成され、ここでは、８ビットのシリアルイン
・パラレルアウトのシフトレジスタである。入力である
シリアル・データは出力周波数（fb）のタイミングでサ
ンプルされるから、この出力周波数（fb）をビットタイ
ミング信号と呼び、同じ記号を、ビットレール（伝送速
度）を表すものとする。すなわち、 fb＝200・103（bit/sec） という意味にも用いる。なお、逓倍回路（PLL）７はシ
ンボルレート（fs）のｎ倍に相当する信号を出せば良い
から、全く別の回路でも実現可能である。シンボルレー
ト（fs）はCNT1の周期に一致するから、CNT1のカウント
値を適当にｎ個デコードし、その論理和を使用すること
ができる。ここにおける数値では、CNT1の周期が29カウ
ントであったから、29/8＝26カウント毎にパルスを発生
させれば良い。この方法としては良く知られているよう
に、CNT1（Ｃ）の下位６ビットが特定の値、例えば全て
論理０になった場合、を検出すれば良い。より具体的に
は、CNT1（Ｃ）の下位６ビットをLogical NORゲートに
入力することで得られる。
バッファ（Buffer）はシンボルレート（fs）のタイミ
ングで、直列並列変換器の出力信号をサンプルするｎビ
ットのパラレルイン・パラレルアウトのレジスターであ
る。ここの例では、８（＝ｎ）個のＤフリップフロップ
（Flip−Flop）である。このバッファ（Buffer）の出力
は、入力直列データを並列に変換し、タイミングが揃え
られた物であり、この信号をシンボルＳと称し、その出
力の２進数値を、混乱がない限り同一のＳとする。この
シンボルＳのとり得る値は全部でＭ個である。ここで
は、 Ｍ＝2n＝28＝256 である。なお、シンボルＳは、通常のモデム等で良く行
なわれるように、受信機で判定誤りを起こしやすいシン
ボル間の符号間距離が最小になるように、符号変換が行
なわれても良い。また、ディファレンシャル・エンコー
ディング（差分符号化）が行われても良い。
ングで、直列並列変換器の出力信号をサンプルするｎビ
ットのパラレルイン・パラレルアウトのレジスターであ
る。ここの例では、８（＝ｎ）個のＤフリップフロップ
（Flip−Flop）である。このバッファ（Buffer）の出力
は、入力直列データを並列に変換し、タイミングが揃え
られた物であり、この信号をシンボルＳと称し、その出
力の２進数値を、混乱がない限り同一のＳとする。この
シンボルＳのとり得る値は全部でＭ個である。ここで
は、 Ｍ＝2n＝28＝256 である。なお、シンボルＳは、通常のモデム等で良く行
なわれるように、受信機で判定誤りを起こしやすいシン
ボル間の符号間距離が最小になるように、符号変換が行
なわれても良い。また、ディファレンシャル・エンコー
ディング（差分符号化）が行われても良い。
コンパレータ４はＣ＝Ｓになった時、論理１を出力す
る。この出力信号をeqと表記する、ここで、Ｓは０≦Ｓ
＜Ｍ＝256であり、Ｃは０≦Ｃ＜Ｍ＋2L＝512であり、S,
Cのそれぞれは８ビット、９ビットで表現されている。
従って、この例では、コンパレータ４は、Ｓの最上位ビ
ットのさらに上位ビットが０である物として扱う。
る。この出力信号をeqと表記する、ここで、Ｓは０≦Ｓ
＜Ｍ＝256であり、Ｃは０≦Ｃ＜Ｍ＋2L＝512であり、S,
Cのそれぞれは８ビット、９ビットで表現されている。
従って、この例では、コンパレータ４は、Ｓの最上位ビ
ットのさらに上位ビットが０である物として扱う。
論理ORゲート８はfsとeqを合成する。その信号名をｐ
とする。後述するようにfsはフレーム同期信号の位置を
示し、eqはデータシンボルに対応する位置を示す。な
お、ORゲート８の出力パルス幅は１チップ分であること
をこの実施例では仮定しているが、DET1やコンパレータ
の出力波形がなまったり、グリッチを生じたり、二つの
出力に位相ずれを生じたりするような回路構成の場合
は、通常の良く知られた方法であるが、ORゲート８の出
力信号を一度Ｄ−FF（D Flip−Flop）でバッファすれば
良い。この時のクロックはRcである。
とする。後述するようにfsはフレーム同期信号の位置を
示し、eqはデータシンボルに対応する位置を示す。な
お、ORゲート８の出力パルス幅は１チップ分であること
をこの実施例では仮定しているが、DET1やコンパレータ
の出力波形がなまったり、グリッチを生じたり、二つの
出力に位相ずれを生じたりするような回路構成の場合
は、通常の良く知られた方法であるが、ORゲート８の出
力信号を一度Ｄ−FF（D Flip−Flop）でバッファすれば
良い。この時のクロックはRcである。
PN発生器９はｐにパルスが乗った時、Ｌチップに渡っ
て雑音系列を発生し、その後、０を出力する。この出力
名をpnとする。この詳細については後述する。雑音系列
の典型的な例としてはＭ系列が良く知られている。ここ
では、Ｌ＝128としているが、Ｌ＝127,1023といった数
値を採る事は一向に差し支えない。この場合、Ｍ系列が
使用できる。
て雑音系列を発生し、その後、０を出力する。この出力
名をpnとする。この詳細については後述する。雑音系列
の典型的な例としてはＭ系列が良く知られている。ここ
では、Ｌ＝128としているが、Ｌ＝127,1023といった数
値を採る事は一向に差し支えない。この場合、Ｍ系列が
使用できる。
発振器（OSC）11は搬送周波数の発振器であり、その
信号名と周波数をfcで表記する。
信号名と周波数をfcで表記する。
MODは変調器10であり、fcとpnを乗ずる。その出力信
号名をtx′とする。tx′は、BPF（Band Pass Filter）1
2によって、不要周波数成分を除去され、図示はしてい
ないが、適当にバッファアンプや出力アンプ等によって
増幅されてアンテナより電波として出力される。その電
波信号をtxとする。なお、、ここでは、アンテナより電
波として出力したが、同軸ケーブルに高周波信号として
出力しても良い事は明らかである。また、伝送媒体が、
例えば、水であれば、アンテナをスピーカに、電波を超
音波に置き換える事で、全く同一原理の通信システムが
構成される事も明らかである。すなわち、伝送信号は電
波（電磁波）に限られず、電気、音波（弾性波）、光
（特に赤外線）の何れにも適用できる。これらの場合の
伝送媒体例は、それぞれ、空間あるいは導波管、ケーブ
ルの様な電線路、水（の様な液体）や空気（の様な気
体）や金属（の様な固体）、空間や光ファイバーが対応
する。伝送線路は、導波管やケーブルな光ケーブルの様
に一対一に接続されるような場合ばかりでなく、上記の
様に、空間的な拡がりのある伝送媒体についても拡大解
釈されるべき物である。すなわち、信号が放送（Broadc
ast）される様な場合でも、個々の送受信機間で、信号
が伝わる限り、伝送線路が存在すると考えるべきであ
る。
号名をtx′とする。tx′は、BPF（Band Pass Filter）1
2によって、不要周波数成分を除去され、図示はしてい
ないが、適当にバッファアンプや出力アンプ等によって
増幅されてアンテナより電波として出力される。その電
波信号をtxとする。なお、、ここでは、アンテナより電
波として出力したが、同軸ケーブルに高周波信号として
出力しても良い事は明らかである。また、伝送媒体が、
例えば、水であれば、アンテナをスピーカに、電波を超
音波に置き換える事で、全く同一原理の通信システムが
構成される事も明らかである。すなわち、伝送信号は電
波（電磁波）に限られず、電気、音波（弾性波）、光
（特に赤外線）の何れにも適用できる。これらの場合の
伝送媒体例は、それぞれ、空間あるいは導波管、ケーブ
ルの様な電線路、水（の様な液体）や空気（の様な気
体）や金属（の様な固体）、空間や光ファイバーが対応
する。伝送線路は、導波管やケーブルな光ケーブルの様
に一対一に接続されるような場合ばかりでなく、上記の
様に、空間的な拡がりのある伝送媒体についても拡大解
釈されるべき物である。すなわち、信号が放送（Broadc
ast）される様な場合でも、個々の送受信機間で、信号
が伝わる限り、伝送線路が存在すると考えるべきであ
る。
第２図は、擬似雑音（PN）信号発生器の構成図で、図
中、13はカウンタ（CNT2）、14はＬ−１検出器（DET
2）、15はROM（Read Only Memory）、16はフリップフロ
ップ（FF1）、17はNANDゲート、18はANDゲート、19はフ
リップフロップ（FF2）である。
中、13はカウンタ（CNT2）、14はＬ−１検出器（DET
2）、15はROM（Read Only Memory）、16はフリップフロ
ップ（FF1）、17はNANDゲート、18はANDゲート、19はフ
リップフロップ（FF2）である。
一般に、ある特定のビットパターンを時系列に出力さ
せる方法は種々知られている。ここで必要な条件は、入
力信号ｐに１個のパルスが乗った時、クロックRcに同期
して（事前に定められた）一定のビットパターン系列を
Ｌビットだけ出力する事である。この実施例では、一般
的なビットパターンを出力するために、ROM（Read Only
Memory）15にその１周期のビットパターンを書込んで
おき、それを読み出すようにしている。カウンタ（CNT
2）13は同期式クリア（Synchronous Clear）およびカウ
ント・イネーブル（Count Enable）機能のある同期式カ
ウンタ（Synchronous Counter）13である。この機能を
持つICの例としてはSN74LS163A（Texax Instruments
社）が挙げられる。ただし、同ICはSynchronous Clear
端子が負論理になっているので注意する必要がある。CN
T2は０から少なくともＬ−１までをカウントできなくて
はならない。ここでは、Ｌ−１＝127であるから７ビッ
トのバイナリー・カウンタが使用できる。CNT2の出力を
ｋで示す。DET2はＬ−１を検出する検出器14である。こ
こではＬ−１＝127であるから、ｋの各バイナリディジ
ットが全て論理１になった事を検出すれば良い。これ
は、７入力AND回路で実現される。DET2の出力信号をlas
tで示す。
せる方法は種々知られている。ここで必要な条件は、入
力信号ｐに１個のパルスが乗った時、クロックRcに同期
して（事前に定められた）一定のビットパターン系列を
Ｌビットだけ出力する事である。この実施例では、一般
的なビットパターンを出力するために、ROM（Read Only
Memory）15にその１周期のビットパターンを書込んで
おき、それを読み出すようにしている。カウンタ（CNT
2）13は同期式クリア（Synchronous Clear）およびカウ
ント・イネーブル（Count Enable）機能のある同期式カ
ウンタ（Synchronous Counter）13である。この機能を
持つICの例としてはSN74LS163A（Texax Instruments
社）が挙げられる。ただし、同ICはSynchronous Clear
端子が負論理になっているので注意する必要がある。CN
T2は０から少なくともＬ−１までをカウントできなくて
はならない。ここでは、Ｌ−１＝127であるから７ビッ
トのバイナリー・カウンタが使用できる。CNT2の出力を
ｋで示す。DET2はＬ−１を検出する検出器14である。こ
こではＬ−１＝127であるから、ｋの各バイナリディジ
ットが全て論理１になった事を検出すれば良い。これ
は、７入力AND回路で実現される。DET2の出力信号をlas
tで示す。
ｐにパルスが乗り、クロックRcが立上がると、CNT2は
クリアーされ、ｋ＝０となる。この時、DET2によって、
last＝０となり、インバータ（INV）によってCNT2のカ
ウント・イネーブル端子に論理１が加えられる。ｐに乗
っているパルスのパルス幅は、Rc1周期分しかないか
ら、以後、CNT2はカウントを開始する。ｋ＝Ｌ−１にな
ると、last＝１となり、CNT2のカウント・イネーブル
（Count Enable）端子に論理０が加えられ、カウントが
停止する。
クリアーされ、ｋ＝０となる。この時、DET2によって、
last＝０となり、インバータ（INV）によってCNT2のカ
ウント・イネーブル端子に論理１が加えられる。ｐに乗
っているパルスのパルス幅は、Rc1周期分しかないか
ら、以後、CNT2はカウントを開始する。ｋ＝Ｌ−１にな
ると、last＝１となり、CNT2のカウント・イネーブル
（Count Enable）端子に論理０が加えられ、カウントが
停止する。
信号線ｇはFF1とNAND17によって、lastが現在と１ク
ロック前の値が共に論理１であったときのみｇ＝０とな
る。従って、CNT2がカウント停止後、１クロック遅れて
ｇ＝０となる。ｐ＝１が来て、CNT2がカウントをｋ＝０
から始開すると、last＝０になり、従って、ｇ＝１にな
る。カウントが進み、ｋ＝Ｌ−１になると、last＝１に
なるが、この時ではまだｇ＝１である。もう１クロック
後たつと、ｇ＝０になる。すなわち、ｇはｋが０になっ
てからＬクロック間だけ論理１になっている。
ロック前の値が共に論理１であったときのみｇ＝０とな
る。従って、CNT2がカウント停止後、１クロック遅れて
ｇ＝０となる。ｐ＝１が来て、CNT2がカウントをｋ＝０
から始開すると、last＝０になり、従って、ｇ＝１にな
る。カウントが進み、ｋ＝Ｌ−１になると、last＝１に
なるが、この時ではまだｇ＝１である。もう１クロック
後たつと、ｇ＝０になる。すなわち、ｇはｋが０になっ
てからＬクロック間だけ論理１になっている。
ROM15は既に述べたように、ｋをインデックスとし
て、雑音系列nkを発生させるもので、ｋ＝０〜Ｌ−１で
ある。ROM15は一般に大容量の物が簡単に実現できるか
ら、アドレス線を余分に付加え、それを切換える事で様
々な雑音系列を選択できるようにできる。また、通常の
ROMの出力はワード構成になっているから、そのワード
のどのビット線を選択するかのセレクターを使用する事
で、雑音系列を選択できる。これらの手法は、一般に良
く知られている。
て、雑音系列nkを発生させるもので、ｋ＝０〜Ｌ−１で
ある。ROM15は一般に大容量の物が簡単に実現できるか
ら、アドレス線を余分に付加え、それを切換える事で様
々な雑音系列を選択できるようにできる。また、通常の
ROMの出力はワード構成になっているから、そのワード
のどのビット線を選択するかのセレクターを使用する事
で、雑音系列を選択できる。これらの手法は、一般に良
く知られている。
AND18は雑音系列nkから１周期分（Ｌクロック間）を
切出し、FF2によって、１周期分の完全な雑音系列pnを
出力する。
切出し、FF2によって、１周期分の完全な雑音系列pnを
出力する。
第３図は、本発明によるスペクトル拡散パルス位置変
調通信方式に用いられる受信機の構成図で、図中、20は
増幅器、21は変調器、22は発振器（OSC）、23はバンド
パスフィルタ（BPF）、24は自動利得制御（AGC）、25は
マッチドフィルタ（Matched Filter）、26は検波デバイ
ス、27は１フレーム遅延回路（1Frame Delay）、28はAN
Dゲート、29は位相比較器（Phase Comparator）、30は
ループフィルタ（Loop Filter）、31は電圧制御発振器
（VCO）、32は分周器、33はフレーム同期回路、34はRS
−ラッチ回路、35はＬクロック遅延単発パルス発生器、
36はカウンタ（CNT3）、37は並列直列変換器、38は逓倍
回路（PLL2）である。
調通信方式に用いられる受信機の構成図で、図中、20は
増幅器、21は変調器、22は発振器（OSC）、23はバンド
パスフィルタ（BPF）、24は自動利得制御（AGC）、25は
マッチドフィルタ（Matched Filter）、26は検波デバイ
ス、27は１フレーム遅延回路（1Frame Delay）、28はAN
Dゲート、29は位相比較器（Phase Comparator）、30は
ループフィルタ（Loop Filter）、31は電圧制御発振器
（VCO）、32は分周器、33はフレーム同期回路、34はRS
−ラッチ回路、35はＬクロック遅延単発パルス発生器、
36はカウンタ（CNT3）、37は並列直列変換器、38は逓倍
回路（PLL2）である。
アンテナで受信した信号rxは伝送歪と伝送遅延を除け
ばtxと相似である。通常の受信機が行なうように、増幅
され中間周波数に落とされ中間周波数で帯域が（BPFに
よって）制限され、AGC24によって一定レベルにされ
る。これらはあまりに良く知られいるのでここではこれ
以上説明しない。
ばtxと相似である。通常の受信機が行なうように、増幅
され中間周波数に落とされ中間周波数で帯域が（BPFに
よって）制限され、AGC24によって一定レベルにされ
る。これらはあまりに良く知られいるのでここではこれ
以上説明しない。
中間周波数に落とされた一定レベルの信号はマッチド
・フィルタ25に入力される。ここでマッチド・フィルタ
25のパターンと一致する入力があると、１チップ区間相
当の中間周波数の信号がパルス状に出力される。この信
号は検波デバイス26によって包絡線検波される。この検
波デバイス26の出力をｄとする。このｄは１フレーム遅
延回路（1Frame Delay）27に入力される。AND28はｄと
１フレーム前のｄとの論理積をとる。１フレームの長さ
は（Ｍ＋2L）チップ分である。送信機の説明で述べたよ
うに、フレーム同期信号が各フレーム中の同一場所に
（拡散されて）常にあるから、このAND28の出力には常
にフレーム同期信号が含まれる事になる。このAND28の
出力をfs′とする。
・フィルタ25に入力される。ここでマッチド・フィルタ
25のパターンと一致する入力があると、１チップ区間相
当の中間周波数の信号がパルス状に出力される。この信
号は検波デバイス26によって包絡線検波される。この検
波デバイス26の出力をｄとする。このｄは１フレーム遅
延回路（1Frame Delay）27に入力される。AND28はｄと
１フレーム前のｄとの論理積をとる。１フレームの長さ
は（Ｍ＋2L）チップ分である。送信機の説明で述べたよ
うに、フレーム同期信号が各フレーム中の同一場所に
（拡散されて）常にあるから、このAND28の出力には常
にフレーム同期信号が含まれる事になる。このAND28の
出力をfs′とする。
フレーム同期回路33はfs′に同期したフレーム同期同
期信号fsを再生し、さらにチップレベルのチップ（スロ
ット）同期信号Rc′を再生する。この回路は位相同期ル
ープ（PLL）で構成されて、源発振器VCO31の中心発振周
波数はRcに設定されている。VCO31の出力Rc′は分周器
によって1/（Ｍ＋2L）に分周される。ここではＭ＋2L＝
512であったので９ビットのバイナリカウンタで実現さ
れ、第１図におけるCNT1と同一の物が使用できる。分周
器32の出力をfsとする。フレーム同期回路中の位相比較
器29はfs′とfsのパルスの位相を比較する。この位相比
較器29は様々なものが知られているが、ここではイクス
クルーシブ・オア（排他的論理和;EX−OR）の例を示
す。このイクスクルーシブ・オアによる比較器は、少な
くとも一方の入力信号のパルスのデューティ比が50％で
なければならないが、比較信号中に多少の（異常な）パ
ルスが加わっても動作に異常をきたさないことが利点で
ある。位相比較器の出力はループフィルタ30を通してか
らVCO31の周波数制御入力端子に入力される。ここで
は、fsのデューティ比が50％であるとする。良く知られ
ているように、この例では、fsの立上がりエッジがfs′
のパルスの（フレーム同期信号の）中央に位相ロックさ
れる。
期信号fsを再生し、さらにチップレベルのチップ（スロ
ット）同期信号Rc′を再生する。この回路は位相同期ル
ープ（PLL）で構成されて、源発振器VCO31の中心発振周
波数はRcに設定されている。VCO31の出力Rc′は分周器
によって1/（Ｍ＋2L）に分周される。ここではＭ＋2L＝
512であったので９ビットのバイナリカウンタで実現さ
れ、第１図におけるCNT1と同一の物が使用できる。分周
器32の出力をfsとする。フレーム同期回路中の位相比較
器29はfs′とfsのパルスの位相を比較する。この位相比
較器29は様々なものが知られているが、ここではイクス
クルーシブ・オア（排他的論理和;EX−OR）の例を示
す。このイクスクルーシブ・オアによる比較器は、少な
くとも一方の入力信号のパルスのデューティ比が50％で
なければならないが、比較信号中に多少の（異常な）パ
ルスが加わっても動作に異常をきたさないことが利点で
ある。位相比較器の出力はループフィルタ30を通してか
らVCO31の周波数制御入力端子に入力される。ここで
は、fsのデューティ比が50％であるとする。良く知られ
ているように、この例では、fsの立上がりエッジがfs′
のパルスの（フレーム同期信号の）中央に位相ロックさ
れる。
fsはＬクロック遅延単発パルス発生器35に入力され
る。この回路は、fsの立上がりから丁度Ｌクロックだけ
遅れて１クロック（チップ）の幅のパルスを発生する。
この信号をスタート（start）とする。この実現方法
は、直感的にはＬ段のシフトレジスタにfsを入力し、ク
ロックをRc′で駆動し、最終段が論理０、その直前の段
が論理１になった時に（デコーダによって）論理１を出
力する方法が挙げられる。勿論、適当なカウンタと、デ
コーダを組合せる事で、同一機能が実現できる事はいう
までもない。
る。この回路は、fsの立上がりから丁度Ｌクロックだけ
遅れて１クロック（チップ）の幅のパルスを発生する。
この信号をスタート（start）とする。この実現方法
は、直感的にはＬ段のシフトレジスタにfsを入力し、ク
ロックをRc′で駆動し、最終段が論理０、その直前の段
が論理１になった時に（デコーダによって）論理１を出
力する方法が挙げられる。勿論、適当なカウンタと、デ
コーダを組合せる事で、同一機能が実現できる事はいう
までもない。
RSラッチ34はスタートによってセットされ、ｄによっ
てリセットされる。スタートは同期PN Codeの次のタイ
ミング、すなわち、データシンボル（ｓ）に挿入される
べきスロットの最初を示している。一方、ｄはフレーム
同期信号と実際に挿入されたデータシンボルのスロット
を示している。従って、ｄのフレーム同期信号でRSラッ
チ34がリセットされた後（実は既にリセットされてい
る）、Ｌチップ後、スタートによってセットされ、ｄの
挿入されたデータシンボルのスロットでリセットされ
る。すなわち、RSラッチ34のセットされている期間は挿
入されたデータシンボルのスロット番号（ｓ）に相当す
る。従ってこの期間カウンタでチップ数をカウントする
事で伝送されて来たシンボルｓを求めることができる。
てリセットされる。スタートは同期PN Codeの次のタイ
ミング、すなわち、データシンボル（ｓ）に挿入される
べきスロットの最初を示している。一方、ｄはフレーム
同期信号と実際に挿入されたデータシンボルのスロット
を示している。従って、ｄのフレーム同期信号でRSラッ
チ34がリセットされた後（実は既にリセットされてい
る）、Ｌチップ後、スタートによってセットされ、ｄの
挿入されたデータシンボルのスロットでリセットされ
る。すなわち、RSラッチ34のセットされている期間は挿
入されたデータシンボルのスロット番号（ｓ）に相当す
る。従ってこの期間カウンタでチップ数をカウントする
事で伝送されて来たシンボルｓを求めることができる。
CNT3はCNT2と同様のカウンタ36である。ただし０から
少なくともＭ−１間ではカウントできなければならな
い。データスロットの最初で（start＝１）CNT3はクリ
アーされ、RSラッチ34がONの期間だけ、カウントする。
カウントが終った時の値は伝送されて来たシンボルの値
である。この値は並列直列変換器37に取込まれ、直列の
データとして出力される。これが受信データである。
少なくともＭ−１間ではカウントできなければならな
い。データスロットの最初で（start＝１）CNT3はクリ
アーされ、RSラッチ34がONの期間だけ、カウントする。
カウントが終った時の値は伝送されて来たシンボルの値
である。この値は並列直列変換器37に取込まれ、直列の
データとして出力される。これが受信データである。
並列直列変換器37は、一般にパラレルロード・シフト
レジスターによって構成される。パラレルロードのタイ
ミングはCNT3がクリアーされる直前が良く、スタートあ
るいはfsを使用することができる。このシフトレジスタ
ーはビットレートfb（＝ｎ・fs）で駆動される必要があ
るが、これは第１図と同様に逓倍回路（PLL2）38によっ
て作られる。このfbもまた、送信機の説明と同様に、分
周器の内部状態を適当にデコードすることで作れること
はいうまでもない。
レジスターによって構成される。パラレルロードのタイ
ミングはCNT3がクリアーされる直前が良く、スタートあ
るいはfsを使用することができる。このシフトレジスタ
ーはビットレートfb（＝ｎ・fs）で駆動される必要があ
るが、これは第１図と同様に逓倍回路（PLL2）38によっ
て作られる。このfbもまた、送信機の説明と同様に、分
周器の内部状態を適当にデコードすることで作れること
はいうまでもない。
効果 以上の説明から明らかなように、本発明によると、オ
ン・オフ・キーイング方式よりも高性能で、たった１個
のマッチド・フィルタ構成で、コード・シフト・キーイ
ングに近い性能が得られる。
ン・オフ・キーイング方式よりも高性能で、たった１個
のマッチド・フィルタ構成で、コード・シフト・キーイ
ングに近い性能が得られる。
第１図は、本発明によるスペクトル拡散パルス位置変調
通信方式の一実施例を説明するための送信機の構成図、
第２図は、擬似雑音（PN）信号発生器の構成図、第３図
は、本発明によるスペクトル拡散パルス位置変調通信方
式に用いられる受信機の構成図、第４図は、スペクトル
拡散パルス位置変調システムの信号構成を示す図、第５
図は、情報の伝達速度を示す図、第６図は、誤り率の比
較を示す図、第７図は、受信システムの構成図、第８図
は、オン・オフ・キーイング方式を説明するための図、
第９図は、コード・シフト・キーイング方式を説明する
ための図である。 １……クロック発生器、２……モジュールＭ＋2Lカウン
タ（CNT1）、３……Ｍ＋Ｌ−１検出器（DET1）、４……
コンパレータ、５……直列並列変換器、６……バッフ
ァ、７……逓倍回路（PLL1）、８……ORゲート、９……
擬似雑音（PN）信号発生器、10……変調器（MOD）、11
……発振器、12……バンドパスフィルタ（BPF;Band Pas
s Filter）。
通信方式の一実施例を説明するための送信機の構成図、
第２図は、擬似雑音（PN）信号発生器の構成図、第３図
は、本発明によるスペクトル拡散パルス位置変調通信方
式に用いられる受信機の構成図、第４図は、スペクトル
拡散パルス位置変調システムの信号構成を示す図、第５
図は、情報の伝達速度を示す図、第６図は、誤り率の比
較を示す図、第７図は、受信システムの構成図、第８図
は、オン・オフ・キーイング方式を説明するための図、
第９図は、コード・シフト・キーイング方式を説明する
ための図である。 １……クロック発生器、２……モジュールＭ＋2Lカウン
タ（CNT1）、３……Ｍ＋Ｌ−１検出器（DET1）、４……
コンパレータ、５……直列並列変換器、６……バッフ
ァ、７……逓倍回路（PLL1）、８……ORゲート、９……
擬似雑音（PN）信号発生器、10……変調器（MOD）、11
……発振器、12……バンドパスフィルタ（BPF;Band Pas
s Filter）。
Claims (2)
- 【請求項１】周期Ｌの擬似雑音系列を用い、１フレーム
がＭ＋2Lスロットよりなるフレームにおいて、該フレー
ムのスロットレートは前記擬似雑音系列のチップレート
に同じで、特定のスロットから始るＬスロットには常に
同期信号として１周期分の前記擬似雑音を挿入し、該同
期信号の最後のスロットの次のスロットからであって、
かつ前記同期信号の最初のスロットよりＬ＋１スロット
前までのスロットに対応する各フレーム中のＭ個の何れ
からか始るＬスロットの前記擬似雑音を挿入し、該擬似
雑音の挿入スロット位置を伝送すべきデータシンボルに
対応させ、連続する前記フレームを伝送することを特徴
とするスペクトル拡散パルス位置変調通信方式。 - 【請求項２】送信機においては、送信データを並列デー
タに変換してＭ個のシンボルとする直列並列変換器を有
し、周期Ｌの擬似雑音系列を用い、１フレームがＭ＋2L
スロットよりなるフレームにおいて、該フレームのスロ
ットレートは前記擬似雑音系列のチップレートに同じ
で、特定のスロットから始るＬスロットには常に同期信
号として１周期分の前記擬似雑音を挿入し、該同期信号
の最後のスロットの次のスロットからであって、かつ前
記同期信号の最初のスロットよりＬ＋１スロット前まで
のスロットに対応する各フレーム中のＭ個の何れからか
始るＬスロットの前記擬似雑音を前記Ｍ個のシンボルに
対応させるとともに挿入し、連続する前記フレームを伝
送線路に送出し、受信機においては、伝送線路から入力
され信号をマッチドフィルタに入力し、該マッチドフィ
ルタの出力信号を検波デバイスに入力し、該検波デバイ
スの出力信号を遅延時間が前記１フレーム分の遅延回路
と、アンド回路と、RSラッチ回路のリセット入力端子の
各々に入力し、前記遅延回路の出力信号を前記アンド回
路に入力し、該アンド回路の出力信号をフレーム同期回
路に入力し、該フレーム同期回路は中心発振周波数があ
る値である可変周波数の源発振器の出力信号を1/（Ｍ＋
2L）に分周する分周器に入力し、該分周器の出力信号を
位相比較器に入力し、該位相比較器の位相比較信号を前
記源発振器に入力する位相同期ループ（PLL）によって
構成され、前記分周器の出力信号をＬクロック遅延単発
パルス発生器に入力し、前記源発振器の出力をカウンタ
のカウント入力端子に入力し、前記Ｌクロック遅延単発
パルス発生器の出力信号をフレーム同期信号とし、該フ
レーム同期信号を前記RSラッチのセット端子と前記カウ
ンタのクリアー端子とに入力し、前記RSラッチの出力信
号を前記カウンタのカウント・イネーブル端子に入力
し、前記カウンタは、前記フレーム信号がオンになった
時、該カウンタのカウント値をクリアーし、前記RSラッ
チの出力信号がオンの間だけカウントし、該並列直列変
換器は前記カウンタのカウント出力信号を入力されて、
該カウンタがカウントを停止している期間に、該カウン
ト出力信号をレジスターに保持し、該レジスターの出力
信号を直列に出力することで、受信データとすることを
特徴とするスペクトル拡散パルス位置変調通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23364690A JP2726331B2 (ja) | 1990-09-03 | 1990-09-03 | スペクトル拡散パルス位置変調通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23364690A JP2726331B2 (ja) | 1990-09-03 | 1990-09-03 | スペクトル拡散パルス位置変調通信方式 |
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