JP2836066B2

JP2836066B2 - 演算のための集積回路及びその方法

Info

Publication number: JP2836066B2
Application number: JP3181037A
Authority: JP
Inventors: 康晴桜井; 仁池田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1991-07-22
Filing date: 1991-07-22
Publication date: 1998-12-14
Anticipated expiration: 2013-12-14
Also published as: JPH0528253A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力されたデータと内
蔵ＲＡＭに格納したデータとの演算を行い、その結果を
出力する集積回路に関するものであり、特にイメージセ
ンサの出力等に対して補正等の画像処理を行う演算のた
めの集積回路（ＩＣ）及びその方法に関するものであ
る。

【０００２】

【従来の技術】複写機やファクシミリ等の画像処理装置
において、画像を読み取るためにイメージセンサが一般
に使用される。イメージセンサは、一画素を読み取るセ
ンサを一直線に配列したものであって、一ラインずつ画
像を順々に読み取るものである。このセンサは、光に反
応して電流又は電圧を出力として発生する。

【０００３】イメージセンサの出力は、補正が必要な場
合は従来技術においては、演算装置に与えられ、この演
算装置は外部にあるランダム・アクセス・メモリ（ＲＡ
Ｍ）と接続されていた。この構成を図６に示す。図６
において、演算装置６１は、バス６５介して外部ＲＡＭ
６３に接続されている。最初に、イメージセンサ（図示
せず）からの基準となるデータ出力が演算装置に入力さ
れ、そしてバス６５を介してＲＡＭ６５に格納される。
そして、次にイメージセンサから出力される情報となる
データが、演算装置６１に入力され、既にＲＡＭ６３に
記憶されバスを介して読み出された基準データとの演算
により補正され、出力される。

【０００４】この時のタイミングチャートを図７に示
す。上段の白い部分は１ライン分のイメージセンサから
の出力データを示し、次のタイミングは次のデータを読
み込むためのブランクを示すものである。以後はこれら
の繰り返しである。下段の灰色部分は演算された結果を
示す補正済データであり、上段のイメージセンサからの
多少時間の遅れがある。補正済データの後にはブランク
が続き、これが以後繰り返される。

【０００５】次に、補正について説明する。センサが、
全て、同一の入力光量に対して同一の電流／電圧を出力
するのであれば補正の必要を生じない。実際には、セン
サの特性はセンサ毎に異なる。これを図５に示す。図５
において横軸にセンサ１、２、３、４、５、・・・を示
し縦軸に電流／電圧レベルを示す。光を全く当てないと
きの出力レベル、いわゆる黒レベル（ＢＬ）を図の下方
に、そして許容されうる最大の光量が当った場合の出力
レベル、いわゆる白レベル（ＷＬ）を上方に各々示す。
このとき任意の光量が当った場合（すなわち、原稿等の
情報を読み込んだ場合）の出力レベル（ＡＬ）に対して
次式で示される補正をする必要がある（但し、ＢＬ又は
ＷＬの一方のみの補正を考えればよい場合もあるが、こ
こでは両方の補正が必要である場合を考える）。

【０００６】（ＡＬ−ＢＬ）／（ＷＬ−ＢＬ）すなわち、ＲＡＭはＢＬ、ＷＬを基準レベルデータとし
てＲＡＭに最初に格納する必要がある。その後、実際に
読み取りデータとして入力されるＡＬと、ＢＬ、ＷＬと
の減算、除算の演算を行い、補正を行う必要があった。

【０００７】

【発明が解決しようとする課題】しかしながら、この従
来技術では次のような欠点を有していた。すなわち、Ｒ
ＡＭ６３が演算装置６１の外部に設けられており、それ
らが互いに接続されているため、ＲＡＭ６３の容量がア
ドレス線の数で決定されてしまい、ＲＡＭの容量を有効
に利用できない。

【０００８】アドレス線の数によってＲＡＭの容量が制
限されると、具体的には次のような不都合を生ずる。ｎ
個のセンサを配列したイメージセンサを用いて原稿等の
画像を読み取る場合、補正のためにはｎワードの基準デ
ータを記憶しておくことが必要になる。このｎの値がア
ドレス空間（用意されたアドレス線でアクセスが可能な
ワード数）よりも小さい時は何ら問題がない。しかし、
このｎの値がアドレス空間より大きくなると、補正に必
要な基準データをＲＡＭに格納できないことになる。

【０００９】また、ＲＡＭ６３と演算装置６１との入／
出力部の面積が大きくなり、ひいてはＩＣ自体の面積が
大きくなる。同時にその入／出力部のピン数が多くなる
ので、プリント基板上での接続が困難になり、またプリ
ント基板上での占有面積が大となる。また、従来のファ
クシミリ等の画像読取装置においては、通常画素密度は
３００〜４００ドット／インチであり、センサの幅はＡ
３程度であった。従って、センサの数を著しく増加させ
た場合の対応は考える必要がなかった。しかしながら、
画素密度を上げて画質を向上させたい場合、またセンサ
の幅を増加させて大きな原稿を読ませる必要がある場合
がある。よって、これらの状況にも対応可能にすること
が望まれている。

【００１０】従って、本発明の目的は、補正に必要な基
準データを、アドレス線数によって限定されることなく
ＲＡＭに格納できる集積回路を提供することを目的とす
る。すなわち、本発明の目的は、１ラインの画素数ｎが
大きくなっても、ＲＡＭ内蔵の集積回路複数個接続する
ことにより、１ライン分の全ての基準データを読み込む
ことができる柔軟な対応力を有する集積回路を提供する
ことを目的とする。

【００１１】本発明の他の目的は、演算装置と外部ＲＡ
Ｍとの間で信号の授受を行う入出力部の面積を減少させ
小型化を図るために、そしてＩＣのピン数を少なくして
ハンダ接続の不良等などをなくし、信頼性を向上させる
ために、内臓ＲＡＭを有する集積回路を提供することで
ある。

【００１２】

【課題を解決するための手段】基本単位となる回路は、
演算部、記憶部及びカウンタ部を有する。カウンタ部は
記憶部のアドレスに接続され、記憶部は演算部に接続さ
れている。この基本単位となる回路（基本回路という）
と同じ回路が次の段にも接続して設けられる。すなわ
ち、第１段目の基本回路の演算部の出力が第２段目の演
算部及び記憶部の入力と接続される。そして、第１段目
の基本回路のカウンタ部のオーバーフロー出力が第２段
目の基本回路のカウンタ部のスタート入力に接続され
る。

【００１３】以後、第３段目以降の基本回路が設けられ
た場合も同様に説明される。

【００１４】

【作用】最初に基準レベルとなるデータが全ての段の基
本回路の記憶部に分割して記憶される。その後、原稿等
が読み取られたとき、そのデータが第１段の基本回路の
演算部に入力される。第１段の基本回路の記憶部に記憶
された基準データが読み出され、この基準データと読み
取られたデータとの演算が第１段の基本回路の演算部で
行われ、次の第２段の基本回路に出力する。この演算を
繰り返し第１段の基本回路のカウンタ部がオーバーフロ
ーした場合、第１段の基本回路にデータが入力される
と、第１段目の演算部ではデータが演算されずにそのま
ま出力され、第２段の演算部で演算が開始されるように
なる。

【００１５】第２段の基本回路のカウンタ部がオーバー
フローすると、第２段の基本回路の演算部では演算が行
なわれず、入力されたデータはそのまま出力され第３段
の基本回路の演算部が演算を開始する。第４段以降も同
様である。

【００１６】

【実施例】本発明の基本単位となる基本集積回路ＩＣを
図２に示す。このＩＣは、演算部２１、ＲＡＭ２３、カ
ウンタ２５を有している。カウンタは入力としてクロッ
クを受け取り、ＲＡＭ２３にアドレスを出力する。ＲＡ
Ｍ２３の出力は演算部２１に入力される。演算部２１
は、イメージセンサからのデータ及びＲＡＭからのデー
タを入力して演算して、その結果を出力する。

【００１７】次に、本発明の実施例を図１に示す。１ラ
インのセンサの数をｎとし、ＩＣのＲＡＭがｉ個のデー
タ（すなわち、ｉワード）を格納でき、そのＩＣをｋ個
接続した場合を想定する。この場合、ｋ×ｉ＞ｎを満た
す必要がある。ＩＣについてはＩＣ１、ＩＣ２、・・
・、ＩＣｋまでｋ個示すべきであるが、これらのＩＣは
同一のもの故ＩＣ１及びＩＣ２のみを示し、便宜上他の
ＩＣについては省略する。この２つのＩＣ（ＩＣ１、Ｉ
Ｃ２）は図２で説明したものと同一であるが、便宜上、
演算部を１１、ＲＡＭを１３、カウンタを１５として示
す。ＩＣ１には、演算部１１、ＲＡＭ１３、カウンタ１
５が設けられていて、カウンタ１５はＲＡＭのアドレス
に接続され、ＲＡＭ１３は演算部１１に接続されてい
る。ＩＣ２についても同様である。

【００１８】ＩＣ１は１ワードからｉワードまでの減算
・除算等の演算を行い、ＩＣ２は（ｉ＋１）ワードから
２×ｉワードまでの演算を行う。以下同様にして、ＩＣ
ｋは（ｋ−１）×ｉ＋１ワードからｋ×ｉワードまでの
演算を行う。まず、イメージセンサから基準データをそ
れぞれのＩＣの内蔵ＲＡＭに格納する場合について説明
する。

【００１９】最初にスタート信号がＩＣ１に入力される
と、ＩＣ１のカウンタ１５が始動する。そして最初のｉ
個のセンサ（図示せず）から基準レベルデータ信号であ
るＢＬ又はＷＬがＩＣ１に入力され、ＩＣ１のＲＡＭ１
３に格納される。ＩＣ１のカウンタ１５が数値ｉをカウ
ントすると、オーバーフロー信号が発生してＩＣ２のカ
ウンタ１５にスタート信号が与えられてＩＣ２の動作が
開始する。このとき、基準データはＩＣ１をスルーで通
り抜けＩＣ２のＲＡＭ１３に取り込まれる。その後、Ｉ
Ｃ２のカウンタ１５が２×ｉをカウントすると、オーバ
ーフロー信号が発生し、ＩＣ３のカウンタ１５にスター
ト信号が与えられ、ＩＣ３の動作が開始する。同時にＩ
Ｃ２の動作は停止する。以降同様に説明されるので、便
宜上その説明を省略する。そして、ＩＣｋは（ｋ−１）
×ｉ＋１からｋ×ｉまでの基準データをそのＲＡＭ１３
に取り込む。

【００２０】次に、イメージセンサが情報、すなわち原
稿等の画像を読み取った場合について説明する。イメー
ジセンサが原稿等の画像を読み取ると、イメージセンサ
からの出力データがＩＣ１の演算部１１に入力される。
ＩＣ１のＲＡＭ１３に既に格納された基準レベルデータ
が読み出され、この基準レベルデータと出力データとで
演算、すなわち補正が行なわれ、ＩＣ２に出力される。
この時、ＩＣ２及びそれ以降の段のＩＣは何ら演算を行
なわない。これを図３の上から２番目のタイミングチャ
ートとして示す。

【００２１】その後、ＩＣ１のカウンタ１５がｉをカウ
ントすると、オーバーフロー信号が発生し、ＩＣ２のカ
ウンタ１５にスタート信号が入力されＩＣ２の動作が開
始し、一方ＩＣ１の動作は停止する。この時、ＩＣ１の
演算部１１はイメージセンサからの出力をスルーでその
ままＩＣ２に出力する。ＩＣ２に入力されたイメージセ
ンサからの出力はＩＣ２の演算部１１に入力される。こ
こで、基準レベルデータがＲＡＭ１３から読み出された
後、この基準レベルデータとイメージセンサからの出力
データとの演算が行なわれて補正がなされる。そしてこ
の補正されたデータが演算部１１から出力される。この
時のタイミングチャートを図３の上から３番目に示す。
ＩＣ１で補正されたデータは一定のタイミング遅れてＩ
Ｃ２から出力され（ＩＣ１で補正されたデータはＩＣ２
では何ら演算されずスルーで出力される）、次にＩＣ２
で演算され補正されたデータがＩＣ２から出力される。
この演算はＩＣ２のカウンタ１５が２×ｉをカウント
し、オーバーフロー信号を発生するまで行なわれる。

【００２２】以下同様に、他のＩＣ、すなわちＩＣ３、
・・・、ＩＣｋも同様に演算が行なわれ補正がされて出
力されることになる。次に、本発明がどのような装置に
用いられるか説明する。本発明によるＩＣは、基準デー
タを取り込み、この基準データと情報を有するデータと
の加減乗除等の演算を行なって補正するものであるの
で、補正を必要とする用途に何んでも応用可能である。
特に、イメージセンサを用いた場合、複写機やファクシ
ミリ等の装置に応用可能である。

【００２３】図４に本発明を複写機に使用した場合を示
す。イメージセンサが本発明のＩＣに接続され、このＩ
Ｃは露光・定着、出力手段等に接続されている。イメー
ジセンサで読み取られた原稿のデータは、本発明のＩＣ
に送られ補正された後出力手段等を介してコピーとして
出力される。

【００２４】

【発明の効果】本発明は、将来センサ数及び読み取り幅
を増加させたときでも、基本単位となるＩＣの段数を増
加すれば対応可能であるという利点を有する。ＲＡＭを
内蔵化することにより、演算装置への配線が不要になる
ため、基板上に実装し易くなり、又信頼性が向上する。

【００２５】また、ＲＡＭと演算装置の入出力部分が不
要となり面積が小さくなり、小型化が可能となる。

【図面の簡単な説明】

【図１】本発明による集積回路の内部構成を示すブロッ
ク図である。

【図２】本発明の基本単位となるＲＡＭを内蔵した集積
回路の内部構成を示すブロック図である。

【図３】図１の本発明の集積回路の動作を表わすタイミ
ングチャートである。

【図４】図１の本発明の集積回路を用いた複写機のブロ
ックを示す図である。

【図５】イメージセンサの構成素子である各センサに対
して、黒レベル及び白レベルの出力を電流／電圧で示す
図である。

【図６】ＲＡＭを外部に有する従来の演算装置のブロッ
ク図である。

【図７】図６に示す演算装置の動作を示すタイミングチ
ャートである。

【符号の説明】

１１演算部１３ＲＡＭ１５カウンタ

Claims

(57)【特許請求の範囲】

【請求項１】演算部と記憶部とカウンタ部とを有する
基本回路を複数個備えており、一の基本回路のカウンタ
部と他の一の基本回路のカウンタ部とが接続され、そし
て一の基本回路の演算部と他の一の基本回路の演算部と
が接続されていて、一の基本回路の動作・出力中他の基本回路は動作せず、
前記一の基本回路のカウンタ部がオーバーフローする
と、その一の基本回路は動作を停止し、その一の基本回
路の次に接続された他の一の基本回路のみが動作・出力
し、この一の基本回路と他の一の基本回路との関係が他
の基本回路についても全て順次に適用されることを特徴
とする演算のための集積回路。
【請求項２】演算部と記憶部とカウンタ部とを有する
基本回路を複数個接続した集積回路による演算方法にお
いて、外部から入力される基準となるデータを分割して全ての
基本回路の記憶部に各々記憶させ、外部から入力される情報となるデータを第１の基本回路
の演算部に入力し、前記第１の基本回路の記憶部から基準データを取り出し
た後、この基準データと前記情報データとを前記演算部
で演算を行って出力し、前記第１の基本回路のカウンタ部がオーバーフローした
とき、この第１の基本回路の動作が停止して、同時にオ
ーバーフロー信号が第２の基本回路のカウンタ部に与え
られてその第２の基本回路のみが動作を開始し、前記第２の基本回路の記憶部から基準データを取り出し
た後、この基準データと外部から入力され前記第１の基
本回路によって演算されない他の情報データとをこの第
２の基本回路の演算部で演算を行って出力し、前記第２の基本回路のカウンタ部がオーバーフローした
とき、その第２の基本回路の演算が停止し、第３の基本
回路が動作を開始し、以後前記第１の基本回路と前記第
２の基本回路との間の関係が前記第２の基本回路と前記
第３の基本回路との間の関係に成立し、以降最後の基本
回路まで同様の演算が行なわれ出力されることを特徴と
する演算の方法。