JP2828611B2 - コンピュータシステム及び命令実行方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステムの
ためのアドレッシング命令とこのアドレッシング命令を
有するコンピュータシステムを用いる方法に関する。

【０００２】

【従来の技術】コンピュータシステムにおけるプロセッ
サによる一般的な演算はデータの一つ以上のソースの識
別を必要として、プロセッサへの入力と共にプロセッサ
を操作した結果を受け取る宛て先を生成する。従来の縮
小命令セットコンピュータ（ＲＩＳＣ（リスク）デバイ
ス）は全ての共通ビット長及びフォーマットである命令
を使用し、これらの命令はプロセッサによって実行され
るべき演算を定義すると共に、演算に使用するためとこ
の演算の結果の宛て先を使用するための二つのデータソ
ースの識別を定義する。このような命令はレジスタ又は
メモリのようなアドレス可能な格納場所において検出さ
れるデータを操作するように使用されている。同一サイ
ズのこのような命令は通常、フォーマットに殆ど変更が
なく、結果的に解読動作を簡単にする。しかしながら、
パイプライン方式の演算においてプロセッサを用いて命
令のシーケンスを実行する時、後に続く命令によってア
クセスできる複数の生データ項目を保持することが必要
とされ、これは相当数のアドレス可能な場所が命令によ
って識別されることを必要とするので、使用することが
できる命令の短さ（長さ）を制約するか、又は命令セッ
トがカバーできるアドレス場所の数を制約する。

【０００３】他のシステムは複合命令セットコンピュー
タ（ＣＩＳＣ（シスク）デバイス）によって知られてい
る。長い命令は、命令シーケンスのパイプライン方式処
理中に生データを保持するために使用されるより多くの
データ格納のアドレスを識別するファシリティ（資源）
を提供してきた。しかしながら、このような長い命令は
メモリから命令を得るときに膨大なアクセスタイムを必
要とし、各命令の解読（デコーディング）を達成するた
めにより多数の演算サイクルを用いる一層拡張された解
読が必要とされる。

【０００４】

【発明が解決しようとする課題】本発明の目的は、命令
実行中に保持され得るデータアイテムの数に対してアド
レスビット数が縮小された命令を有するコンピュータシ
ステムを提供することにある。

【０００５】

【課題を解決するための手段】本発明は、選択可能な命
令を備える命令セットに応答する論理回路を有するコン
ピュータシステムであって、複数の前記命令がそれぞれ
前記命令の実行によって実行されるべき演算を識別する
第１のビット配置のセット及び前記命令の実行に用いる
データ格納場所のアドレスを識別する第２のビット配置
のセットを有し、命令のシーケンスの実行の間は複数の
データ値を同時に保持する複数のアドレス可能なデータ
格納場所をさらに含み、前記データ格納場所の少なくと
も一つが命令内で単一アドレスを要求すると共に複数の
データ値を先入れ先出しベースで同時に保持するように
構成された多値格納手段を備えたコンピュータシステム
を提供する。

【０００６】前記多値格納手段が、好ましくは、先入れ
先出しバッファによって提供される。

【０００７】幾つかの実施例において複数の先入れ先出
しバッファがそれぞれの異なるアドレスによってアドレ
ス可能に提供される。

【０００８】前記コンピュータシステムが、好ましく
は、複数のアドレス可能なレジスタ及び少なくとも一つ
のアドレス可能な先入れ先出しバッファを含み、前記レ
ジスタ及び前記バッファが前記複数の命令の各々におい
て前記第２のビット配置のセットによって選択的にアド
レス可能である。

【０００９】前記複数の命令の各々が、好ましくは、一
つより多くのアドレス表示を含み、少なくとも一つのア
ドレス表示が前記命令の実行に用いるデータのソースを
示し、他のビット配置のセットが前記命令の実行の結果
に対する宛て先を示す。

【００１０】前記多値格納場所が宛て先場所又はデータ
のソース場所を提供する。

【００１１】各命令が、該命令が拡張されるフォーマッ
トにおけるビット長より圧縮された各々同じビット長で
あるが、幾つかの実施例においては前記命令セット内の
少なくとも幾つかの命令は異なるビット長を有する。

【００１２】本発明は、コンピュータシステムにおいて
一連続の命令を実行する方法を提供し、前記方法が、各
命令内の第１のビット配置のセットを解読して実行され
るべき演算を決定するステップと、前記命令の実行に用
いるデータ格納場所のアドレスを識別するために各命令
内の第２のビット配置のセットを解読するステップと、
各命令を実行するステップと、命令シーケンスの実行に
用いる複数のデータ値を同時に保持するステップと、を
備え、前記シーケンスの実行の間、保持されるべきデー
タ値の数に相対する前記第２のビット配置のセットにお
いて必要とされる前記ビットの数を最小化するため、少
なくとも幾つかの命令のアドレス内の前記第２のビット
配置のセットが先入れ先出しベースで複数のデータ値を
保持するように構成されている多値格納手段をアドレス
する命令実行方法を提供する。

【００１３】複数の命令の実行から得られたデータは、
好ましくは、前記多値格納場所へ連続的に書き込まれ
る。

【００１４】前記多値格納場所が、好ましくは、命令実
行におけるデータのソースとして用いられ、前記データ
は先行する命令の実行の結果として前記多値格納場所へ
書き込まれている。

【００１５】前記命令シーケンスが、好ましくは、複数
のデータ格納場所をアドレスするように構成されてお
り、幾つかのデータ格納場所が単一データ値を保持する
ように構成されたレジスタによって提供され、少なくと
も一つのデータ格納場所が前記多値格納場所によって提
供されている。

【００１６】幾つかの実施例において、選択された命令
が先入れ先出しベースで複数のデータ値を保持するよう
にそれぞれが構成されている少なくとも二つの前記多値
格納場所のアドレスを有している。

【００１７】本発明の幾つかの実施例が、例を用いた
り、添付図面を参照することにより以下に説明される。

【００１８】

【実施例】図１は、従来のＲＩＳＣ（リスク）プロセッ
サシステム用の命令フォーマットを示し、該フォーマッ
トでは全ての命令が固定長を有し、同様のビット配置フ
ォーマットとなっている。示されている例は、単一命令
１１からなり、この例においては、各バイトが８ビット
長である４バイト長を有する。第１のバイト１２はオペ
コード（演算コード）を定義し、この演算コードは命令
を実行する時にプロセッサによって実行されるべき特定
の演算を定義する。この第２のバイト１３はこの命令を
実行する結果の値に対して宛て先のアドレスを提供す
る。バイト１４及び１５はこの命令を実行する際に使用
すべきデータの第１及び第２のソースのアドレスをそれ
ぞれ指定する。一般的に、バイト１３、１４及び１５は
すべてレジスタアドレスを指定し、このタイプの命令内
の多くのオペランドは命令シーケンスの実行に用いられ
る生データを保持するために使用されるテンポラリ・レ
ジスタ（一時登録）のアドレスである。

【００１９】このような命令セット内に示され得るアド
レスの数は各命令内に提供されるアドレスビットの数に
よって限定される。アドレスの数が増加することによっ
てビット長の増大が必要とされ、これによってプロセッ
サによって使用される命令を得る時により広いメモリス
ペースそしてより大きなメモリアクセスタイムを取る。

【００２０】単一プロセッサによって使用される種々の
命令のフォーマットが図２に示されている。この特定の
例は異なるビット長の複数の選択可能な命令を使用し、
各々が所定のビット長のフォーマットと各々が所定のビ
ット長である命令フィールドの所定のシーケンスとをベ
ースとし、これらの命令の内のいくつかがフィールドの
内の選択された一つを省略し、これはどのフィールドが
省略されたかを示すようにこの省略されたフィールドよ
りも短いビット長の識別子を含み、これによって命令の
ビット長を圧縮して、命令において冗長ビット配置の使
用を回避することができる。示されているこの特定の例
において、これらの命令は各８ビットの４バイト２０、
２１、２２、及び２３に分割された３２ビットのフォー
マットをベースにする。このフォーマットは圧縮されて
ないベーシックなフォーマットを示す図２に示されたフ
ォーマットによって記述される。第１のバイト２０はレ
ングス（長さ）インジケータ２４に割り当てられた最初
の二つのビット配置を有する。次の６ビットは演算コー
ドインジケータ２５であるフィールド１を形成し、この
演算コードインジケータ２５はプロセッサが命令の実行
に応答して実行する特定の演算を示す。命令フォーマッ
トにおけるこの第１のフィールドは、同じビット配置に
おける全ての命令に対して設けられ、常時、演算コード
を示す。

【００２１】第２のバイト２１において、最初の２ビッ
ト配置は命令のタイプを表すインジケータ２６を形成す
る。命令ビット長インジケータ２４と同時に得られるこ
れら２ビット２６は、命令において、どのフィールドが
存在しているか及びどのフィールドが省略されたかを示
す。第２のバイト２１の次の６ビットは第２のフィール
ド２７を形成する。第３のバイト２２において最初の６
ビットは第３のフィールド２８を定義する。最後の２ビ
ット２９及び３０は命令のタイプに従って演算コードイ
ンジケータの拡張、命令インジケータのタイプ、又は定
数の部分を提供する。第４のバイト２３において最後の
６ビットは第４のフィールド３１を形成する。最後のバ
イト２３の最初の２ビット３２は定数値の部分又は演算
コードインジケータの拡張を形成することができる。図
２は、全てが、図２のフォーマット１２に示されている
四つのフィールドフォーマットをベースとしている１５
個の異なるフォーマットを示す。選択可能なフォーマッ
トの各々は、第２、第３又は第４のフィールドの各々を
完全に包含するか又は完全に省略する。タイプインジケ
ータ２６（及び拡張ビット３０）は長さインジケータ２
４と組み合わされてどのフィールドが省略されたかを示
す。これらは包含されたフィールド内のデータの指定を
示し、これによりレジスタ又は定数値を示すことができ
る。各命令のビット長の圧縮によって冗長ビットを回避
するのを可能とする他に、この例によって明示アドレッ
シングを必要としない暗黙データ格納場所の識別が可能
とされる。使用される命令の基本フォーマットは図２に
おけるフォーマット１２に関して最適に図示されてい
る。長さインジケータ２４はそれが３２ビット長命令で
あることを示している。演算コード２５は実行されるべ
き演算を定義する。タイプインジケータ２６は、３２ビ
ット長命令の場合において、第２のフィールド２７が宛
て先レジスタのアドレスを識別し、第３のフィールド２
８が第２のソースレジスタのアドレスを識別し、及び第
４のフィールド３１が第１のソースレジスタのアドレス
を識別することを示す。第３のバイト２２の最後の２ビ
ットと第４のバイト２３の最初の２ビットは、この場
合、演算コード２５の拡張部３２に対してファシリティ
（資源）を用意する。幾つかの命令に関しては二つのソ
ースアドレス又は宛て先アドレスを識別することは必要
ではない。このような場合、第２、第３及び第４のフィ
ールドの内の一つ又はそれより多くが命令のビット長を
圧縮すると共に冗長ビット配置を回避するために省略さ
れることができる。さらに、記述されている例は、デー
タ格納が明示アドレッシングを要求しない場合のプログ
ラム実行シーケンスの間、生データを保持するために暗
黙データ格納を使用する。この例において、暗黙格納
は、複数のデータ値を同時に保持するように構成された
ＦＩＦＯ（先入れ先出し）データ格納によって供給さ
れ、この例においては、このようなデータ格納は、「パ
イプ」と呼ばれる。このパイプはプログラムシーケンス
の実行に用いる為の宛て先として、第１又は第２のデー
タのソースとして又はそれらの組合わせとして使用され
得る。宛て先かソース１又はソース２アドレスとしてパ
イプが使用される場合、図２に示された命令フォーマッ
トの対応する第２、第３又は第４のフィールドへのエン
トリは全く要求されない。フォーマット１の場合、命令
長インジケータ２４は、命令が１バイト長であるにすぎ
ず、結果的に、フィールド２、３、及び４は欠落し、こ
れによって両ソースと宛て先アドレスの代わりに暗黙パ
イプが使用され得ることが示される。フォーマット２、
３、４、及び５の場合、ビット長インジケータ２４は命
令が２バイト長であり、タイプインジケータ２６がフォ
ーマット２、３、４、及び５を判定する。フォーマット
２ではフィールド２が宛て先アドレスを示す。フォーマ
ット３ではフィールド３が第２のソースアドレスを示
し、フォーマット４ではフィールド４が第１のソースア
ドレスを示す。フォーマット２、３及び４の各々におい
ては暗黙パイプが省略されたアドレスと置換することが
理解される。拡張される時、フォーマット１乃至４の各
々はフォーマット１２の形態を取る。フォーマット５
は、タイプインジケータがフィールド４が第１のソース
アドレスの代わりに定数値を用意することを示す場合の
状況を示す。フォーマット５はフォーマット１３へ拡張
される。フォーマット６乃至１１はそれぞれ命令が３バ
イト長であることを示す長さインジケータ２４を有し、
タイプインジケータ２６は最終ビット配置３０と共に包
含されたフィールドの重みだけでなく省略されたフィー
ルドの表示を示す。各ケースにおいて暗黙パイプはあら
ゆる省略されたアドレスの代わりに使用される。フォー
マット６、７及び８はフォーマット１２へ拡張される。
フォーマット９及び１０はフォーマット１３へ拡張され
る。フォーマット１１はフォーマット１５へ拡張され
る。フォーマット１２乃至フォーマット１５の場合、長
さインジケータは命令が４バイト長であることを示す。
フォーマット１３、１４、及び１５の場合、命令は一つ
又はそれより多くの明示アドレスを省略しかつビット配
置は定数３３、３４又は３５に置き換えられる。拡張時
には暗黙パイプアドレスが欠落フィールドごとに与えら
れる。以下の記述において、ビット１０乃至１５によっ
て与えられたビット値は、Arg1（引数：アーギュメン
ト）と呼ばれ、ビット１６乃至２１のビット値はArg2で
あり、ビット２６乃至３１のビット値はArg3である。
１、２又は３の引数を有する命令の８つの例が以下の表
に示されており、この表はこれらの命令の各々によって
示されたソース及び宛て先アドレス及び図２に対応する
バイト長及びフォーマットを示す。

【００２２】

【表１】

【００２３】従って、図２に示された圧縮された命令フ
ォーマットにおいては、エラーがない場合、拡張部３０
を含み、タイプインジケータ２６は省略されたフィール
ド２、３及び４より実質的に小さいビット長を有するこ
とが理解されよう。各所定のビット長である所定のフィ
ールド位置の使用は簡単さ即ち解読の速さを提供する。
各命令は最小ビット長へ圧縮されて、命令の実行に必要
とされる情報を示す。結果的に、命令シーケンスを格納
するメモリスペース及びメモリからプロセッサへ命令を
転送するアクセスタイムが最小化される。メモリからの
各命令フェッチ動作は、固定数バイトをプロセッサへロ
ードし、圧縮された命令の場合においては、メモリから
フェッチされたバイトパッケージの全体が後に続く命令
の一部を含み、次の命令によって使用されないビット配
置を占有することができる。

【００２４】上記のフォーマット２乃至１０及び１２乃
至１４において、明示アドレスはレジスタ又はパイプを
指定することができるが、少なくとも一つの暗黙アドレ
スはパイプを識別する。一つより多くのパイプが使用さ
れることができ、この場合、異なる明示アドレスがこれ
らの複数のパイプに割り当てられる。先入れ先出しベー
スで動作する多値格納（場所）である少なくとも一つの
パイプを指定することによって、各命令内の所定数のア
ドレスビットに対して格納され得るデータアイテムの数
が大きくなる。或いは、命令のビット長は格納されるべ
き同数のデータアイテムに対して縮小されることができ
る。

【００２５】パイプアドレスは、所望された時に包含さ
れるフィールド内の明示アドレスとして提供される。

【００２６】図２に示されたタイプの命令を実行する時
に使用されるコンピュータシステムが図３に示されてい
る。これはこの例において従来のＲＡＭを備えるメモリ
４１に接続されたプロセッサ回路（サーキットリ）４０
を示す。プロセッサ４０は全てがメモリ４１に接続され
たアドレスバス４２、データバス４３、並びに読み出し
及び書き込みコントロール４４、４５を含む。メモリ４
１は異なるアドレス可能な場所において命令のシーケン
スを備えるプログラムを保持するように構成されてい
る。各命令は図２に関してすでに記述されているフォー
マットの内の一つに追随する。メモリ４１はデータも保
持することができる。プロセッサ４０は制御論理５０及
びＡＬＵ（算術演算論理ユニット）５１を含む。データ
バス４３はデータ値をメモリ４１へ転送し又はメモリ４
１から転送する。アドレスバス４２は読み出し又は書き
込み動作のためにメモリアドレス値を搬送する。メモリ
４１における各アドレス可能な場所は４バイトのデータ
を保持する。アドレスバス４２の最下位２ビットはどの
格納場所にアクセスすべきかを決定する場合には無視さ
れる。ＡＬＵ５１はソース１バス５２及びソース２バス
５３に接続されている。これらはＡＬＵ５１への入力が
提供され、得られたあらゆる出力が結果バス５４へ送ら
れる。読み出し線４４と書き込み線４５は制御回路５０
から出力される。読み出し線４４が指定された時、メモ
リ４１はアドレスバス４２によって識別された場所で格
納された値をデータバス４３へ転送する。書き込み線４
５が指定された時、メモリ４１はアドレスバス４２によ
って識別された格納場所へデータバス４３上の値を格納
する。

【００２７】ＡＬＵ５１は制御ユニット５０からコマン
ド入力２６１を受け取って、ＡＬＵがどの演算を実行す
べきかを決定する。ＡＬＵ５１はＡＬＵ演算の条件を示
すために条件出力５６を制御ユニット５０へ提供する。

【００２８】プロセッサ４０はメモリ４１から４バイト
を一度にフェッチすると共に出力６１が命令の始まりと
位置合わせされた命令レジスタ６２へ４バイトの出力６
１を備えるように構成された命令フェッチユニット６０
を含む。命令レジスタ６２は複数の分離した出力を用意
するように構成されており、これらの分離した出力は、
各命令に対して完全に拡張された出力を用意するように
構成された拡張回路６３に対して、命令のフィールド及
び制御ビットの各々を示す。命令の演算コードに従っ
て、制御ユニット５０はソース値をレジスタファイル１
７０、パイプ１７１又は定数レジスタ１６７からソース
バス５２又は５３へプットさせる。ＡＬＵ演算の結果は
次いで命令によって示された宛て先に応じて結果バス５
４からレジスタファイル１７０又はパイプ１７１の選択
された場所へ書き込まれる。ＡＬＵ５１はまた命令実行
の中間段階にも使用され、この結果は命令ポインタ２３
０、テンポラリ・レジスタ２４０、フェッチャ６０又は
書き込みバッファ２５２へ書き込むことができる。

【００２９】命令フェッチャ６０の構築又は動作が最初
に記述される。このユニットは図４においてより詳しく
示され且つデータバス４３に接続された入力データバス
６４を有している。フェッチャ６０は３２ビットワード
が読み出されるメモリ内に次のアドレスを有する３２ビ
ットのラッチを備えるフェッチポインタ６５を含む。メ
モリから値が読み出される時、ラッチ６５は４バイト分
増分されて新しいポインタアドレスが得られる。値４は
この値４を加算器１０６へ転送するユニット１０５によ
って発生され、この加算器１０６はバス１０３からポイ
ンタ値を受け取り、ポインタ値へ４を加算する。次い
で、その合計がマルチプレクサ９２を介してラッチ６５
へ送られて、ポインタを更新する。位置合わせされた命
令が１であり、この１が新しい３２ビットワードの始ま
りにおいてビット０位置を有することが理解されよう。
しかしながら、可変長命令の使用によって、幾つかの命
令はメモリ内のワードの途中から開始する。フェッチャ
６０はメモリから圧縮された命令を読み出し、それらを
正確に位置合わせし、次いでそれらをバス６１を介して
フェッチバッファ６６から命令レジスタ６２へ出力す
る。バス６４へ入力された４バイトのワードはロードシ
フター６７及び複数の並列マルチプレクサ６８を介して
フェッチバッファ６６へ送られる。フェッチバッファ６
６は７バイトの命令に至るまで保持することができ、こ
れは命令の位置合わせ誤り（ミスアライメント）のワー
ストケースを保持するのに充分である。４バイトの命令
が１バイトからスタートして３２ビットメモリワードと
なることができることから、ワードが３バイトの命令を
有し、命令を終了するのに必要とされる第４番目のバイ
トを得るために引き続く４バイトのワードが読み取られ
なければならない。従って、７バイトがフェッチバッフ
ァ６６内で保持されることが必要とされる。命令がバッ
ファ６６内で一旦位置合わせされると、４バイトはバイ
ト０、バイト１、バイト２、及びバイト３を表す線７
０、７１、７２及び７３上へ出力される。命令の長さに
よっては命令バッファ６２は４つの線７０乃至７３全て
から送られる信号上で動作するとは限らないが、殆どの
場合において出力はこれらの線上で設けられる。バイト
０は出力される命令の長さを線７０上に示し、これは長
さインジケータ７４へ渡されて、バッファ６６内で幾つ
のバイトが現在除去され得るかをフェッチャ・ユニット
６０に対して示す。バイトカウンタ７５はバッファ６６
内のバイト数のカウントを常に保持し、ユニット７４か
ら送られた長さ信号はマルチプレクサ７６を介して長さ
減算機構（subtractor）７７へ渡され、この長さ減算機
構７７は、バッファ６６内に残留する有効バイトの数を
カウントするためにマルチプレクサ７６及びバイトカウ
ンタ７５から入力を受け取る。減算機構７７からの出力
７８はバイトカウンタ７５内の入力を更新するためにマ
ルチプレクサ７９を介して送られる。

【００３０】マルチプレクサ７６からの出力は抽出シフ
タ８１への入力を生成する。抽出シフタ８１はバッファ
６６内でこれらの残留バイトを再配置するために使用さ
れる。これらの残留バイトは次の命令に使用するように
命令レジスタ６２へのバス６１に供給されるように要求
される。抽出シフタ８１は、各線７１、７２、及び７３
から並びにバッファ６６のバイト４、バイト５、及びバ
イト６の場所から入力８２を受け取る。容量（Amount）
信号８０に従って、フェッチバッファ６６内に保持され
た値は、この抽出シフタ８１によって再配置され、線８
３を介してマルチプレクサ６８へ出力される。このよう
に、フェッチバッファになお必要とされるバイトがバイ
ト０で開始される新しい場所でフェッチバッファ６６内
に再配置される。バッファ６６のバイト０、１及び２内
で保持された値も線８５を介してロードシフタ６７へフ
ィードバックされる。このロードシフタは、データバス
６４上でメモリから読み出された新しいバイトがロード
されるフェッチバッファ６６内のバイトの場所を示すた
めにバイトカウンタ７５から得られた容量信号８６も受
け取る。この容量信号８６に従って、メモリからの新し
い４バイトは、バス６４へ入力され、フェッチバッファ
６６の事前演算から保持されているバイト値を表す線８
５上のいずれかの信号と結合して対応するマルチプレク
サ６８へフィードされる。従って、マルチプレクサ６８
は、バイト０でスタートするフェッチバッファ６６内で
連続バイト位置を占有するように線８５のいずれかで保
持されているバイトとメモリから読み出された新しいバ
イトを結合した値をバッファ６６へロードするためにラ
ッチ信号９０によって動作され得る。ラッチ信号９０は
マルチプレクサ７９へ送られて、バイトカウント７５を
４で更新する。値４はユニット１０５を介して加算器１
０８へ送られ、加算器１０８は４をバイトカウンタ７５
から送られたバイトカウント値に加算し、その合計をバ
イトカウンタ７５へ渡す。

【００３１】フェッチポインタ６５は、通常、フェッチ
ャ６０を用いてメモリ内のシーケンシャルなワード場所
から命令を取りに行かせる。しかしながら、いくつかの
プログラムはメモリ内の新しい場所から命令のフェッチ
を開始するようにメカニズムに要求する分岐命令を含
む。このため、マルチプレクサ９２を介してフェッチポ
インタ６５へ送られ得るスタート入力９１を備えてい
る。線９１上のスタートアドレスの上位３０のアドレス
ビットは、これらの３０ビットがメモリ内の新しい４バ
イトワードの始まりに常にアドレスするようにポインタ
６５へ渡される。フェッチポインタ６５の下位２ビット
は常にゼロへセットされる。３２ビットワード内のサブ
ポジション（補助的位置）を示すにすぎない下位２ビッ
トが２ビットラッチ９３内に格納される。ラッチ９３内
で保持された値はゼロとの比較演算子を検出するために
コンパレータ９４内でテストされ、これによって新しい
メモリアドレスが３２ビットの境界の始めからスタート
するか又はワードの途中からスタートするか否かが決定
される。それがワードの途中からスタートする場合、コ
ンパレータ１０４からＡＮＤゲート９５へ信号が送られ
て、コンパレータ９４からＡＮＤゲート９５への第２の
信号がバッファ６６内のバイト数がゼロでないことを示
した時、フェッチバッファの内容のいくつかが調整を必
要とすることを示す。調整出力９６は制御ユニット５０
へ提供され、命令が正確に位置合わせされておらず、位
置合わせするにはダミー命令の読み出しがこの制御ユニ
ット５０からＮｅｘｔ（ネクスト（次の））信号９７を
用いて実行されることを示す。信号９７はＯＲゲート９
８を介して送られることによってフェッチバッファ６６
に対する新しいラッチ演算を生じ、この新しいラッチ演
算が上記に説明したようにフェッチバッファ６６からの
一つ以上のバイトの除去と抽出シフター８１への入力８
０によって決定された容量による再配置とを生じ、この
容量がＡＮＤゲート９５の出力によりマルチプレクサ７
６を介して経路指定された２ビットラッチ９３から導出
されている。

【００３２】現在命令がフェッチバッファ６６から読み
出され、これによって上記に説明したように命令がフェ
ッチバッファ６６から除去されることができることをフ
ェッチャユニットへ伝えるためにＮｅｘｔ入力９７も制
御ユニット５０から導出されることが理解されよう。ラ
ッチ入力１００はデータバス６４上の値をバッファ６６
に格納するようにフェッチャへ命令するため、エッジ感
応信号である制御ユニット５０から導出される。Ｂｅｇ
ｉｎ（ビギン（開始））信号１０２は、ブランチ命令に
応答してスタート信号入力９１に渡された新しいアドレ
スから新しいワードのフェッチを開始するようにフェッ
チャに知らせるために使用される更なるエッジ感応信号
である。アドレス出力１０３がメモリ内のワードの始ま
りにおいて３２ビットの境界を常に指すことが理解され
よう。バイトカウンタ７５は、バイトカウントがゼロで
ない場合、ＡＮＤゲート９５へ信号を送るようにカウン
トコンパレータ１０６と接続されている。

【００３３】長さ減算機構７７は、フェッチバッファが
次の命令を生成するのに充分な内容を有していない時は
必ず、Ｍｏｒｅ出力１０７を提供するように構成されて
いる。この信号１０７は、次の命令は制御ユニット５０
へ供給されることによって、次の命令がフェッチャから
読み取られる前に、ラッチ信号１００を用いてフェッチ
ャにメモリ読み出しを実行させる。バイトカウンタ７５
は、フェッチバッファ６６から命令が除去された時は常
にカウントを減少させ、新しい値がメモリから読み取ら
れた時は常にカウントを増加させる。フェッチャがＳｔ
ａｒｔ（スタート）入力９１を用いて新しい命令シーケ
ンスからスタートする時、線１０２上のＢｅｇｉｎ信号
は、カウンタ７５内のカウントをクリアすると共にＯＲ
ゲート１０９を介してフェッチポインタ６５内の新しい
ポインタ値をラッチするために使用される。単一ビット
ラッチ１１０は、新しいスタートアドレスからの第１の
命令がバッファ６６内で位置合わせされた後で２ビット
ラッチ９３をクリアするために使用される。

【００３４】制御ユニット５０から導かれる三つの入力
信号、Ｎｅｘｔ信号９７、ラッチ（ｌａｔｃｈ）１００
信号、及びＢｅｇｉｎ信号１０２は、フェッチャのいく
つかの演算が要求されるまで通常は指定されないことが
理解されよう。実行される四つのタイプの演算は以下の
通りである。出力バス６１上で命令レジスタ６２に対す
る命令を生成する。正確に位置合わせされた命令がフェ
ッチバッファ６６内で保持された時にこれを実行し、Ｍ
ｏｒｅ信号１０７及びＡｄｊｕｓｔ（調整）信号９６は
指定されない。フェッチャはメモリの場所から読み出し
動作を実行してもよい。フェッチバッファ６６が十分な
データを含まない時は必ず、通常、３２ビットのメモリ
場所がシーケンシャルに読み取られる。データが読み取
られるアドレスはバス１０３へ出力されたフェッチポイ
ンタ６５によって表される。これはＭｏｒｅ信号１０７
が指定された時に行われ、Ａｄｊｕｓｔ信号９６は指定
されない。ラッチ信号１００はロードシフタ６７から出
力を選択するためにマルチプレクサ６８をセットするよ
うに指定される。データがバス６４から入力されると、
ラッチ信号１００はフェッチバッファ６６内に値を格納
するために逆指定される。

【００３５】フェッチャは新しい命令シーケンスを初期
化するために使用されることができる。この場合、バイ
トカウント７５はクリアされ、メモリ内の新しいアドレ
スがフェッチポインタ６５と２ビットバッファ９３へラ
ッチされる。この初期化はプログラム分岐命令後に要求
される。これはＢｅｇｉｎ信号１０２を指定し、次いで
Ｂｅｇｉｎ信号１０２を逆指定することによって実行さ
れる。さらに、フェッチャは第１の命令を新しい命令シ
ーケンス内で位置合わせするように使用されることがで
きる。新しい命令シーケンスがメモリ内の３２ビットワ
ード境界においてスタートしない場合、Ａｄｊｕｓｔ信
号９６が指定され、この位置合わせ動作はフェッチバッ
ファ６６５のダミー読み出しを実行するためにＮｅｘｔ
信号９７を指定し、次いでＮｅｘｔ信号９７を逆指定
し、これによって新しいシーケンスの第１の命令を位置
合わせすることを含む。

【００３６】図３に示されているように、フェッチャユ
ニット６０の出力バス６１は命令レジスタ６２へ送られ
た３２ビット信号を提供し、この３２ビット値はフェッ
チャ６０へ送られたＮｅｘｔ信号９７と同時に制御ユニ
ット５０から導出された入力信号１１２によってラッチ
される。命令レジスタ６２内の３２ビット信号は７つの
出力信号１２０、１２１、１２２、１２３、１２４、１
２５、及び１２６を提供するように構成されている。こ
れらの出力信号の性質が図２に関して記述されている。
信号１２０は図２における長さインジケータと対応して
いるビット０及び１を表す。信号１２１はビット２乃至
７から導出され、演算コードを有するフィールド１を表
す。出力１２２は図２に示されたタイプインジケータ２
６を形成するビット８及び９を表す。出力１２３はビッ
ト位置１０乃至１５を表すArg1（引数）である。出力１
２４はビット位置１６乃至２１を表すArg2である。出力
１２５はビット位置２２乃至２５を表し、ＰＡＤと呼ば
れ、タイプ拡張、演算コードの一部又は定数値の一部を
表す。出力１２６はArg3を表し、ビット位置２６乃至３
１を表す。従って、出力１２１は図２においてフィール
ド１を表し、常に演算コードを示すことが理解されよ
う。図２におけるフィールド２、３、及び４は、命令長
に従ってArg1、Arg2、又はArg3のいずれかで表される。
出力１２０乃至１２６の各々は命令拡張ユニット６３へ
送られ、この命令拡張ユニット６３はこのユニットへ供
給された圧縮された形式から完全な命令を再構築するよ
うに構成されている。出力１２０を表す長さはソース１
バス５２に接続された長さイネーブルユニット１２７へ
も送られる。

【００３７】拡張ユニット６３の構築及び演算は図５に
関して記述されている。ユニット１３０は完全な演算コ
ードを構築するために提供されている。ユニット１３０
は演算コード入力１２１を受け取り、いくつかのフォー
マットではＰＡＤ信号が演算コード拡張を含むこともあ
るので、ＰＡＤ入力１２５にも接続されている。長さ入
力１２０とタイプ入力１２２は共にユニット１３０に接
続され、これによりユニット１３０が演算コードを構築
する際にＰＡＤ入力１２５からのあらゆる信号を組み込
むか否かを決定する。完全に構築された演算コードは次
いで線１３１へ出力され、この演算コードはプロセッサ
によって実行される演算を制御するために制御ユニット
５０へ送られる。ルータユニット１３２はArg1、Arg2、
及びArg3の入力１２３乃至１２６の各々を受け取るよう
に構成されている。ルータ１３２は長さ及びタイプ信号
１２０、１２２からの入力も受け取り、これによって入
力１２３、１２４、及び１２６のどの入力が宛て先又は
ソース１若しくはソース２の出力を表すかを決定する。
ルータ１３２は、いくつかのフォーマットにおいてＴＹ
ＰＥ拡張を含むので、ＰＡＤ信号１２５も受け取ってい
る。ルータ１３２は宛て先アドレスに対応する第１の出
力１４０、ソース２アドレスに対応する第２の出力１４
１、及びソース１アドレスに対応する第３の出力１４２
を有する。ルータ１３２へ送られる長さ入力１２０及び
タイプ入力１２２並びにＰＡＤ入力１２５が、ルータが
補正入力信号１２３乃至１２６又はそれぞれの出力１４
０乃至１４２を出力するのをイネーブルとし、これらは
それぞれのマルチプレクサ１４３、１４４、及び１４５
へ送られる。これらのマルチプレクサはそれぞれパイプ
アドレッシングユニット１４６によって決定されたパイ
プアドレスを表す他のアドレスを受け取る。マルチプレ
クサ１４３乃至１４５の演算は長さ及びタイプのインン
ジケータ１２０及び１２２並びにＰＡＤ１２５からの入
力を有するイネーブルユニット１４７によって制御され
る。これらの入力信号は圧縮された命令においてフィー
ルドのどれかが欠落しているか否かを決定し、それが欠
落しているフィールドと暗黙パイプアドレス１４６を置
き換える。このように、拡張ユニットからの出力信号１
５０、１５１、及び１５２は、圧縮された命令内で明示
的に提供されない暗黙アドレスに対して提供されている
パイプアドレスによって対応する宛て先ソース１及びソ
ース２のアドレスを示す。図２のフォーマットに示され
ているように、命令が定数値を含む場合、Arg1、Arg2、
及びArg3、並びにＰＡＤの内のいづれかが長さ及びタイ
プのインジケータ１２０及び１２２に従って定数を構築
するために使用されてもよい。これらは定数構築機構１
６３へ送られる。入力信号１２０及び１２２が定数が構
築されるべきであることを示した場合、出力１６４へ定
数値を出力するように要求されると、入力１２３乃至１
２５が結合される。長さ及びタイプのインジケータ１２
０及び１２２は、インジケータユニット１６５へ送られ
て、定数が存在していることを示す信号１６６を出力す
る。信号１６６は制御ユニット５０へ送られ、定数値は
線１６４を介して定数レジスタ１６７へ送られる。ＰＡ
Ｄ信号１２５がＴＹＰＥ拡張を含む時、その値は図２に
示されるように定数がコード化されるか否かを決定しな
い。

【００３８】プロセッサは一組のアドレス可能なレジス
タを保持するレジスタファイル１７９を含む。また、暗
黙データ格納場所は複数のデータ値に対して先入れ先出
しデータ格納を提供するパイプ１７１によって提供され
る。レジスタファイル１７０はバス５４に接続されたポ
インタ回路１７３を有し、これによってデータ値がレジ
スタファイル内に書き込まれるのを可能にする。同様
に、パイプ１７１が選択回路１７４を有し、これによっ
てデータ値が結果バス５４からパイプ１７１内の所望さ
れる場所へ書き込まれるのを可能にする。ポインタ回路
１７３及びセレクタ回路１７４は共に、データを格納場
所へ書き込むように要求された時、制御信号５０からラ
ッチ信号１８６を受け取るように構成されている。同様
に、ポインタ１７３及びセレクタ１７４は共に、命令拡
張ユニット６３の出力１５０に接続され、これにより拡
張ユニット６３からの拡張された命令の出力によって指
示された時、対応する格納装置がそのデータの宛て先と
して使用される。データがレジスタファイル１７０から
ソースバスへ読み取られるのを可能とするため、線１７
６によってソース１バス５２と接続され且つ線１７７に
よってソース２バス５３と接続された出力セレクタ１７
５が設けられている。読み出し動作に使用する補正レジ
スタは、拡張ユニット６３によって備えられたソース１
又はソース２のアドレスによって決定される。線１５１
は、ソース２アドレスをレジスタファイル１７０の出力
セレクタ回路１７５とパイプ１７１の出力セレクタ回路
１７９の両方へ直接接続する。拡張ユニット６３から線
１５２へ出力されるソース１アドレスはその出力がセレ
クタ１７５及び１７９の両方に接続されたマルチプレク
サ１８０を通過する。マルチプレクサ１８０はまた、宛
て先アドレスがソース１の識別の代わりに供給されるこ
とができるように、宛て先線１５０からの入力を拡張ユ
ニット６３から得る。セレクタ１７５はソース１のバス
への読み出し動作をイネーブルとするように第１のイネ
ーブル入力１８２を有する。このイネーブル信号１８２
はＡＮＤゲート１８５を介して制御ユニット５０から得
られる。第２のイネーブル入力１８６は、第２のソース
バス５３への読み出し動作をイネーブルとするように構
成されると共に制御ユニット５０から直接得られる。イ
ネーブル入力１８２及び１８６は同様にパイプ１７１の
出力セレクタ１７９へ供給される。

【００３９】レジスタファイル１７０の構築及び動作は
従来通りである。

【００４０】パイプ１７１の構築及び動作については図
６により詳細に記述されている。パイプ１７１はＮ個の
データ値を保持するように構成された複数の分離選択可
能なデータ格納（装置）１９０を備える。結果バス５４
は、データ格納１９０の各々に接続され、宛て先セレク
タ１７４はどのデータ格納が結果バス５４から入力を受
容してよいかを決定するように各データ入力と接続され
ている。同様に、各データ格納１９０は、二つの分離出
力セレクタ１９１及び１９２へ収集される。これらの二
つの出力セレクタは類似し、それぞれが各データ格納場
所へ接続され、あらゆるデータ場所をそれぞれのソース
１バス５２及びソース２バス５３へ接続させることがで
きる。パイプへ書き込まれる時、宛て先信号１５０がこ
のパイプへ入力され、このパイプにおいては、宛て先ア
ドレスは、命令がこのパイプの使用を宛て先として要求
することを確実とするように整合ユニット１９４でその
パイプ用に指定されたアドレスと比較される。宛て先信
号は、レジスタファイル１７０用の入力セレクタへ送ら
れるが、整合がなければ、この宛て先信号はレジスタフ
ァイル１７０に無視されることが理解されよう。ユニッ
ト１９４によって整合が見つかったならば、制御ユニッ
ト５０からラッチ信号ユニット１８４を受け取るように
構成されたＡＮＤゲート１９５へ入力は供給され、これ
によって関連する宛て先が選択されるのは補正ラッチ信
号が指定された時に限られる。セレクタ１７４はデータ
をパイプ１７１の連続データ場所へ書き込むように循環
演算する。イン・ポインタ１９６は次の書き込みエント
リのパイプ１７１内にアドレスを常に有する。このアド
レスは次の書き込み動作に対して要求されたアドレスを
選択するために線１９７を介してセレクタ１７４へ入力
される。信号１９７はＡｄｄ１（１を加算せよ）ユニッ
ト２００からの信号を他の入力として有する加算器１９
８へ送られる。加算器１９８の出力はＡＮＤゲート１９
５からラッチ信号を受け取るポインタ回路１９６へフィ
ードバックされ、これによりパイプ１７１へデータを書
き込むそれぞれの新しいラッチング動作ごとにポインタ
アドレスを一つずつ進める。値がパイプへ書き込まれる
時、ラッチ信号１８４は最初に指定される。ＡＮＤゲー
ト１９５の出力はパイプ１７１内のラッチ回路２０１へ
送られる。ラッチ信号１８４が逆指定された時、結果バ
ス５４の値はパイプ１７１の選択された場所に格納さ
れ、次の書き込みエントリのアドレスがポインタ１９６
へ格納される。

【００４１】読み出し動作の間、ライン１５１及び１８
３上のソース１及びソース２のアドレスは、レジスタフ
ァイル１７０及びパイプ１７１へ送られる。パイプ１７
１から読み出される指定されたパイプアドレスは、レジ
スタファイル１７０内のアドレスと整合しない時、この
アドレスはこのレジスタファイル１７０によって無視さ
れる。入力されたアドレスは、パイプ１７１内におい
て、整合ユニット１９４と類似している他の整合ユニッ
ト２０５内のパイプの指定されたアドレスと比較され
る。各整合ユニット２０５の出力はそれぞれのイネーブ
ル入力１８２又は１８６を受け取るＡＮＤゲート２０６
へ送られる。ソース１の回路の場合、ＡＮＤゲート２０
６の出力はソース１セレクタ１９０に対するイネーブル
信号２０７と、ＯＲゲート２０９及びＡＮＤゲート２１
０への入力を形成する。アウト・ポインタ回路２１１は
制御ユニット５０からＤｏｎｅ（終了）信号２１２を受
け取るように構成されている。ポインタ２１１は次のエ
ントリが読み取られるパイプ１７１内の場所１９０のア
ドレスを保持する。ポインタからの出力２１５は第１の
加算器２１６及び第２の加算器２１７へ送られる。加算
器２１６は、値１が信号へ加算され且つＯＲゲート２０
９からの出力信号の制御下においてマルチプレクサ２１
８へ送られるのを可能にする。もう一方の加算器２１７
は値２を線２１５上の信号へ加算するように構成され、
ポインタ回路２１１に対する出力信号２１５が２だけ増
分された値である出力２２０を提供する。ＡＮＤゲート
２１０からの出力によって制御されるマルチプレクサ２
２１は、ポインタが読み取られる場所が２だけ増分され
た場所である線２２０からの入力か又はマルチプレクサ
２１８からの出力を受け取るようにポインタ回路２２１
への入力２２３を制御する。マルチプレクサ２１８の出
力はそれ自体、増分ゼロ又は加算器２１６によって実行
される増分１を有する出力信号２１５であってもよい。
パイプ１７１からの読み出しを実行する動作において、
ソース１出力５２はソース２出力５３も一緒にアクティ
ブ（活動状態）になる前にアクセスされるように定義さ
れる。このため、出力ポインタ値２１５は、対応する信
号が入力１８２及び１８３上で受け取られた時に読み取
るべきパイプの位置を選択するように出力セレクタ１９
２へ直接送られる。線２０７上の信号はソース１バス５
２に対して読み出し動作が行われたか否かを決定し、且
つこの信号はまた、線２２１を介してセレクタ回路１９
１へ入力される場所の選択を用意するため、ポインタ２
１１からの出力信号２１５か又は加算器２１６によって
生成された増分１を選択するようにマルチプレクサ２２
０へ送られる。このように、読み出し動作は対応する入
力信号が入力１８６及び１５１へ提供された時にソース
バス５３上で実行されてもよい。ソース１バス５２に対
する読み出し動作が全く行われなかった場合、セレクタ
１９１はポインタ２１１から線２１５を介して指定され
た場所から出力する。しかしながら、線２０７への信号
がソース１バス５２上で読み出し動作を生じた場合、マ
ルチプレクサ２２０は読み出し動作がソース２バス５３
へのセレクタ１９１によって実行される場所を１だけ増
分するように演算される。ソース２バスに対して読み出
し動作を生じるように使用されるＡＮＤゲート２０６か
らの出力信号は、ＯＲゲート２０９へ送られてマルチプ
レクサ２１８を制御し、ＡＮＤゲート２１０へ送られ
て、次の読み出し動作の為のポインタ２１１によって指
定された場所へ進む時にマルチプレクサ２２１を制御す
る。読み出し動作が全く生じなかった場合、ポインタ２
１１からの出力信号２１５は場所を変更せずにマルチプ
レクサ２１８及び２２１を介してフィードバックされ
る。ソースバスに対する読み出し動作が一回だけ発生し
た場合、加算器２１６の出力２１６はポインタの場所を
１だけ進めるようにマルチプレクサ２１８及び２２１を
介して送られる。ソースバス５２及び５３の両方に対し
て読み出し動作が発生した場合、ポインタ２１１によっ
て識別された場所はマルチプレクサを介して線２２０へ
送られた加算器２１７の出力を用いることによって２だ
け進められる。

【００４２】既に記述されている回路以外に、図３のプ
ロセッサは、次のシーケンシャルな命令のアドレスを保
持する命令ポインタレジスタ２３０を含む。これは既に
述べているフェッチャ回路６０によって実行されるの
で、メモリからの命令をフェッチするためには使用され
ない。命令ポインタレジスタ２３０は結果バス５４に接
続され、ラッチ信号２３１が制御ユニット５０から入力
された時に命令アドレスをラッチするように使用されて
もよい。同様に、イネーブル信号２３２が制御ユニット
５０から提供された時、レジスタ２３０における値はソ
ース２バス５３へ出力される。

【００４３】テンポラリ・レジスタ２４０はメモリにア
クセスする時に使用するための中間アドレスを保持す
る。ラッチ信号２４１が制御ユニット５０から提供され
た時、結果バス５４からのアドレスを格納することがで
きる。テンポラリ・レジスタ２４０における値はアドレ
スマルチプレクサ２４２へ送られ、このアドレスマルチ
プレクサ２４２は、命令フェッチャからの出力されるア
ドレス１０３又はテンポラリ・レジスタ２４０から導出
されたアドレスをメモリ４１につながるアドレスバス４
２へ供給する。

【００４４】定数レジスタ１６７は、命令の拡張から線
１６４へ出力された定数値を保持するために使用される
ことができると共に、この値を、制御ユニット５０から
イネーブルソース１信号２４７を受け取るように構成さ
れたＡＮＤゲート２４６からイネーブル信号２４５が導
出された時にソース１バス５２へ送ることができる。Ａ
ＮＤゲート１８５及びＡＮＤゲート２４６はイネーブル
信号２４７の他にＯＲゲート２４８から入力を受け取る
ことができる。これらはＣＯＮＳＴＡＮＴ（定数）レジ
スタ１６７又はＲｅｇｉｓｔｅｒ（レジスタ）ファイル
１７０若しくはＰｉｐｅ（パイプ）１７１のどれがソー
ス１バス５２へ送られるかを制御する。ＯＲゲート２４
８は、定数が拡張された命令内に存在していることを示
す線１６６からの第１の入力、及びソース１アドレスと
して宛て先フィールドを使用するようにマルチプレクサ
１８０を制御するために制御ユニット５０から出力され
た第２の入力２４９を受け取る。これにより、命令の演
算コードに従って、いくつかの命令が他のソースオペラ
ンドを指定するために宛て先フィールドを使用すること
を可能とする。

【００４５】長さレジスタ１２７は現在の命令の長さの
表示を保持し、この長さの表示がイネーブル信号２５０
が制御ユニット５０から入力された時にソースバス５２
へ駆動され得る。これはレジスタ２３０において保持さ
れる命令ポインタの値を調整するために使用され得る。

【００４６】アドレスマルチプレクサ２４２は制御ユニ
ット５０からのフェッチ制御信号２５１によって制御さ
れ、これによってメモリがフェッチャ６０又はテンポラ
リ・レジスタ２４０内の値からアドレスされる。

【００４７】書き込みバッファ２５２は制御ユニット５
０からのイネーブル信号２５３によって制御されて、信
号２５３がイネーブルとされた時に結果バス５４の値を
データバス４３へ駆動する。同様に、読み出しバッファ
２５４は制御信号５０から駆動された読み出し制御信号
２５５によって制御され、これによってデータバス４３
上の値は信号２５５がイネーブルとされた時にソース１
バス５２へ駆動され得る。フェッチャ６０のためのラッ
チ入力１００は、メモリからの読み出しがメモリからの
他の命令ワードをフェッチするように要求された時に共
にイネーブルとされる制御ユニットからの信号２５１及
び２５５をその入力として有するＡＮＤゲート２６０か
ら導出される。

【００４８】使用上、制御ユニット５０からの全ての制
御出力は最初に逆指定される。フェッチャ６０からのＭ
ｏｒｅ出力１０７は他の命令ワードがメモリ４１から必
要とされることを示す場合、読み出し動作は他のワード
をフェッチャ６０へロードするために実行される。プロ
セッサが新しい命令シーケンスへ分岐した場合、調整出
力９６は位置合わせが必要か否かを示すために提供され
る。位置合わせが必要な場合、命令ワードに対する他の
メモリ読み出しが必要されることもある。Ｍｏｒｅ出力
１０７は命令ワードに対する他のメモリ読み出しが必要
な場合にそれを指示する。位置合わせの後で、命令は命
令レジスタ６２へロードされ、ユニット６３によって拡
張され、対応するソース又は定数値はソース１バス５２
又はソース２バス５３へ供給され、次いで対応する演算
が制御ユニット５０からのコマンド信号２６１下でＡＬ
Ｕ５１によって実行される。

【００４９】プロセッサは算術演算命令を実行してよ
い。この場合において、命令は、パイプ１７１、レジス
タファイル１７０、又は定数レジスタ１６７から出され
た二つのソース値をとることができる。これらは拡張ユ
ニット６３からの出力信号によって指定される。ＡＬＵ
５１が結果を生成し、この結果は結果バス５４へ送られ
且つ拡張ユニット６３から導出された宛て先信号によっ
て指定されるようにパイプ１７１又はレジスタファイル
１７０へ格納される。いくつかの演算は単一ソースオペ
ランドを有するにすぎず、この場合ソース２バス５３上
の値は無視され、線１８６上のイネーブル信号は指定さ
れない。

【００５０】プロセッサは３２ビットの値をメモリへ書
き込み又はメモリから読み出すメモリ命令を実行しても
よい。メモリにアクセスするアドレスは、ソース２及び
ソース１によって指定された二つのソース値又は拡張ユ
ニット６３からの定数値を加算することによって計算さ
れる。結果バス５４上の値は信号２４１によってテンポ
ラリ・レジスタ２４０内に格納される。この場所は結果
をレジスタファイル１７０又はパイプ１７１内に格納す
ることによって読み出され得る。或いは、この場所はマ
ルチプレクサ１８０によって線１８３へ経路指定された
宛て先信号１５０によって指定されるようにパイプ１７
１又はレジスタファイル１７０から読み出すことによっ
て書き込まれることができる。読み出しと書き込みの両
方に対して、ソース１バス５２は補正コマンド信号２６
１によりＡＬＵ５１を介して結果バス５４へ経路指定さ
れる。

【００５１】分岐命令を実行するにあたって、プロセッ
サはレジスタ２３０内に保持される命令ポインタを変更
することができ、これによってプログラムの異なる部分
が実行される。条件分岐において命令はレジスタ２３０
内の命令ポインタを常に新しい値へ変更する。条件分岐
に対して命令ポインタが更新されるために条件が指定さ
れる。条件が合わない場合、命令ポインタは次のシーケ
ンシャル命令のポイントに対する基準値として更新され
る。手順呼び出しはレジスタ１７０又はパイプ１７０に
おける次のシーケンシャルな命令のアドレスを保存する
無条件分岐として実行され得る。

【００５２】上記例に使用され得る命令セットが以下に
示される。

【００５３】

【表２】

【００５４】これらのオペランドには記述型ネームが与
えられる。幾つかの命令は三つ未満のオペランドを有
し、これらは結果的に省略されたオペランドに対してブ
ランクを有する。圧縮された命令内で省略に適している
と認められたこれらの省略されたオペランドには特別な
値が与えられることが理解されよう。命令のために選択
された非圧縮命令フォーマット（フォーマット１２乃至
１５）はプログラマによって選択されたオペランドに依
存する。例えば、Move（移動せよ）命令は、Result（結
果）オペランドに対してレジスタ又はパイプを選択する
ことができ、及びValue （値）オペランドに対してレジ
スタ、パイプ又は定数値を選択することができる。この
値が定数でない場合、フォーマット１２が使用され得
る。Resultアドレスはフィールド２内で保持され、特別
の値はフィールド３内に埋め込まれ、Value アドレスは
フィールド４内にプットされる。Value オペランドが定
数である場合、フォーマット１３及び１４が定数の長さ
に従って使用され得る。Valueオペランドが定数であ
り、Resultオペランドがパイプである場合、フォーマッ
ト１３及び１４の他にフォーマット１５が使用され得
る。非圧縮フォーマットが一旦選択されると、それは図
２で可能とされたように圧縮され得る。同様の方法が他
の命令にも使用され得る。

【００５５】オペランド２及びオペランド３によって指
定された値は、ソース２バス５３とソース１バス５２の
それぞれへプットされる。命令はその機能を実行する。
最終的に、一つあれば、Resultバス５４はResultオペラ
ンドによって指定された場所に格納される。

【００５６】これらの命令の意味が以下に示される。 Move（移動せよ）：ソース１バス５２の値がResultバス
５４に複写される。 Add （加算せよ）：ソース１バス５２の値がソース２バ
ス５３の値へ加算され、その結果がResultバス５４へプ
ットされる。 Subtract（減算せよ）：ソース１バス５２の値からソー
ス２バす５３の値が減算され、その結果がResultバス５
４にプットされる。 Multiply（乗算せよ）：ソース１バス５２の値がソース
２バス５３の値で乗算され、その結果がResultバス５４
にプットされる。 Divide（除算せよ）：ソース１バス５２の値がソース２
バス５３の値で除算され、その結果がResultバス５４へ
プットされる。 Load Vector （ベクトルをロードせよ）：ソース２バス
５３上の値がソース１バス５２上のスケーリングされた
値へ加算され、その結果がResultバス５４へプットされ
る。これがテンポラリ・レジスタ（Temporary Registe
r）２４０に格納される。次いでメモリ読み出し動作が
生じ、メモリの値がソース１バス５３へプットされる。
ＡＬＵ５１はこの値を変更せずにResultバス５４へ送
る。 Store Vector（ベクトルを格納せよ）:ソース２バス５
３の値がソース１バス５２のスケーリングされた値へ加
算され、この結果がResultバス５４へプットされる。こ
れがテンポラリ・レジスタ２４０へ格納される。オペラ
ンド１によってアドレスされた値がソース１バス５２へ
運ばれ、ＡＬＵ５１はこの値を変更せずにResultバス５
４へ送る。メモリ書き込み動作が発生して、Resultバス
５４の値をメモリに格納する。 Jump（飛越せ）:命令ポインタ２３０はソース２バス５
３へプットされる。オペランド３が定数であれば、ＡＬ
Ｕ５１は加算を実行するようにセットされ、そうでない
場合は、ソース１の値を変更せずに送るようにセットさ
れる。ここでResultバス５４は飛越しターゲット値を保
持する。これがフェッチャ６０へ書き込まれ、このフェ
ッチャ６０は命令の新しいシーケンスのフェッチを開始
するように命令される。 Jump Not Zero （ゼロでなければ飛越せ）：オペランド
１によってアドレスされた値はソース１バスに運ばれ、
ＡＬＵ５１からの状態信号５６がソース１の値がゼロか
否かを見るためにチェックされる。その値がゼロの場
合、これ以上の動作が行われず、次のシーケンシャルな
命令が実行される。値がゼロでない場合、Jump（飛越
せ）命令と同じ動作が発生する。 Call（呼び出せ）：命令ポインタ２３０がソース２バス
５３に運ばれ、ＡＬＵ５１がこのポインタ２３０をResu
ltバス５４へ送るようにセットされる。Resultバス５４
の値はオペランド１のアドレスによって指定された場所
に格納される。続いてJump命令と同じ動作が発生する。 Equal To（に等しい）：ソース１バス５２の値がソース
２バス５３の値と比較される。値が等しい場合、値１が
Resultバス５４へ運ばれ、そうでない場合、値０がResu
ltバス５４へプットされる。 Greater Than（より大きい）：ソース１バス５２の値が
ソース２バス５３の値と比較される。ソース２がソース
１より大きい場合、値１がResultバス５４へ運ばれ、そ
うでない場合、値０がResultバス５４へプットされる。 And （論理積）：ソース１バス５２の値がソース２バス
５３の値とＡＮＤ演算され、その結果がResultバス５４
へプットされる。 Or（論理和）：ソース１バス５２の値がソース２バス５
３の値とＯＲ演算され、その結果がResultバス５４へプ
ットされる。 Exclusive Or（排他的論理和）：ソース１バス５２の値
がソース２バス５３の値と排他的ＯＲ演算され、その結
果がResultバス５４へプットされる。 Shift Left（左へシフトせよ）：ソース１バス５２の値
がソース２バス５３の値だけ左へ（最上位エンドまで）
シフトされ、その結果がResultバス５４へプットされ
る。 Shift Right （右へシフトせよ）：ソース１バス５２の
値がソース２バス５３の値だけ右へ（最下位エンドま
で）シフトされ、その結果がResultバス５４へプットさ
れる。

【００５７】この例に従って使用された命令は、これら
が１、２、３、又は４バイトの長さを有することができ
るように圧縮されることが理解されよう。これらの圧縮
された命令の使用によってより高いコード密度が提供さ
れ、図１に示されたタイプの従来の技術の命令のセット
との比較が以下の例において説明されており、表題「従
来の技術」は図１に示したタイプの命令に係り、「本発
明の実施例」は上記の例を説明している。Ａ^(*) は命令
の選択されたフィールド内のアドレスの省略を指定する
ために使用され、従って暗黙パイプ１７１の使用を示
す。

【００５８】

【表３】

【００５９】

【表４】

【００６０】

【表５】

【００６１】

【表６】

【００６２】

【表７】

【００６３】

【表８】

【００６４】本発明は上記の例の細部にわたって限定さ
れない。図７は図５及び図６を代替する他の構成を示
す。この他の例において、拡張ユニット６３は、ソース
及び宛て先アドレスを提供するように構成されており、
先入れ先出しをベースにしてこれらが動作し且つパイプ
１７１の代わりにレジスタファイル場所の内のいくつか
を使用することができるように循環的である。図５及び
図６に既に記述された構成要素と同様の図７における構
成素子が同じ参照番号で示され、これらの機能について
ここでは改めて反復しない。この場合、イン・ポインタ
１９６とアウト・ポインタ２１１はＮ乃至Ｎ＋Ｍ−１ま
での数を両端を含み保持することができるラッチであ
る。これらは分離パイプ１７１への要求条件を置き換え
るために循環バッファとして使用され得るレジスタファ
イル１７０内のレジスタ数である。このようにレジスタ
ファイル１７０上のソース及び宛て先セレクタは通常に
アドレスすることによってレジスタの内のいくつかを選
択することができ、他のレジスタは回帰循環バッファベ
ースでアクセスされる。ルータ１３２からの出力１４
０、１４１、及び１４５はそれぞれマルチプレクサ２６
６、２６７、及び２６８へ提供される。マルチプレクサ
２６８はソース１の出力信号１５２を提供するように構
成される。マルチプレクサ２６７はソース２に対して出
力信号を提供し、マルチプレクサ２６６はその出力とし
て宛て先アドレスを有する他のマルチプレクサ２７０へ
出力を提供する。出力信号１４０、１４１、及び１４５
の各々はルータ１３２からのオペランドごとにレジスタ
数を比較しそしてパイプを示す特別のレジスタ数と整合
する場合、信号を指定する同様のコンパレータ回路２７
１へ送られる。この特別のレジスタ数はこれらが直接ア
クセスされる必要がないので循環バッファを構成するＭ
個のレジスタのいづれかであるように定義される。コン
パレータ２７１の出力はイネーブル暗黙回路１４７から
の信号を第２の入力として有するＯＲゲート２７２へそ
れぞれ送られる。マルチプレクサ２６８はアウト・ポイ
ンタ２１１から第２の入力を有する。マルチプレクサ２
６７はポインタ２１１の出力又はそのポイント値に対し
て増分１を受け取るように構成されたマルチプレクサ２
７４から第２の入力を有する。同様にマルチプレクサ２
６６はマルチプレクサ２７４からの出力又はその値の増
分１を受け取るマルチプレクサ２７５から入力を受け取
る。

【００６５】ポインタ２１１への入力アドレスはその入
力としてマルチプレクサ２７５の出力又はその出力値の
増分１を有するマルチプレクサ２７６から導出される。
ＯＲゲート２７２は使用済オペランド回路２８１から第
２の入力を受け取るように構成されたそれぞれのＡＮＤ
ゲート２８０へ第１の出力を提供するように構成されて
いる。使用済オペランド２８１は演算コード信号１３１
並びに長さ及びタイプの信号１２０及び１２２の入力を
受け取る。回路２８１からの出力は三つのオペランドの
うちのどれがソースであり、どれが宛て先であるかを示
す。この出力はＡＮＤゲート２８０へ送られて、これら
のマルチプレクサ２６８、２６７、及び２６６の適切な
選択を可能とする。使用済オペランド回路２８１からの
他の出力２８３がＯＲゲート２７２からの第２の入力を
受け取る他のＡＮＤゲート２８４へ送られる。これはマ
ルチプレクサ２７０が宛て先出力がイン・ポインタ１９
６又はマルチプレクサ２６６から導出されるのを可能に
するように制御する。値Ｎ＋Ｍ−１が与えられる場合、
結果がＮとなるように、「１を加算せよ（Add one）」
ユニットの各々が、入力信号のモジュロ加算を実行す
る。Ｄｏｎｅ（終了）信号２１２は命令の実行が終了し
た時これらのポインタを更新するようにアウト・ポイン
タ２１１及びイン・ポインタ１９６のラッチングを制御
する。ＡＮＤゲート１９３は、ＡＮＤゲート２８４によ
って示されるように、値がパイプから読み取られた時の
イン・ポインタ１９６の更新を可能にするにすぎない。
従って、レジスタファイル内の選択されたレジスタは先
入れ先出しの複数の値のデータ格納として動作するため
に循環バッファとして使用されてもよいし、これは長さ
及びタイプの信号１２０及び１２２がソース又は宛て先
アドレスが圧縮命令において省略されたことを示す時に
もイネーブル暗黙回路１４７の使用により実行され得
る。

【００６６】図２に関して記述された例において、あら
ゆる省略されたフィールドはパイプ１７１によって提供
された暗黙格納を表すと考えられる。このように、圧縮
された命令が拡張された時、省略されたフィールドはパ
イプ１７１のアドレスを示す値によって置換される。し
かしながら、他の実施例において、省略されたフィール
ドは包含されたフィールドの内の一つとして同じ値を取
ると考えることができる。命令フォーマットにおいて使
用された長さ及びタイプのインジケータは、包含された
フィールドの内の指定されたフィールドと同じ出力値を
そのフィールドに対して提供するように、包含されたフ
ィールドの内の一つの値が命令の拡張内で反復されるこ
とを示す。命令フォーマットは、包含されたフィールド
の内のどのフィールドがその値を反復させ、また省略さ
れたフィールドの内のどのフィールドがこの反復された
値を取るかを示すために、長さ及びタイプインジケー
タ、及びできれば命令フォーマットのＰＡＤセクション
におけるビット値を使用することができる。図２におい
て、フォーマット６乃至１１はどれでも、十分なビット
を演算コード拡張位置で有している（ビット数は２２又
は３２個）ので、拡張ユニットが包含されたフィールド
の内の一つの値を省略されたフィールドへ複写すべきで
あることを示すことができる。

【００６７】図８に示された他の実施例において、二つ
のパイプ１７１ａ及び１７１ｂが提供されている。図３
に示された部分に対応する部分に同様の参照番号が付け
られている。これらの部分の動作は前もって記述されて
いる。レジスタが個々のアドレス可能であるレジスタフ
ァイル１７０を提供する他に、二つのパイプ１７１ａ及
び１７１ｂが設けられ、各パイプは図６に関して説明さ
れる。或いは、これらは、複数のレジスタによって実行
されることができ、これらの複数のレジスタは分離循環
バッファとして動作するように、循環アドレスされ、図
７に示されるように、分離ポインタやアウトポインタレ
ジスタ及びパイプごとの切り換え回路を有するように適
切に改良されている。図８に示されているように、パイ
プ１７１ａ及び１７１ｂの各々は、結果バス５４からデ
ータを受け取るように接続されているそれぞれの宛て先
セレクタ１７４ａ及び１７４ｂを有している。各パイプ
はソースバス５２及び５３の両方に接続されたそれぞれ
の出力セレクタ１７９ａ及び１７９ｂを有している。両
パイプ上の入力及び出力セレクタの各々は、図３のパイ
プ１７１及び図６の回路に対して前もって記述された制
御信号と同じ制御信号を受け取るように接続される。パ
イプ１７１ａ及び１７１ｂの各々には分離したそれぞれ
のアドレスが割り当てられ、拡張ユニット６３からの拡
張された出力信号が、レジスタファイル１７０或いは二
つのパイプ１７１ａ又は１７１ｂのいずれが使用される
かを決定するために適切なアドレスを提供することが理
解されよう。圧縮された命令において、暗黙格納場所と
して両方のパイプを使用することは不可能である。これ
らのパイプの片方は、そのパイプが使用される場合、そ
のアドレスが命令内のオペランドとして明示的に設定さ
れることを要求する。他のパイプアドレスのみが圧縮さ
れた命令のフィールドから省略された時に暗黙アドレス
として使用されることができる。各パイプが識別可能な
アドレスを有する場合、任意の数の同様のパイプがプロ
セッサ内にデータを保持するために使用されることがで
き、暗黙格納場所としてパイプの片方だけが使用される
ことは理解されよう。

【００６８】本発明の明細書における先入れ先出しベー
スで複数の値を保持する多値データ格納が格納場所にデ
ータを書き込み及び先入れ先出しベースでこの格納場所
への場所の割り当てに関することが理解されよう。

【００６９】

【発明の効果】本発明は命令の実行中に保持され得るデ
ータアイテムの数に対してアドレスビット数が縮小され
た命令を有するコンピュータシステムを提供する。

【図面の簡単な説明】

【図１】従来の技術の命令のフォーマットを示す図であ
る。

【図２】本発明によって使用するための多様な命令フォ
ーマットを示す図である。

【図３】本発明によるコンピュータシステムのブロック
図である。

【図４】図３に示された命令フェッチャの一部をより詳
細に示す図である。

【図５】図３に示された命令拡張ユニットをより詳細に
示す図である。

【図６】図３のパイプユニットをより詳細に示す図であ
る。

【図７】図５の回路の改良された構成を示す図である。

【図８】図３に示されたシステムの改良図である。

【符号の説明】

４２ アドレスバス ４３ データバス ４４、４５ 読み出し及び書き込みコントロール ５０ 制御論理 ５１ ＡＬＵ（算術演算論理ユニット） ５２ ソース１バス ５３ ソース２バス ５４ 結果バス １７１ａ、１７１ｂ パイプ

フロントページの続き (72)発明者 アンドリュー クレイグ スタージェス イギリス国 ＢＳ６ ５ＨＰ ブリスト ル モントペリィアー ウェリントン アベニュ ３ (72)発明者 ネイサン マッキンゼー サイドウェル イギリス国 ＢＳ２ ９ＵＤ ブリスト ル セントワーバーフス クリーブ ス トリート 21 (56)参考文献 特開 平４−363760（ＪＰ，Ａ) 特開 平２−112054（ＪＰ，Ａ) 特開 平３−1235（ＪＰ，Ａ) 特開 平１−228019（ＪＰ，Ａ) 特開 昭58−137047（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/38 G06F 9/32

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 選択可能な命令を備える命令セットに応
   答する論理回路を有するコンピュータシステムであっ
   て、 複数の前記命令がそれぞれ前記命令の実行によって実行
   されるべき演算を識別する第１のビット配置のセット及
   び前記命令の実行に用いるデータ格納場所のアドレスを
   識別する第２のビット配置のセットを有し、 命令のシーケンスの実行の間は複数のデータ値を同時に
   保持する複数のアドレス可能なデータ格納場所をさらに
   含み、 前記データ格納場所の少なくとも一つが命令内で単一ア
   ドレスを要求すると共に複数のデータ値を先入れ先出し
   ベースで同時に保持するように構成された多値格納手段
   を備えたコンピュータシステム。
2. 【請求項２】 前記多値格納手段が先入れ先出しバッフ
   ァによって提供される請求項１に記載のコンピュータシ
   ステム。
3. 【請求項３】 複数の先入れ先出しバッファがそれぞれ
   各異なるアドレスによってアドレス可能に提供される請
   求項２に記載のコンピュータシステム。
4. 【請求項４】 前記コンピュータシステムが複数のアド
   レス可能なレジスタ及び少なくとも一つのアドレス可能
   な先入れ先出しバッファを含み、前記レジスタ及び前記
   バッファが前記複数の命令の各々における前記第２のビ
   ット配置のセットによって選択的にアドレス可能である
   請求項１乃至３のいずれか一つに記載のコンピュータシ
   ステム。
5. 【請求項５】 前記複数の命令の各々が一つより多くの
   アドレス表示を含み、少なくとも一つの前記アドレス表
   示が前記命令の実行に用いるデータのソースを示し、他
   のビット配置のセットが前記命令の実行の結果の宛て先
   を示す請求項１乃至４のいずれか一つに記載のコンピュ
   ータシステム。
6. 【請求項６】 前記多値格納場所が命令の実行の結果を
   格納する宛て先場所を提供する請求項１乃至５のいずれ
   か一つに記載のコンピュータシステム。
7. 【請求項７】 前記多値格納場所が命令の実行に用いら
   れるデータのソース場所を提供する請求項１乃至６のい
   ずれか一つに記載のコンピュータシステム。
8. 【請求項８】 各命令が、該命令が拡張されるフォーマ
   ットにおけるビット 長より圧縮された各々同じビット長
   である請求項１乃至７のいずれか一つに記載のコンピュ
   ータシステム。
9. 【請求項９】 前記命令セット内の少なくともいくつか
   の命令が異なるビット長を有する請求項１乃至７のいず
   れか一つに記載のコンピュータシステム。
10. 【請求項１０】 コンピュータシステムにおいて一連続
    の命令を実行する方法であって、 各命令内の第１のビット配置のセットを解読して実行さ
    れるべき演算を決定するステップと、 前記命令の実行に用いるデータ格納場所のアドレスを識
    別するために各命令内の第２のビット配置のセットを解
    読するステップと、 各命令を実行するステップと、 命令シーケンスの実行に用いる複数のデータ値を同時に
    保持するステップと、 を備え、 前記シーケンスの実行の間、保持されるべきデータ値の
    数に相対する前記第２のビット配置のセットにおいて必
    要とされる前記ビットの数を最小化するため、少なくと
    も幾つかの命令のアドレス内の前記第２のビット配置の
    セットが先入れ先出しベースで複数のデータ値を保持す
    るように構成されている多値格納手段をアドレスする、 命令実行方法。
11. 【請求項１１】 複数の命令の実行から得られたデータ
    が前記多値格納手段へ連続的に書き込まれる請求項１０
    に記載の方法。
12. 【請求項１２】 前記多値格納手段は命令の実行におい
    てデータのソースとして使用され、前記データは先行す
    る命令の実行の結果として前記多値格納手段へ書き込ま
    れている請求項１０又は１１に記載の方法。
13. 【請求項１３】 前記命令シーケンスが複数のデータ格
    納場所にアドレスするように構成されており、幾つかの
    前記データ格納場所が単一データ値を保持するように構
    成されたレジスタによって提供され、少なくとも一つの
    前記データ格納場所が前記多値格納手段によって提供さ
    れている請求項１０乃至１２のいずれか一つに記載の方
    法
14. 【請求項１４】 前記命令の少なくとも幾つかが前記命
    令の実行に用いる各データ格納場所の一つより多くのア
    ドレスを有する請求項１０乃至１３のいずれか一つに記
    載の方法。
15. 【請求項１５】 選択された命令が前記多値格納場所の
    アドレスの他にデータ保持レジスタのアドレスを有する
    請求項１４に記載の方法。
16. 【請求項１６】 選択された命令が先入れ先出しベース
    で複数のデータ値を保持するようにそれぞれが構成され
    た少なくとも二つの前記多値格納手段のアドレスを有し
    ている請求項１０乃至１４のいずれか一つ記載の方法。