JP2992223B2 - コンピュータシステム、命令ビット長圧縮方法、命令発生方法、及びコンピュータシステム動作方法 - Google Patents

コンピュータシステム、命令ビット長圧縮方法、命令発生方法、及びコンピュータシステム動作方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステム用
に圧縮された命令及びこれらの圧縮された命令によって
コンピュータシステムを用いる方法に関する。
【０００２】
【従来の技術】コンピュータ命令をコード化する方法
は、命令のビット長つまりはコード密度に影響を与える
と共に命令の実行シーケンスの間に命令を解読（ディコ
ード）する速度にも影響を与えるので非常に重要であ
る。この方法はまた、命令をフェッチする（取り出す）
為に必要とされるメモリアクセスタイムにも影響を与え
る。
【０００３】コンピュータシステムにおけるプロセッサ
による一般の演算はデータの一つ以上のソースの識別を
必要として、プロセッサへの入力と共にプロセッサを操
作した結果を受け取るための宛て先を生成する。従来の
縮小命令セットコンピュータ（ＲＩＳＣ（リスク）デバ
イス）は、全ての共通ビット長及びフォーマットである
命令を使用し、これらの命令は、プロセッサによって実
行されるべき演算を定義すると共に、演算に使用するた
めとこの演算の結果の宛て先に使用するための二つのデ
ータソースの識別を定義する。このような命令はレジス
タ又はメモリのようなアドレス可能な格納場所において
検出されるデータを操作するように使用されている。同
一サイズのこのような命令は通常、フォーマットに殆ど
変更がなく、結果的に解読動作を簡単にする。しかしな
がら、パイプライン方式の演算においてプロセッサを用
いて命令のシーケンスを実行する時、後に続く命令によ
ってアクセスできる複数の生データ項目を保持すること
が必要とされる。これは相当数のアドレス可能な場所が
命令によって識別されることを必要とし、従って利用可
能である命令の短さ（長さ）も制約してしまう。さら
に、多数の命令は単一命令によって処理することができ
るレジスタアドレスの全域を必ずしも必要とするわけで
はないのにかかわらず、結果的に、固定長命令が命令の
ビット長を不必要に長くしてしまう。これによって命令
シーケンスを保持する為に必要とされるメモリ容量及び
命令のシーケンスを得るのに必要とされるメモリアクセ
スタイムが不必要に増大され得ることがわかる。
【０００４】他のシステムは複合命令セットコンピュー
タ（ＣＩＳＣ（シスク）デバイス）によって知られてい
る。長い命令は、命令シーケンスのパイプライン方式処
理中に生データを保持するために使用されるより多くの
データ格納のアドレスを識別するファシリティ（資源）
を提供してきた。しかしながら、このような長い命令は
メモリから命令を得るときに膨大なアクセスタイムを必
要とし、各命令の解読（デコーディング）を達成するた
めにより多数の演算サイクルを用いる一層拡張された解
読が必要とされる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、冗長
ビット配置の必要を回避すると共に命令の簡単な解読を
可能にする圧縮命令を有するコンピュータシステムを提
供することにある。
【０００６】本発明の他の目的は、冗長ビット配置を回
避するようにいくつかが圧縮された可変長命令を有する
コンピュータシステムを提供することにある。
【０００７】本発明の他の目的は、コンピュータシステ
ムにおいてプロセッサが使用する圧縮された命令を拡張
するシステムを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、異なるビット
長の複数の選択可能な命令を備える命令セットに応答す
るように構成された論理回路を有するコンピュータシス
テムであって、各命令が所定のビット長のフォーマット
と各々が所定のビット長である命令フィールドの所定の
シーケンスとをベースにし、いくつかの命令が前記フィ
ールドの内の選択された一つを省略し、どのフィールド
が省略されたかを示すために前記省略されたフィールド
よりビット長が短い識別子を有し、これにより前記命令
のビット長を圧縮するコンピュータシステムを提供す
る。
【０００９】各命令が好ましくは前記命令フィールドの
他に制御ビットを含む。
【００１０】前記制御ビットは、好ましくは、命令の長
さを示し、命令においてどのフィールドが存在しており
又はどのフィールドが省略されたかを識別する。
【００１１】前記制御ビットが前記フィールドの内の一
つ以上にデータの指定を示すことができる。
【００１２】省略された前記フィールドの内の前記選択
された一つが、好ましくは、データ保持場所のための識
別子である。前記データ保持場所がレジスタであっても
よい。
【００１３】いくつかの実施例において、省略された前
記フィールドのうちの前記選択された一つが複数のデー
タ値を同時に保持するように構成された先入れ先出しデ
ータ格納手段の識別子である。このように、命令におけ
る単一アドレスは複数の生データ値を保持するための格
納場所を示すことができる。
【００１４】好ましくは、選択されたフィールドの省略
により命令においてアドレスデータを必要とせずに暗黙
格納場所が指定され、前記論理回路が各省略されたフィ
ールドの省略に応答して前記暗黙格納場所へアクセスす
るように構成されている。前記暗黙格納場所は、好まし
くは、複数のデータ値を同時に保持するように構成され
た先入れ先出しデータ格納手段を備える。このように、
複数の生データ値が命令のシーケンスの動作の間、各命
令に供給されたアドレスビットの数を増加させずに保持
され得る。
【００１５】所定のビット長の前記フォーマットにおけ
る前記命令フィールドは、一般に、二つのデータソース
場所及びデータ宛て先場所を示し、これによって命令の
実行に使用するためのデータのソース及び命令の実行の
結果の宛て先を示す。
【００１６】各命令は整数のバイトに等しいビット長を
有することができ、各フィールドは１バイトより短いビ
ット長を有することができる。
【００１７】本発明はまた、コンピュータシステムにお
いて命令のビット長を圧縮する方法を提供し、この方法
は、データ格納装置に複数の可変長の命令を格納するこ
とを備え、各命令が所定のビット長のフォーマットと各
々が所定のビット長である命令フィールドの所定のシー
ケンスとをベースにしており、いくつかの命令が、少な
くとも一つの選択された前記フィールドの省略によって
形成され、前記省略フィールドより短いビット長の識別
子によって一つ又は複数のどのフィールドが省略された
かを示し、これにより前記命令のビット長を圧縮する。
【００１８】本発明はまた、各々が所定のビット長のフ
ォーマットと各々が所定のビット長である命令フィール
ドの所定のシーケンスをベースとする複数の命令を備え
る命令セットから選択された命令を実行するように構成
されたコンピュータシステムにおいて使用するための命
令を発生する方法を提供し、この方法が、少なくともい
くつかが少なくとも一つのフィールドの省略により圧縮
され、どのフィールドが省略されたかを示すために前記
省略フィールドよりビット長が短い識別子を含む命令を
入力すること、前記省略されたフィールドを回復するよ
うに前記識別子を解読すると共に前記命令のビット長を
拡張すること、及び前記拡張された命令を出力すること
を備える。
【００１９】本発明はまた、異なるビット長の複数の選
択可能な命令を備える命令セットから選択された複数の
命令を実行することを備えるコンピュータシステムの動
作方法を提供し、各命令が所定のビット長のフォーマッ
トと各々が所定のビット長である命令フィールドの所定
のシーケンスとをベースにしており、いくつかの命令が
少なくとも一つの選択された前記フィールドを省略する
と共にどのフィールドが省略されたかを示すためにこの
省略されたフィールドよりビット長が短い識別子を含
み、これによって前記命令のビット長を圧縮する。
【００２０】本発明の実施例は例及び添付図面を参照す
ることによって記述される。
【００２１】
【実施例】図１は、従来のＲＩＳＣ（リスク）プロセッ
サシステム用の命令フォーマットを示し、該フォーマッ
トでは全ての命令が固定長を有し、同様のビット配置フ
ォーマットとなっている。示されている例は、単一命令
１１からなり、この例においては、各バイトが８ビット
長である４バイト長を有する。第１のバイト１２はオペ
コード（演算コード）を定義し、この演算コードは命令
を実行する時にプロセッサによって実行されるべき特定
の演算を定義する。この第２のバイト１３はこの命令を
実行する結果の値に対して宛て先のアドレスを提供す
る。バイト１４及び１５はこの命令を実行する際に使用
すべきデータの第１及び第２のソースのアドレスをそれ
ぞれ指定する。一般的に、バイト１３、１４、及び１５
はすべてレジスタアドレスを指定する。このような命令
は解読が簡単であり、従って不要な解読時間をとらな
い。しかしながら、このタイプの命令における多くのオ
ペランドはテンポラリ・レジスタ（一時登録）のアドレ
スである。テンポラリ・レジスタに必要とされるアドレ
スの数を制限するように種々の提案が行われ、これらの
提案には、例えば、アキュムレータの使用が含まれ、各
命令内のフィールドはオペランドがアキュムレータ又は
明示レジスタを識別するか否かを指定する。これによっ
て多数の冗長ビット配置を有する図１に示したタイプの
固定長命令が生じる。また、これによって命令シーケン
スを保持するのに必要とされるビット配置が不必要に大
きくされ、プロセッサによって使用される命令を入手す
るとき、より大きなメモリスペースそしてより長いメモ
リアクセスタイムを取る。
【００２２】本発明は可変長命令を提供する命令セット
を使用する。記述されている好ましい例においては、単
一プロセッサによって使用される種々の命令のフォーマ
ットが図２に示されている。この特定の例は異なるビッ
ト長の複数の選択可能な命令を使用し、各々が所定のビ
ット長のフォーマットと各々が所定のビット長である命
令フィールドの所定のシーケンスとをベースとし、これ
らの命令の内のいくつかがフィールドの内の選択された
一つを省略し、これはどのフィールドが省略されたかを
示すようにこの省略されたフィールドよりも短いビット
長の識別子を含み、これによって命令のビット長を圧縮
して、命令において冗長ビット配置の使用を回避するこ
とができる。示されているこの特定の例において、これ
らの命令は各８ビットの４バイト２０、２１、２２、及
び２３に分割された３２ビットのフォーマットをベース
にする。このフォーマットは圧縮されてないベーシック
なフォーマットを示す図２に示されたフォーマットによ
って記述される。第１のバイト２０はレングス（長さ）
インジケータ２４に割り当てられた最初の二つのビット
配置を有する。次の６ビットは演算コードインジケータ
２５であるフィールド１を形成し、この演算コードイン
ジケータ２５はプロセッサが命令の実行に応答して実行
する特定の演算を示す。命令フォーマットにおけるこの
第１のフィールドは、同じビット配置における全ての命
令に対して設けられ、常時、演算コードを示す。
【００２３】第２のバイト２１において、最初の２ビッ
ト配置は命令のタイプを表すインジケータ２６を形成す
る。命令ビット長インジケータ２４と同時に得られるこ
れら２ビット２６は、命令において、どのフィールドが
存在しているか及びどのフィールドが省略されたかを示
す。第２のバイト２１の次の６ビットは第２のフィール
ド２７を形成する。第３のバイト２２において最初の６
ビットは第３のフィールド２８を定義する。最後の２ビ
ット２９及び３０は命令のタイプに従って演算コードイ
ンジケータの拡張、命令インジケータのタイプ、又は定
数の部分を提供する。第４のバイト２３において最後の
６ビットは第４のフィールド３１を形成する。最後のバ
イト２３の最初の２ビット３２は定数値の部分又は演算
コードインジケータの拡張を形成することができる。図
２は、全てが、図２のフォーマット１２に示されている
四つのフィールドフォーマットをベースとしている１５
個の異なるフォーマットを示す。選択可能なフォーマッ
トの各々は、第２、第３又は第４のフィールドの各々を
完全に包含するか又は完全に省略する。タイプインジケ
ータ２６（及び拡張ビット３０）は長さインジケータ２
４と組み合わされてどのフィールドが省略されたかを示
す。これらは包含されたフィールド内のデータの指定を
示し、これによりレジスタ又は定数値を示すことができ
る。各命令のビット長の圧縮によって冗長ビットを回避
するのを可能とする他に、この例によって明示アドレッ
シングを必要としない暗黙データ格納場所の識別が可能
とされる。使用される命令の基本フォーマットは図２に
おけるフォーマット１２に関して最適に図示されてい
る。長さインジケータ２４はそれが３２ビット長命令で
あることを示している。演算コード２５は実行されるべ
き演算を定義する。タイプインジケータ２６は、３２ビ
ット長命令の場合において、第２のフィールド２７が宛
て先レジスタのアドレスを識別し、第３のフィールド２
８が第２のソースレジスタのアドレスを識別し、及び第
４のフィールド３１が第１のソースレジスタのアドレス
を識別することを示す。第３のバイト２２の最後の２ビ
ットと第４のバイト２３の最初の２ビットは、この場
合、演算コード２５の拡張部３２に対してファシリティ
（資源）を用意する。幾つかの命令に関しては二つのソ
ースアドレス又は宛て先アドレスを識別することは必要
ではない。このような場合、第２、第３及び第４のフィ
ールドの内の一つ又はそれより多くが命令のビット長を
圧縮すると共に冗長なビット配置を回避するために省略
されることができる。さらに、記述されている例は、デ
ータ格納が明示アドレッシングを要求しない場合のプロ
グラム実行シーケンスの間、生データを保持するために
暗黙データ格納を使用する。この例において、暗黙格納
は、複数のデータ値を同時に保持するように構成された
ＦＩＦＯ（先入れ先出し）データ格納によって供給さ
れ、この例においては、このようなデータ格納は、「パ
イプ」と呼ばれる。このパイプはプログラムシーケンス
の実行に用いる為の宛て先として、第１又は第２のデー
タのソースとして又はそれらの組合わせとして使用され
得る。宛て先かソース１又はソース２アドレスとしてパ
イプが使用される場合、図２に示された命令フォーマッ
トの対応する第２、第３又は第４のフィールドへのエン
トリは全く要求されない。フォーマット１の場合、命令
長インジケータ２４は、命令が１バイト長であるにすぎ
ず、結果的に、フィールド２、３、及び４は欠落し、こ
れによって両ソースと宛て先アドレスの代わりに暗黙パ
イプが使用され得ることが示される。フォーマット２、
３、４、及び５の場合、ビット長インジケータ２４は命
令が２バイト長であり、タイプインジケータ２６がフォ
ーマット２、３、４、及び５を判定する。フォーマット
２ではフィールド２が宛て先アドレスを示す。フォーマ
ット３ではフィールド３が第２のソースアドレスを示
し、フォーマット４ではフィールド４が第１のソースア
ドレスを示す。フォーマット２、３及び４の各々におい
ては暗黙パイプが省略されたアドレスと置換することが
理解される。拡張される時、フォーマット１乃至４の各
々はフォーマット１２の形態を取る。フォーマット５
は、タイプインジケータがフィールド４が第１のソース
アドレスの代わりに定数値を用意することを示す場合の
状況を示す。フォーマット５はフォーマット１３へ拡張
される。フォーマット６乃至１１はそれぞれ命令が３バ
イト長であることを示す長さインジケータ２４を有し、
タイプインジケータ２６は最終ビット配置３０と共に包
含されたフィールドの重みだけでなく省略されたフィー
ルドの表示を示す。各ケースにおいて暗黙パイプはあら
ゆる省略されたアドレスの代わりに使用される。フォー
マット６、７及び８はフォーマット１２へ拡張される。
【００２４】フォーマット９及び１０はフォーマット１
３へ拡張される。フォーマット１１はフォーマット１５
へ拡張される。フォーマット１２乃至フォーマット１５
の場合、長さインジケータは命令が４バイト長であるこ
とを示す。フォーマット１３、１４、及び１５の場合、
命令は一つ又はそれより多くの明示アドレスを省略しか
つビット配置は定数３３、３４又は３５に置き換えられ
る。拡張時には暗黙パイプアドレスが欠落フィールドご
とに与えられる。以下の記述において、ビット１０乃至
１５によって与えられたビット値は、Arg1（引数：アー
ギュメント）と呼ばれ、ビット１６乃至２１のビット値
はArg2であり、ビット２６乃至３１のビット値はArg3で
ある。１、２又は３の引数を有する命令の８つの例が以
下の表に示されており、この表はこれらの命令の各々に
よって示されたソース及び宛て先アドレス及び図２に対
応するバイト長及びフォーマットを示す。
【００２５】
【表１】
【００２６】従って、図２に示された圧縮された命令フ
ォーマットにおいては、エラーがない場合、拡張部３０
を含み、タイプインジケータ２６は省略されたフィール
ド２、３及び４より実質的に小さいビット長を有するこ
とが理解されよう。各所定のビット長である所定のフィ
ールド位置の使用は簡単さ即ち解読の速さを提供する。
各命令は最小ビット長へ圧縮されて、命令の実行に必要
とされる情報を示す。結果的に、命令シーケンスを格納
するメモリスペース及びメモリからプロセッサへ命令を
転送するアクセスタイムが最小化される。メモリからの
各命令フェッチ動作は、固定数バイトをプロセッサへロ
ードし、圧縮された命令の場合において、メモリからフ
ェッチされたバイトパッケージの全体が後に続く命令の
一部を含み、次の命令によって使用されないビット配置
を占めることができる。
【００２７】パイプアドレスは、所望された時に包含さ
れるフィールド内の明示アドレスとして提供される。
【００２８】図２に示されたタイプの命令を実行する時
に使用されるコンピュータシステムが図３に示されてい
る。これはこの例において従来のＲＡＭを備えるメモリ
４１に接続されたプロセッサ回路（サーキットリ）４０
を示す。プロセッサ４０は全てがメモリ４１に接続され
たアドレスバス４２、データバス４３、並びに読み出し
及び書き込みコントロール４４、４５を含む。メモリ４
１は異なるアドレス可能な場所において命令のシーケン
スを備えるプログラムを保持するように構成されてい
る。各命令は図２に関してすでに記述されているフォー
マットの内の一つに追随する。メモリ４１はデータも保
持することができる。プロセッサ４０は制御論理５０及
びＡＬＵ（算術演算論理ユニット）５１を含む。データ
バス４３はデータ値をメモリ４１へ転送し又はメモリ４
１から転送する。アドレスバス４２は読み出し又は書き
込み動作のためにメモリアドレス値を搬送する。メモリ
４１における各アドレス可能場所は４バイトのデータを
保持する。アドレスバス４２の最下位２ビットはどの格
納場所にアクセスすべきかを決定する場合には無視され
る。ＡＬＵ５１はソース１バス５２及びソース２バス５
３に接続されている。これらはＡＬＵ５１への入力が提
供され、得られたあらゆる出力が結果バス５４へ送られ
る。読み出し線４４と書き込み線４５は制御回路５０か
ら出力される。読み出し線４４が指定された時、メモリ
４１はアドレスバス４２によって識別された場所で格納
された値をデータバス４３へ転送する。書き込み線４５
が指定された時、メモリ４１はアドレスバス４２によっ
て識別された格納場所へデータバス４３上の値を格納す
る。
【００２９】ＡＬＵ５１は制御ユニット５０からコマン
ド入力２６１を受け取って、ＡＬＵがどの演算を実行す
べきかを決定する。ＡＬＵ５１はＡＬＵ演算の条件を示
すために条件出力５６を制御ユニット５０へ提供する。
【００３０】プロセッサ４０はメモリ４１から４バイト
を一度にフェッチすると共に出力６１が命令の始まりと
場所合わせされた命令レジスタ６２へ４バイトの出力６
１を備えるように構成された命令フェッチユニット６０
を含む。命令レジスタ６２は複数の分離した出力を用意
するように構成されており、これらの分離した出力は、
各命令に対して完全に拡張された出力を用意するように
構成された拡張回路６３に対して、命令のフィールド及
び制御ビットの各々を示す。命令の演算コードに従っ
て、制御ユニット５０はソース値をレジスタファイル１
７０、パイプ１７１又は定数レジスタ１６７からソース
バス５２又は５３へプットさせる。ＡＬＵ演算の結果は
次いで命令によって示された宛て先に応じて結果バス５
４からレジスタファイル１７０又はパイプ１７１の選択
された場所へ書き込まれる。ＡＬＵ５１はまた命令実行
の中間段階にも使用され、この結果は命令ポインタ２３
０、テンポラリ・レジスタ２４０、フェッチャ６０又は
書き込みバッファ２５２へ書き込むことができる。
【００３１】命令フェッチャ６０の構築又は動作が最初
に記述される。このユニットは図４においてより詳しく
示され且つデータバス４３に接続された入力データバス
６４を有している。フェッチャ６０は３２ビットワード
が読み出されるメモリ内に次のアドレスを有する３２ビ
ットのラッチを備えるフェッチポインタ６５を含む。メ
モリから値が読み出される時、ラッチ６５は４バイト分
増分されて新しいポインタアドレスが得られる。値４は
この値４を加算器１０６へ転送するユニット１０５によ
って発生され、この加算器１０６はバス１０３からポイ
ンタ値を受け取り、ポインタ値へ４を加算する。次い
で、その合計がマルチプレクサ９２を介してラッチ６５
へ送られて、ポインタを更新する。位置合わせされた命
令が１であり、この１が新しい３２ビットワードの始ま
りにおいてビット０位置を有することが理解されよう。
しかしながら、可変長命令の使用によって、幾つかの命
令はメモリ内のワードの途中から開始する。フェッチャ
６０はメモリから圧縮された命令を読み出し、それらを
正確に位置合わせし、次いでそれらをバス６１を介して
フェッチバッファ６６から命令レジスタ６２へ出力す
る。バス６４へ入力された４バイトのワードはロードシ
フター６７及び複数の並列マルチプレクサ６８を介して
フェッチバッファ６６へ送られる。フェッチバッファ６
６は７バイトの命令に至るまで保持することができ、こ
れは命令の位置合わせ誤り（ミスアライメント）のワー
ストケースを保持するのに充分である。４バイト命令が
１バイトからスタートして３２ビットメモリワードとな
ることができることから、ワードが３バイトの命令を有
し、命令を終了するのに必要とされる第４番目のバイト
を得るために引き続く４バイトのワードが読み取られな
ければならない。従って、７バイトがフェッチバッファ
６６内で保持されることが必要とされる。命令がバッフ
ァ６６内で一旦位置合わせされると、４バイトはバイト
０、バイト１、バイト２、及びバイト３を表す線７０、
７１、７２及び７３上へ出力される。命令の長さによっ
ては命令バッファ６２は４つの線７０乃至７３全てから
送られる信号上で動作するとは限らないが、殆どの場合
において出力はこれらの線上で設けられる。バイト０は
出力される命令の長さを線７０上に示し、これは長さイ
ンジケータ７４へ渡されて、バッファ６６内で幾つのバ
イトが現在除去され得るかをフェッチャ・ユニット６０
に対して示す。バイトカウンタ７５はバッファ６６内の
バイト数のカウントを常に保持し、ユニット７４から送
られた長さ信号はマルチプレクサ７６を介して長さ減算
機構（subtractor）７７へ渡され、この長さ減算機構７
７は、バッファ６６内に残留する有効バイトの数をカウ
ントするためにマルチプレクサ７６及びバイトカウンタ
７５から入力を受け取る。減算機構７７からの出力７８
はバイトカウンタ７５内の入力を更新するためにマルチ
プレクサ７９を介して送られる。
【００３２】マルチプレクサ７６からの出力は抽出シフ
タ８１への入力を生成する。抽出シフタ８１はバッファ
６６内でこれらの残留バイトを再配置するために使用さ
れる。これらの残留バイトは次の命令に使用するように
命令レジスタ６２へのバス６１に供給されるように要求
される。抽出シフタ８１は、各線７１、７２、及び７３
から並びにバッファ６６のバイト４、バイト５、及びバ
イト６の場所から入力８２を受け取る。容量（Amount）
信号８０に従って、フェッチバッファ６６内に保持され
た値は、この抽出シフタ８１によって再配置され、線８
３を介してマルチプレクサ６８へ出力される。このよう
に、フェッチバッファになお必要とされるバイトがバイ
ト０で開始される新しい場所でフェッチバッファ６６内
に再配置される。バッファ６６のバイト０、１及び２内
で保持された値も線８５を介してロードシフタ６７へフ
ィードバックされる。このロードシフタは、データバス
６４上でメモリから読み出された新しいバイトがロード
されるフェッチバッファ６６内のバイトの場所を示すた
めにバイトカウンタ７５から得られた容量信号８６も受
け取る。この容量信号８６に従って、メモリからの新し
い４バイトは、バス６４へ入力され、フェッチバッファ
６６の事前演算から保持されているバイト値を表す線８
５上のいずれかの信号と結合して対応するマルチプレク
サ６８へフィードされる。従って、マルチプレクサ６８
は、バイト０でスタートするフェッチバッファ６６内で
連続バイト位置を占有するように線８５のいずれかで保
持されているバイトとメモリから読み出された新しいバ
イトを結合した値をバッファ６６へロードするためにラ
ッチ信号９０によって動作され得る。ラッチ信号９０は
マルチプレクサ７９へ送られて、バイトカウント７５を
４で更新する。値４はユニット１０５を介して加算器１
０８へ送られ、加算器１０８は４をバイトカウンタ７５
から送られたバイトカウント値に加算し、その合計をバ
イトカウンタ７５へ渡す。
【００３３】フェッチポインタ６５は、通常、フェッチ
ャ６０を用いてメモリ内のシーケンシャルなワード場所
から命令を取りに行かせる。しかしながら、いくつかの
プログラムはメモリ内の新しい場所から命令のフェッチ
を開始するようにメカニズムに要求する分岐命令を含
む。このため、マルチプレクサ９２を介してフェッチポ
インタ６５へ送られ得るスタート入力９１を備えてい
る。線９１上のスタートアドレスの上位３０のアドレス
ビットは、これらの３０ビットがメモリ内の新しい４バ
イトワードの始まりに常にアドレスするようにポインタ
６５へ渡される。フェッチポインタ６５の下位２ビット
は常にゼロへセットされる。３２ビットワード内のサブ
ポジション（補助的位置）を示すにすぎない下位２ビッ
トが２ビットラッチ９３内に格納される。ラッチ９３内
で保持された値はゼロとの比較演算子を検出するために
コンパレータ９４内でテストされ、これによって新しい
メモリアドレスが３２ビットの境界の始めからスタート
するか又はワードの途中からスタートするか否かが決定
される。それがワードの途中からスタートする場合、コ
ンパレータ１０４からＡＮＤゲート９５へ信号が送られ
て、コンパレータ９４からＡＮＤゲート９５への第２の
信号がバッファ６６内のバイト数がゼロでないことを示
した時、フェッチバッファの内容のいくつかが調整を必
要とすることを示す。調整出力９６は制御ユニット５０
へ提供され、命令が正確に位置合わせされておらず、位
置合わせするにはダミー命令の読み出しがこの制御ユニ
ット５０からＮｅｘｔ（ネクスト（次の））信号９７を
用いて実行されることを示す。信号９７はＯＲゲート９
８を介して送られることによってフェッチバッファ６６
に対する新しいラッチ演算を生じ、この新しいラッチ演
算が上記に説明したようにフェッチバッファ６６からの
一つ以上のバイトの除去と抽出シフター８１への入力８
０によって決定された容量による再配置とを生じ、この
容量がＡＮＤゲート９５の出力によりマルチプレクサ７
６を介して経路指定された２ビットラッチ９３から導出
されている。
【００３４】現在命令がフェッチバッファ６６から読み
出され、これによって上記に説明したように命令がフェ
ッチバッファ６６から除去されることができることをフ
ェッチャユニットへ伝えるためにＮｅｘｔ入力９７も制
御ユニット５０から導出されることが理解されよう。ラ
ッチ入力１００はデータバス６４上の値をバッファ６６
に格納するようにフェッチャへ命令するため、エッジ感
応信号である制御ユニット５０から導出される。Ｂｅｇ
ｉｎ（ビギン（開始））信号１０２は、ブランチ命令に
応答してスタート信号入力９１に渡された新しいアドレ
スから新しいワードのフェッチを開始するようにフェッ
チャに知らせるために使用される更なるエッジ感応信号
である。アドレス出力１０３がメモリ内のワードの始ま
りにおいて３２ビットの境界を常に指すことが理解され
よう。バイトカウンタ７５は、バイトカウントがゼロで
ない場合、ＡＮＤゲート９５へ信号を送るようにカウン
トコンパレータ１０６と接続されている。長さ減算機構
７７は、フェッチバッファが次の命令を生成するのに充
分な内容を有していない時は必ず、Ｍｏｒｅ出力１０７
を提供するように構成されている。この信号１０７は、
次の命令は制御ユニット５０へ供給されることによっ
て、次の命令がフェッチャから読み取られる前に、ラッ
チ信号１００を用いてフェッチャにメモリ読み出しを実
行させる。バイトカウンタ７５は、フェッチバッファ６
６から命令が除去された時は常にカウントを減少させ、
新しい値がメモリから読み取られた時は常にカウントを
増加させる。フェッチャがＳｔａｒｔ（スタート）入力
９１を用いて新しい命令シーケンスからスタートする
時、線１０２上のＢｅｇｉｎ信号は、カウンタ７５内の
カウントをクリアすると共にＯＲゲート１０９を介して
フェッチポインタ６５内の新しいポインタ値をラッチす
るために使用される。単一ビットラッチ１１０は、新し
いスタートアドレスからの第１の命令がバッファ６６内
で位置合わせされた後で２ビットラッチ９３をクリアす
るために使用される。
【００３５】制御ユニット５０から導かれる三つの入力
信号、Ｎｅｘｔ信号９７、ラッチ（ｌａｔｃｈ）１００
信号、及びＢｅｇｉｎ信号１０２は、フェッチャのいく
つかの演算が要求されるまで通常は指定されないことが
理解されよう。実行される四つのタイプの演算は以下の
通りである。出力バス６１上で命令レジスタ６２に対す
る命令を生成する。正確に位置合わせされた命令がフェ
ッチバッファ６６内で保持された時にこれを実行し、Ｍ
ｏｒｅ信号１０７及びＡｄｊｕｓｔ（調整）信号９６は
指定されない。フェッチャはメモリの位置から読み出し
動作を実行してもよい。フェッチバッファ６６が十分な
データを含まない時は必ず、通常、３２ビットのメモリ
位置がシーケンシャルに読み取られる。データが読み取
られるアドレスはバス１０３へ出力されたフェッチポイ
ンタ６５によって表される。これはＭｏｒｅ信号１０７
が指定された時に行われ、Ａｄｊｕｓｔ信号９６は指定
されない。ラッチ信号１００はロードシフタ６７から出
力を選択するためにマルチプレクサ６８をセットするよ
うに指定される。データがバス６４から入力されると、
ラッチ信号１００はフェッチバッファ６６内に値を格納
するために逆指定される。
【００３６】フェッチャは新しい命令シーケンスを初期
化するために使用されることができる。この場合、バイ
トカウント７５はクリアされ、メモリ内の新しいアドレ
スがフェッチポインタ６５と２ビットバッファ９３へラ
ッチされる。この初期化はプログラム分岐命令後に要求
される。これはＢｅｇｉｎ信号１０２を指定し、次いで
Ｂｅｇｉｎ信号１０２を逆指定することによって実行さ
れる。さらに、フェッチャは第１の命令を新しい命令シ
ーケンス内で位置合わせするように使用されることがで
きる。新しい命令シーケンスがメモリ内の３２ビットワ
ード境界においてスタートしない場合、Ａｄｊｕｓｔ信
号９６が指定され、この位置合わせ動作はフェッチバッ
ファ６６５のダミー読み出しを実行するためにＮｅｘｔ
信号９７を指定し、次いでＮｅｘｔ信号９７を逆指定
し、これによって新しいシーケンスの第１の命令を位置
合わせすることを含む。
【００３７】図３に示されているように、フェッチャユ
ニット６０の出力バス６１は命令レジスタ６２へ送られ
た３２ビット信号を提供し、この３２ビット値はフェッ
チャ６０へ送られたＮｅｘｔ信号９７と同時に制御ユニ
ット５０から導出された入力信号１１２によってラッチ
される。命令レジスタ６２内の３２ビット信号は７つの
出力信号１２０、１２１、１２２、１２３、１２４、１
２５、及び１２６を提供するように構成されている。こ
れらの出力信号の性質が図２に関して記述されている。
信号１２０は図２における長さインジケータと対応して
いるビット０及び１を表す。信号１２１はビット２乃至
７から導出され、演算コードを有するフィールド１を表
す。出力１２２は図２に示されたタイプインジケータ２
６を形成するビット８及び９を表す。出力１２３はビッ
ト配置１０乃至１５を表すArg1（引数）である。出力１
２４はビット配置１６乃至２１を表すArg2である。出力
１２５はビット配置２２乃至２５を表し、ＰＡＤと呼ば
れ、タイプ拡張、演算コードの一部又は定数値の一部を
表す。出力１２６はArg3を表し、ビット配置２６乃至３
１を表す。従って、出力１２１は図２においてフィール
ド１を表し、常に演算コードを示すことが理解されよ
う。図２におけるフィールド２、３、及び４は、命令長
に従ってArg1、Arg2、又はArg3のいずれかで表される。
出力１２０乃至１２６の各々は命令拡張ユニット６３へ
送られ、この命令拡張ユニット６３はこのユニットへ供
給された圧縮された形式から完全な命令を再構築するよ
うに構成されている。出力１２０を表す長さはソース１
バス５２に接続された長さイネーブルユニット１２７へ
も送られる。
【００３８】拡張ユニット６３の構築及び演算は図５に
関して記述されている。ユニット１３０は完全な演算コ
ードを構築するために提供されている。ユニット１３０
は演算コード入力１２１を受け取り、いくつかのフォー
マットではＰＡＤ信号が演算コード拡張を含むこともあ
るので、ＰＡＤ入力１２５にも接続されている。長さ入
力１２０とタイプ入力１２２は共にユニット１３０に接
続され、これによりユニット１３０が演算コードを構築
する際にＰＡＤ入力１２５からのあらゆる信号を組み込
むか否かを決定する。完全に構築された演算コードは次
いで線１３１へ出力され、この演算コードはプロセッサ
によって実行される演算を制御するために制御ユニット
５０へ送られる。ルータユニット１３２はArg1、Arg2、
及びArg3の入力１２３乃至１２６の各々を受け取るよう
に構成されている。ルータ１３２は長さ及びタイプ信号
１２０、１２２からの入力も受け取り、これによって入
力１２３、１２４、及び１２６のどの入力が宛て先又は
ソース１若しくはソース２の出力を表すかを決定する。
ルータ１３２は、いくつかのフォーマットにおいてＴＹ
ＰＥ拡張を含むので、ＰＡＤ信号１２５も受け取ってい
る。ルータ１３２は宛て先アドレスに対応する第１の出
力１４０、ソース２アドレスに対応する第２の出力１４
１、及びソース１アドレスに対応する第３の出力１４２
を有する。ルータ１３２へ送られる長さ入力１２０及び
タイプ入力１２２並びにＰＡＤ入力１２５が、ルータが
補正入力信号１２３乃至１２６又はそれぞれの出力１４
０乃至１４２を出力するのをイネーブルとし、これらは
それぞれのマルチプレクサ１４３、１４４、及び１４５
へ送られる。これらのマルチプレクサはそれぞれパイプ
アドレッシングユニット１４６によって決定されたパイ
プアドレスを表す他のアドレスを受け取る。マルチプレ
クサ１４３乃至１４５の演算は長さ及びタイプのインン
ジケータ１２０及び１２２並びにＰＡＤ１２５からの入
力を有するイネーブルユニット１４７によって制御され
る。これらの入力信号は圧縮された命令においてフィー
ルドのどれかが欠落しているか否かを決定し、それが欠
落しているフィールドと暗黙パイプアドレス１４６を置
き換える。このように、拡張ユニットからの出力信号１
５０、１５１、及び１５２は、圧縮された命令内で明示
的に提供されない暗黙アドレスに対して提供されている
パイプアドレスによって対応する宛て先ソース１及びソ
ース２のアドレスを示す。図２のフォーマットに示され
ているように、命令が定数値を含む場合、Arg1、Arg2、
及びArg3、並びにＰＡＤの内のいづれかが長さ及びタイ
プのインジケータ１２０及び１２２に従って定数を構築
するために使用されてもよい。これらは定数構築機構１
６３へ送られる。入力信号１２０及び１２２が定数が構
築されるべきであることを示した場合、出力１６４へ定
数値を出力するように要求されると、入力１２３乃至１
２５が結合される。長さ及びタイプのインジケータ１２
０及び１２２は、インジケータユニット１６５へ送られ
て、定数が存在していることを示す信号１６６を出力す
る。信号１６６は制御ユニット５０へ送られ、定数値は
線１６４を介して定数レジスタ１６７へ送られる。ＰＡ
Ｄ信号１２５がＴＹＰＥ拡張を含む時、その値は図２に
示されるように定数がコード化されるか否かを決定しな
い。
【００３９】プロセッサは一組のアドレス可能なレジス
タを保持するレジスタファイル１７９を含む。また、暗
黙データ格納場所は複数のデータ値に対して先入れ先出
しデータ格納を提供するパイプ１７１によって提供され
る。レジスタファイル１７０はバス５４に接続されたポ
インタ回路１７３を有し、これによってデータ値がレジ
スタファイル内に書き込まれるのを可能にする。同様
に、パイプ１７１が選択回路１７４を有し、これによっ
てデータ値が結果バス５４からパイプ１７１内の所望さ
れる位置へ書き込まれるのを可能にする。ポインタ回路
１７３及びセレクタ回路１７４は共に、データを格納場
所へ書き込むように要求された時、制御信号５０からラ
ッチ信号１８６を受け取るように構成されている。同様
に、ポインタ１７３及びセレクタ１７４は共に、命令拡
張ユニット６３の出力１５０に接続され、これにより拡
張ユニット６３からの拡張された命令の出力によって指
示された時、対応する格納装置がそのデータの宛て先と
して使用される。データがレジスタファイル１７０から
ソースバスへ読み取られるのを可能とするため、線１７
６によってソース１バス５２と接続され且つ線１７７に
よってソース２バス５３と接続された出力セレクタ１７
５が設けられている。読み出し動作に使用する補正レジ
スタは、拡張ユニット６３によって備えられたソース１
又はソース２のアドレスによって決定される。線１５１
は、ソース２アドレスをレジスタファイル１７０の出力
セレクタ回路１７５とパイプ１７１の出力セレクタ回路
１７９の両方へ直接接続する。拡張ユニット６３から線
１５２へ出力されるソース１アドレスはその出力がセレ
クタ１７５及び１７９の両方に接続されたマルチプレク
サ１８０を通過する。マルチプレクサ１８０はまた、宛
て先アドレスがソース１の識別の代わりに供給されるこ
とができるように、宛て先線１５０からの入力を拡張ユ
ニット６３から得る。セレクタ１７５はソース１のバス
への読み出し動作をイネーブルとするように第１のイネ
ーブル入力１８２を有する。このイネーブル信号１８２
はＡＮＤゲート１８５を介して制御ユニット５０から得
られる。第２のイネーブル入力１８６は、第２のソース
バス５３への読み出し動作をイネーブルとするように構
成されると共に制御ユニット５０から直接得られる。イ
ネーブル入力１８２及び１８６は同様にパイプ１７１の
出力セレクタ１７９へ供給される。
【００４０】レジスタファイル１７０の構築及び動作は
従来通りである。
【００４１】パイプ１７１の構築及び動作については図
６により詳細に記述されている。パイプ１７１はＮ個の
データ値を保持するように構成された複数の分離選択可
能なデータ格納（装置）１９０を備える。結果バス５４
は、データ格納１９０の各々に接続され、宛て先セレク
タ１７４はどのデータ格納が結果バス５４から入力を受
容してよいかを決定するように各データ入力と接続され
ている。同様に、各データ格納１９０は、二つの分離出
力セレクタ１９１及び１９２へ収集される。これらの二
つの出力セレクタは類似し、それぞれが各データ格納場
所へ接続され、あらゆるデータ場所をそれぞれのソース
１バス５２及びソース２バス５３へ接続させることがで
きる。パイプへ書き込まれる時、宛て先信号１５０がこ
のパイプへ入力され、このパイプにおいては、宛て先ア
ドレスは、命令がこのパイプの使用を宛て先として要求
することを確実とするように整合ユニット１９４でその
パイプ用に指定されたアドレスと比較される。宛て先信
号は、レジスタファイル１７０用の入力セレクタへ送ら
れるが、整合がなければ、この宛て先信号はレジスタフ
ァイル１７０に無視されることが理解されよう。ユニッ
ト１９４によって整合が見つかったならば、制御ユニッ
ト５０からラッチ信号ユニット１８４を受け取るように
構成されたＡＮＤゲート１９５へ入力は供給され、これ
によって関連する宛て先が選択されるのは補正ラッチ信
号が指定された時に限られる。セレクタ１７４はデータ
をパイプ１７１の連続データ場所へ書き込むように循環
して演算する。イン・ポインタ１９６は次の書き込みエ
ントリのパイプ１７１内にアドレスを常に有する。この
アドレスは次の書き込み動作に対して要求されたアドレ
スを選択するために線１９７を介してセレクタ１７４へ
入力される。信号１９７はＡｄｄ１（１を加算せよ）ユ
ニット２００からの信号を他の入力として有する加算器
１９８へ送られる。加算器１９８の出力はＡＮＤゲート
１９５からラッチ信号を受け取るポインタ回路１９６へ
フィードバックされ、これによりパイプ１７１へデータ
を書き込むそれぞれの新しいラッチング動作ごとにポイ
ンタアドレスを一つずつ進める。値がパイプへ書き込ま
れる時、ラッチ信号１８４は最初に指定される。ＡＮＤ
ゲート１９５の出力はパイプ１７１内のラッチ回路２０
１へ送られる。ラッチ信号１８４が逆指定された時、結
果バス５４の値はパイプ１７１の選択された場所に格納
され、次の書き込みエントリのアドレスがポインタ１９
６へ格納される。
【００４２】読み出し動作の間、ライン１５１及び１８
３上のソース１及びソース２のアドレスは、レジスタフ
ァイル１７０及びパイプ１７１へ送られる。パイプ１７
１から読み出される指定されたパイプアドレスは、レジ
スタファイル１７０内のアドレスと整合しない時、この
アドレスはこのレジスタファイル１７０によって無視さ
れる。入力されたアドレスは、パイプ１７１内におい
て、整合ユニット１９４と類似している他の整合ユニッ
ト２０５内のパイプの指定されたアドレスと比較され
る。各整合ユニット２０５の出力はそれぞれのイネーブ
ル入力１８２又は１８６を受け取るＡＮＤゲート２０６
へ送られる。ソース１の回路の場合、ＡＮＤゲート２０
６の出力はソース１セレクタ１９０に対するイネーブル
信号２０７と、ＯＲゲート２０９及びＡＮＤゲート２１
０への入力を形成する。アウト・ポインタ回路２１１は
制御ユニット５０からＤｏｎｅ（終了）信号２１２を受
け取るように構成されている。ポインタ２１１は次のエ
ントリが読み取られるパイプ１７１内の場所１９０のア
ドレスを保持する。ポインタからの出力２１５は第１の
加算器２１６及び第２の加算器２１７へ送られる。加算
器２１６は、値１が信号へ加算され且つＯＲゲート２０
９からの出力信号の制御下においてマルチプレクサ２１
８へ送られるのを可能にする。もう一方の加算器２１７
は値２を線２１５上の信号へ加算するように構成され、
ポインタ回路２１１に対する出力信号２１５が２だけ増
分された値である出力２２０を提供する。ＡＮＤゲート
２１０からの出力によって制御されるマルチプレクサ２
２１は、ポインタが読み取られる場所が２だけ増分され
た場所である線２２０からの入力か又はマルチプレクサ
２１８からの出力を受け取るようにポインタ回路２２１
への入力２２３を制御する。マルチプレクサ２１８の出
力はそれ自体、増分ゼロ又は加算器２１６によって実行
される増分１を有する出力信号２１５であってもよい。
パイプ１７１からの読み出しを実行する動作において、
ソース１出力５２はソース２出力５３も一緒にアクティ
ブ（活動状態）になる前にアクセスされるように定義さ
れる。このため、出力ポインタ値２１５は、対応する信
号が入力１８２及び１８３上で受け取られた時に読み取
るべきパイプの位置を選択するように出力セレクタ１９
２へ直接送られる。線２０７上の信号はソース１バス５
２に対して読み出し動作が行われたか否かを決定し、且
つこの信号はまた、線２２１を介してセレクタ回路１９
１へ入力される場所の選択を用意するため、ポインタ２
１１からの出力信号２１５か又は加算器２１６によって
生成された増分１を選択するようにマルチプレクサ２２
０へ送られる。このように、読み出し動作は対応する入
力信号が入力１８６及び１５１へ提供された時にソース
バス５３上で実行されてもよい。ソース１バス５２に対
する読み出し動作が全く行われなかった場合、セレクタ
１９１はポインタ２１１から線２１５を介して指定され
た場所から出力する。しかしながら、線２０７への信号
がソース１バス５２上で読み出し動作を生じた場合、マ
ルチプレクサ２２０は読み出し動作がソース２バス５３
へのセレクタ１９１によって実行される場所を１だけ増
分するように演算される。ソース２バスに対して読み出
し動作を生じるように使用されるＡＮＤゲート２０６か
らの出力信号は、ＯＲゲート２０９へ送られてマルチプ
レクサ２１８を制御し、ＡＮＤゲート２１０へ送られ
て、次の読み出し動作の為のポインタ２１１によって指
定された場所へ進む時にマルチプレクサ２２１を制御す
る。読み出し動作が全く生じなかった場合、ポインタ２
１１からの出力信号２１５は場所を変更せずにマルチプ
レクサ２１８及び２２１を介してフィードバックされ
る。ソースバスに対する読み出し動作が一回だけ発生し
た場合、加算器２１６の出力２１６はポインタの場所を
１だけ進めるようにマルチプレクサ２１８及び２２１を
介して送られる。ソースバス５２及び５３の両方に対し
て読み出し動作が発生した場合、ポインタ２１１によっ
て識別された場所はマルチプレクサを介して線２２０へ
送られた加算器２１７の出力を用いることによって２だ
け進められる。
【００４３】既に記述されている回路以外に、図３のプ
ロセッサは、次のシーケンシャルな命令のアドレスを保
持する命令ポインタレジスタ２３０を含む。これは既に
述べているフェッチャ回路６０によって実行されるの
で、メモリからの命令をフェッチするためには使用され
ない。命令ポインタレジスタ２３０は結果バス５４に接
続され、ラッチ信号２３１が制御ユニット５０から入力
された時に命令アドレスをラッチするように使用されて
もよい。同様に、イネーブル信号２３２が制御ユニット
５０から提供された時、レジスタ２３０における値はソ
ース２バス５３へ出力される。
【００４４】テンポラリ・レジスタ２４０はメモリにア
クセスする時に使用するための中間アドレスを保持す
る。ラッチ信号２４１が制御ユニット５０から提供され
た時、結果バス５４からのアドレスを格納することがで
きる。テンポラリ・レジスタ２４０における値はアドレ
スマルチプレクサ２４２へ送られ、このアドレスマルチ
プレクサ２４２は、命令フェッチャからの出力されるア
ドレス１０３又はテンポラリ・レジスタ２４０から導出
されたアドレスをメモリ４１につながるアドレスバス４
２へ供給する。
【００４５】定数レジスタ１６７は、命令の拡張から線
１６４へ出力された定数値を保持するために使用される
ことができると共に、この値を、制御ユニット５０から
イネーブルソース１信号２４７を受け取るように構成さ
れたＡＮＤゲート２４６からイネーブル信号２４５が導
出された時にソース１バス５２へ送ることができる。Ａ
ＮＤゲート１８５及びＡＮＤゲート２４６はイネーブル
信号２４７の他にＯＲゲート２４８から入力を受け取る
ことができる。これらはＣＯＮＳＴＡＮＴ（定数）レジ
スタ１６７又はＲｅｇｉｓｔｅｒ（レジスタ）ファイル
１７０若しくはＰｉｐｅ（パイプ）１７１のどれがソー
ス１バス５２へ送られるかを制御する。ＯＲゲート２４
８は、定数が拡張された命令内に存在していることを示
す線１６６からの第１の入力、及びソース１アドレスと
して宛て先フィールドを使用するようにマルチプレクサ
１８０を制御するために制御ユニット５０から出力され
た第２の入力２４９を受け取る。これにより、命令の演
算コードに従って、いくつかの命令が他のソースオペラ
ンドを指定するために宛て先フィールドを使用すること
を可能とする。
【００４６】長さレジスタ１２７は現在の命令の長さの
表示を保持し、この長さの表示がイネーブル信号２５０
が制御ユニット５０から入力された時にソースバス５２
へ駆動され得る。これはレジスタ２３０において保持さ
れる命令ポインタの値を調整するために使用され得る。
【００４７】アドレスマルチプレクサ２４２は制御ユニ
ット５０からのフェッチ制御信号２５１によって制御さ
れ、これによってメモリがフェッチャ６０又はテンポラ
リ・レジスタ２４０内の値からアドレスされる。
【００４８】書き込みバッファ２５２は制御ユニット５
０からのイネーブル信号２５３によって制御されて、信
号２５３がイネーブルとされた時に結果バス５４の値を
データバス４３へ駆動する。同様に、読み出しバッファ
２５４は制御信号５０から駆動された読み出し制御信号
２５５によって制御され、これによってデータバス４３
上の値は信号２５５がイネーブルとされた時にソース１
バス５２へ駆動され得る。フェッチャ６０のためのラッ
チ入力１００は、メモリからの読み出しがメモリからの
他の命令ワードをフェッチするように要求された時に共
にイネーブルとされる制御ユニットからの信号２５１及
び２５５をその入力として有するＡＮＤゲート２６０か
ら導出される。
【００４９】使用上、制御ユニット５０からの全ての制
御出力は最初に逆指定される。フェッチャ６０からのＭ
ｏｒｅ出力１０７は他の命令ワードがメモリ４１から必
要とされることを示す場合、読み出し動作は他のワード
をフェッチャ６０へロードするために実行される。プロ
セッサが新しい命令シーケンスへ分岐した場合、調整出
力９６は位置合わせが必要か否かを示すために提供され
る。位置合わせが必要な場合、命令ワードに対する他の
メモリ読み出しが必要されることもある。Ｍｏｒｅ出力
１０７は命令ワードに対する他のメモリ読み出しが必要
な場合にそれを指示する。位置合わせの後で、命令は命
令レジスタ６２へロードされ、ユニット６３によって拡
張され、対応するソース又は定数値はソース１バス５２
又はソース２バス５３へ供給され、次いで対応する演算
が制御ユニット５０からのコマンド信号２６１下でＡＬ
Ｕ５１によって実行される。
【００５０】プロセッサは算術演算命令を実行してよ
い。この場合において、命令は、パイプ１７１、レジス
タファイル１７０、又は定数レジスタ１６７から出され
た二つのソース値をとることができる。これらは拡張ユ
ニット６３からの出力信号によって指定される。ＡＬＵ
５１が結果を生成し、この結果は結果バス５４へ送られ
且つ拡張ユニット６３から導出された宛て先信号によっ
て指定されるようにパイプ１７１又はレジスタファイル
１７０へ格納される。いくつかの演算は単一ソースオペ
ランドを有するにすぎず、この場合ソース２バス５３上
の値は無視され、線１８６上のイネーブル信号は指定さ
れない。
【００５１】プロセッサは３２ビットの値をメモリへ書
き込み又はメモリから読み出すメモリ命令を実行しても
よい。メモリにアクセスするアドレスは、ソース２及び
ソース１によって指定された二つのソース値又は拡張ユ
ニット６３からの定数値を加算することによって計算さ
れる。結果バス５４上の値は信号２４１によってテンポ
ラリ・レジスタ２４０内に格納される。この位置は結果
をレジスタファイル１７０又はパイプ１７１内に格納す
ることによって読み出され得る。或いは、この位置はマ
ルチプレクサ１８０によって線１８３へ経路指定された
宛て先信号１５０によって指定されるようにパイプ１７
１又はレジスタファイル１７０から読み出すことによっ
て書き込まれることができる。読み出しと書き込みの両
方に対して、ソース１バス５２は補正コマンド信号２６
１によりＡＬＵ５１を介して結果バス５４へ経路指定さ
れる。
【００５２】分岐命令を実行するにあたって、プロセッ
サはレジスタ２３０内に保持される命令ポインタを変更
することができ、これによってプログラムの異なる部分
が実行される。無条件分岐において命令はレジスタ２３
０内の命令ポインタを常に新しい値へ変更する。条件分
岐に対して命令ポインタが更新されるために条件が指定
される。条件が合わない場合、命令ポインタは次のシー
ケンシャル命令のポイントに対する基準値として更新さ
れる。手順呼び出しはレジスタ１７０又はパイプ１７０
における次のシーケンシャルな命令のアドレスを保存す
る無条件分岐として実行され得る。
【００５３】上記例に使用され得る命令セットが以下に
示される。
【００５４】
【表２】
【００５５】これらのオペランドには記述型ネームが与
えられる。幾つかの命令は三つ未満のオペランドを有
し、これらは結果的に省略されたオペランドに対するブ
ランクを有する。圧縮された命令内の省略に適している
と認められた省略されたオペランドには特別な値が与え
られることが理解されよう。命令のために選択された非
圧縮命令フォーマット（フォーマット１２乃至１５）は
プログラマによって選択されたオペランドに依存する。
例えば、Move（移動せよ）命令は、Result（結果）オペ
ランドに対してレジスタ又はパイプを選択することがで
き、及びValue （値）オペランドに対してレジスタ、パ
イプ又は定数値を選択することができる。この値が定数
でない場合、フォーマット１２が使用され得る。Result
アドレスはフィールド２内で保持され、特別の値はフィ
ールド３内に埋め込まれ、Value アドレスはフィールド
４内にプットされる。Value オペランドが定数である場
合、フォーマット１３及び１４が定数の長さに従って使
用され得る。Value オペランドが定数であり、Resultオ
ペランドがパイプである場合、フォーマット１３及び１
４の他に、フォーマット１５が使用され得る。非圧縮フ
ォーマットが一旦選択されると、それは図２で可能とさ
れたように圧縮され得る。同様の方法が他の命令にも使
用され得る。
【００５６】オペランド２及びオペランド３によって指
定された値は、ソース２バス５３とソース１バス５２の
それぞれへプットされる。命令はその機能を実行する。
最終的に、一つあれば、Resultバス５４はResultオペラ
ンドによって指定された位置に格納される。
【００５７】これらの命令語の意味が以下に示される。 Move（移動せよ）：ソース１バス５２の値がResultバス
５４に複写される。 Add （加算せよ）：ソース１バス５２の値がソース２バ
ス５３の値へ加算され、その結果がResultバス５４へプ
ットされる。 Subtract（減算せよ）：ソース１バス５２の値からソー
ス２バス５３の値が減算され、その結果がResultバス５
４にプットされる。 Multiply（乗算せよ）：ソース１バス５２の値がソース
２バス５３の値で乗算され、その結果がResultバス５４
にプットされる。 Divide（除算せよ）：ソース１バス５２の値がソース２
バス５３の値で除算され、その結果がResultバス５４へ
プットされる。 Load Vector （ベクトルをロードせよ）：ソース２バス
５３上の値がソース１バス５２上のスケーリングされた
値へ加算され、その結果がResultバス５４へプットされ
る。これがテンポラリ・レジスタ（Temporary Registe
r）２４０に格納される。次いでメモリ読み出し動作が
生じ、メモリの値がソース１バス５３へプットされる。
ＡＬＵ５１はこの値を変更せずにResultバス５４へ送
る。 Store Vector（ベクトルを格納せよ）:ソース２バス５
３の値がソース１バス５２のスケーリングされた値へ加
算され、この結果がResultバス５４へプットされる。こ
れがテンポラリ・レジスタ２４０へ格納される。オペラ
ンド１によってアドレスされた値がソース１バス５２へ
運ばれ、ＡＬＵ５１はこの値を変更せずにResultバス５
４へ送る。メモリ書き込み動作が発生して、Resultバス
５４の値をメモリに格納する。 Jump（飛越せ）:命令ポインタ２３０はソース２バス５
３へプットされる。オペランド３が定数であれば、ＡＬ
Ｕ５１は加算を実行するようにセットされ、そうでない
場合は、ソース１の値を変更せずに送るようにセットさ
れる。ここでResultバス５４は飛越しターゲット値を保
持する。これがフェッチャ６０へ書き込まれ、このフェ
ッチャ６０は命令の新しいシーケンスのフェッチを開始
するように命令される。 Jump Not Zero （ゼロでなければ飛越せ）：オペランド
１によってアドレスされた値はソース１バスに運ばれ、
ＡＬＵ５１からの状態信号５６がソース１の値がゼロか
否かを見るためにチェックされる。その値がゼロの場
合、これ以上の動作が行われず、次のシーケンシャルな
命令が実行される。値がゼロでない場合、Jump（飛越
せ）命令と同じ動作が発生する。 Call（呼び出せ）：命令ポインタ２３０がソース２バス
５３に運ばれ、ＡＬＵ５１がこのポインタ２３０をResu
ltバス５４へ送るようにセットされる。Resultバス５４
の値はオペランド１のアドレスによって指定された位置
に格納される。続いてJump命令と同じ動作が発生する。 Equal To（に等しい）：ソース１バス５２の値がソース
２バス５３の値と比較される。値が等しい場合、値１が
Resultバス５４へ運ばれ、そうでない場合、値０がResu
ltバス５４へプットされる。 Greater Than（より大きい）：ソース１バス５２の値が
ソース２バス５３の値と比較される。ソース２がソース
１より大きい場合、値１がResultバス５４へ運ばれ、そ
うでない場合、値０がResultバス５４へプットされる。 And （論理積）：ソース１バス５２の値がソース２バス
５３の値とＡＮＤ演算され、その結果がResultバス５４
へプットされる。 Or（論理和）：ソース１バス５２の値がソース２バス５
３の値とＯＲ演算され、その結果がResultバス５４へプ
ットされる。 Exclusive Or（排他的論理和）：ソース１バス５２の値
がソース２バス５３の値と排他的ＯＲ演算され、その結
果がResultバス５４へプットされる。 Shift Left（左へシフトせよ）：ソース１バス５２の値
がソース２バス５３の値だけ左へ（最上位エンドまで）
シフトされ、その結果がResultバス５４へプットされ
る。 Shift Right （右へシフトせよ）：ソース１バス５２の
値がソース２バス５３の値だけ右へ（最下位エンドま
で）シフトされ、その結果がResultバス５４へプットさ
れる。
【００５８】この例に従って使用された命令は、これら
が１、２、３、又は４バイトの長さを有することができ
るように圧縮されることが理解されよう。これらの圧縮
された命令の使用によってより高いコード密度が提供さ
れ、図１に示されたタイプの従来の技術の命令のセット
との比較が以下の例において説明されており、表題「従
来の技術」は図１に示したタイプの命令に係り、「本発
明の実施例」は上記の例を説明している。Ａ(*) は命令
の選択されたフィールド内のアドレスの省略を指定する
ために使用され、従って暗黙パイプ１７１の使用を示
す。
【００５９】
【表３】
【００６０】
【表４】
【００６１】
【表５】
【００６２】
【表６】
【００６３】
【表７】
【００６４】
【表８】
【００６５】本発明は上記の例の細部にわたって限定さ
れない。図７は図５及び図６を代替する他の構成を示
す。この他の例において、拡張ユニット６３はソース及
び宛て先アドレスを提供するように構成され、これらの
ソース及び宛て先アドレスは、先入れ先出しをベースに
してこれらが動作し且つパイプ１７１の代わりにレジス
タファイル場所のいくつかを使用することができるよう
に循環的である。図５及び図６に既に記述された構成要
素と同様の図７における構成素子が同じ参照番号で示さ
れ、これらの機能についてここでは改めて反復しない。
この場合、イン・ポインタ１９６とアウト・ポインタ２
１１はＮ乃至Ｎ＋Ｍ−１までの数を両端を含み保持する
ことができるラッチである。これらは分離パイプ１７１
への要求条件を置き換えるために循環バッファとして使
用され得るレジスタファイル１７０内のレジスタ数であ
る。このようにレジスタファイル１７０上のソース及び
宛て先セレクタは通常にアドレスすることによってレジ
スタの内のいくつかを選択することができ、他のレジス
タは回帰循環バッファベースでアクセスされる。ルータ
１３２からの出力１４０、１４１、及び１４５はそれぞ
れマルチプレクサ２６６、２６７、及び２６８へ提供さ
れる。マルチプレクサ２６８はソース１の出力信号１５
２を提供するように構成される。マルチプレクサ２６７
はソース２に対して出力信号を提供し、マルチプレクサ
２６６はその出力として宛て先アドレスを有する他のマ
ルチプレクサ２７０へ出力を提供する。出力信号１４
０、１４１、及び１４５の各々はルータ１３２からのオ
ペランドごとにレジスタ数を比較しそしてパイプを示す
特別のレジスタ数と整合する場合、信号を指定する同様
のコンパレータ回路２７１へ送られる。この特別のレジ
スタ数はこれらが直接アクセスされる必要がないので循
環バッファを構成するＭ個のレジスタのいづれかである
ように定義される。コンパレータ２７１の出力はイネー
ブル暗黙回路１４７からの信号を第２の入力として有す
るＯＲゲート２７２へそれぞれ送られる。マルチプレク
サ２６８はアウト・ポインタ２１１から第２の入力を有
する。マルチプレクサ２６７はポインタ２１１の出力又
はそのポイント値に対して増分１を受け取るように構成
されたマルチプレクサ２７４から第２の入力を有する。
同様にマルチプレクサ２６６はマルチプレクサ２７４か
らの出力又はその値の増分１を受け取るマルチプレクサ
２７５から入力を受け取る。
【００６６】ポインタ２１１への入力アドレスはその入
力としてマルチプレクサ２７５の出力又はその出力値の
増分１を有するマルチプレクサ２７６から導出される。
ＯＲゲート２７２は使用済オペランド回路２８１から第
２の入力を受け取るように構成されたそれぞれのＡＮＤ
ゲート２８０へ第１の出力を提供するように構成されて
いる。使用済オペランド２８１は演算コード信号１３１
並びに長さ及びタイプの信号１２０及び１２２の入力を
受け取る。回路２８１からの出力は三つのオペランドの
うちのどれがソースであり、どれが宛て先であるかを示
す。この出力はＡＮＤゲート２８０へ送られて、これら
のマルチプレクサ２６８、２６７、及び２６６の適切な
選択を可能とする。使用済オペランド回路２８１からの
他の出力２８３がＯＲゲート２７２からの第２の入力を
受け取る他のＡＮＤゲート２８４へ送られる。これはマ
ルチプレクサ２７０が宛て先出力がイン・ポインタ１９
６又はマルチプレクサ２６６から導出されるのを可能に
するように制御する。値Ｎ＋Ｍ−１が与えられる場合
に、結果がＮとなるように、「１を加算せよ（addon
e)」ユニットの各々が、入力信号のモジュロ加算を実行
する。Ｄｏｎｅ（終了）信号２１２は命令の実行が終了
した時これらのポインタを更新するようにアウト・ポイ
ンタ２１１及びイン・ポインタ１９６のラッチングを制
御する。ＡＮＤゲート１９３は、ＡＮＤゲート２８４に
よって示されるように、値がパイプから読み取られた時
のイン・ポインタ１９６の更新を可能にするにすぎな
い。従って、レジスタファイル内の選択されたレジスタ
は先入れ先出しの複数の値のデータ格納として動作する
ために循環バッファとして使用されてもよいし、これは
長さ及びタイプの信号１２０及び１２２がソース又は宛
て先アドレスが圧縮命令において省略されたことを示す
時にもイネーブル暗黙回路１４７の使用により実行され
得る。
【００６７】図２に関して記述された例において、あら
ゆる省略されたフィールドはパイプ１７１によって提供
された暗黙格納を表すと考えられる。このように、圧縮
された命令が拡張された時、省略されたフィールドはパ
イプ１７１のアドレスを示す値によって置換される。し
かしながら、他の実施例において、省略されたフィール
ドは包含されたフィールドの内の一つとして同じ値を取
ると考えられ得る。命令フォーマットにおいて使用され
た長さ及びタイプのインジケータは、包含されたフィー
ルドの内の指定されたフィールドと同じ出力値をそのフ
ィールドへ提供するように、包含されたフィールドの内
の一つの値が命令の拡張において反復されることを示す
ことができる。命令フォーマットは、包含されたフィー
ルドのどのフィールドがその値を反復させ且つ省略され
たフィールドの内のどのフィールドがこの反復された値
を取るのかを示すために、長さ及びタイプインジケータ
及びできれば命令フォーマットのＰＡＤセクションにお
けるビット値を使用することができる。図２において、
フォーマット６乃至１１はどれもが演算コード拡張位置
において充分なビットを有している（ビット数２２又は
３２）ので、拡張ユニットは、包含されたフィールドの
内の一つの値を、省略されたフィールドへ複写すべきで
あることを示すことができる。
【００６８】
【発明の効果】本発明により冗長ビット配置の必要を回
避すると共に命令の簡単な解読を可能にする圧縮命令を
有するコンピュータシステムが提供される。
【図面の簡単な説明】
【図１】従来の技術の命令のフォーマットを示す図であ
る。
【図２】本発明によって使用するための多様な命令フォ
ーマットを示す図である。
【図３】本発明によるコンピュータシステムのブロック
図である。
【図４】図３に示された命令フェッチャの一部をより詳
細に示す図である。
【図５】図３に示された命令拡張ユニットをより詳細に
示す図である。
【図６】図３のパイプユニットをより詳細に示す図であ
る。
【図７】図５の回路の改良された構成を示す図である。
【符号の説明】
２４ 長さインジケータ ２５ 演算コードインジケータ ２６ タイプインジケータ ２０、２１、２２、２３ バイト ２７、２８、３１ フィールド ２９、３０ ビット ３２ 拡張部
フロントページの続き (72)発明者 アンドリュー クレイグ スタージェス イギリス国 ＢＳ６ ５ＨＰ ブリスト ル モントペリィアー ウェリントン アベニュ ３ (72)発明者 ネイサン マッキンゼー サイドウェル イギリス国 ＢＳ２ ９ＵＤ ブリスト ル セントワーバーフス クリーブ ス トリート 21 (56)参考文献 特開 昭58−137047（ＪＰ，Ａ) 特開 平３−201133（ＪＰ，Ａ) 特開 昭63−111536（ＪＰ，Ａ) 特開 平１−309130（ＪＰ，Ａ) 特開 平３−53325（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/30 - 9/355 G06F 9/40 - 9/42

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項１】 異なるビット長の複数の選択可能な命令
    を備える命令セットに応答するように構成された論理回
    路を有するコンピュータシステムであって、各命令が所
    定のビット長のフォーマットと各々が所定のビット長で
    ある命令フィールドの所定のシーケンスとをベースにし
    ており、いくつかの命令が前記フィールドの内の選択さ
    れた一つを省略し、どのフィールドが省略されたかを示
    すために前記省略されたフィールドよりビット長が短い
    識別子を含み、これにより前記命令のビット長を圧縮す
    るコンピュータシステム。
  2. 【請求項２】 各命令が前記命令フィールドの他に制御
    ビットを含む請求項１に記載のコンピュータシステム。
  3. 【請求項３】 前記制御ビットが命令の長さを示し、命
    令においてどのフィールドが存在しているか又はどのフ
    ィールドが省略されているかを識別する請求項２に記載
    のコンピュータシステム。
  4. 【請求項４】 省略された前記フィールドの内の前記選
    択された一つがデータ保持場所に対する識別子である請
    求項１乃至３のいずれか一つに記載のコンピュータシス
    テム。
  5. 【請求項５】 省略された前記フィールドの内の前記選
    択された一つがレジスタに対する識別子である請求項４
    に記載のコンピュータシステム。
  6. 【請求項６】 省略された前記フィールドの内の前記選
    択された一つが複数のデータ値を同時に保持するように
    構成された先入れ先出しデータ格納手段の識別子である
    請求項４に記載のコンピュータシステム。
  7. 【請求項７】 任意の選択されたフィールドの省略によ
    り命令においてアドレスデータを要求せずに暗黙格納場
    所が指定され、前記論理回路が各省略されたフィールド
    の省略に応答して前記暗黙格納場所にアクセスするよう
    に構成されている請求項１乃至６のいずれか一つに記載
    のコンピュータシステム。
  8. 【請求項８】 前記暗黙格納場所が複数のデータ値を同
    時に保持するように構成された先入れ先出しデータ格納
    手段を備える請求項７に記載のコンピュータシステム。
  9. 【請求項９】 前記フィールドの内の一つが、命令の実
    行によって行われる演算を識別する演算コードを定義す
    る請求項１乃至８のいずれか一つに記載のコンピュータ
    システム。
  10. 【請求項１０】 所定のビット長の前記フォーマットに
    おいて前記命令フィールドが二つのデータソース場所及
    びデータ宛て先場所を示し、これにより命令の実行に使
    用するためのデータのソース及び命令の実行の結果の宛
    て先を示す請求項９に記載のコンピュータシステム。
  11. 【請求項１１】 各命令が整数のバイトに等しいビット
    長を有し、各フィールドが１バイトより短いビット長を
    有する請求項１乃至１０のいずれか一つに記載のコンピ
    ュータシステム。
  12. 【請求項１２】 所定のビット長の前記フォーマットが
    ４バイト長である請求項１１に記載のコンピュータシス
    テム。
  13. 【請求項１３】 選択された命令が複数のフィールドを
    省略し、前記識別子が各省略されたフィールドを示す請
    求項１乃至１２のいずれか一つに記載のコンピュータシ
    ステム。
  14. 【請求項１４】 コンピュータシステムにおいて命令の
    ビット長を圧縮する方法であって、 データ格納装置に複数の可変長命令を格納するステップ
    を備え、 各命令が所定のビット長のフォーマットと各々が所定の
    ビット長である命令フィールドの所定のシーケンスとを
    ベースにしており、 いくつかの命令が少なくとも一つの選択された前記フィ
    ールドの省略によって形成され、前記省略フィールドよ
    りビット長が短い識別子によって一つ以上のどのフィー
    ルドが省略されたかを示し、これにより前記命令のビッ
    ト長を圧縮する、 命令ビット長圧縮方法。
  15. 【請求項１５】 各々が所定のビット長のフォーマット
    と各々が所定のビット長である命令フィールドの所定の
    シーケンスをベースとした複数の命令を備える命令セッ
    トから選択された命令を実行するように構成されたコン
    ピュータシステム用に使用する命令を発生する方法であ
    って、 少なくともいくつかの命令が少なくとも一つのフィール
    ドの省略によって圧縮されると共にどのフィールドが省
    略されたかを示すために前記省略フィールドよりビット
    長が短い識別子を含む、命令を入力するステップと、 前記識別子を復号すると共に前記命令のビット長を拡張
    して前記省略されたフィールドを回復するステップと、 前記拡張された命令を出力するステップと、 を備える命令発生方法。
  16. 【請求項１６】 異なるビット長の複数選択可能な命令
    を備える命令セットから選択された複数の命令を実行す
    るステップを備え、 各命令が所定のビット長のフォーマットと各々が所定の
    ビット長である命令フィールドの所定のシーケンスとを
    ベースにしており、 いくつかの命令が少なくとも一つの選択された前記フィ
    ールドを省略すると共にどのフィールドが省略されたか
    を示すために前記省略されたフィールドよりビット長が
    短い識別子を含み、これにより前記命令のビット長を圧
    縮する、 コンピュータシステム動作方法。
  17. 【請求項１７】 各命令の長さを示すステップと、 前記フィールドの他に各命令に包含された制御ビットに
    より各命令においてどのフィールドが存在しており又は
    省略されたかを識別するステップと、 をさらに備える請求項１４乃至１６のいずれか一つに記
    載の方法。
  18. 【請求項１８】 任意の選択されたフィールドの前記省
    略が暗黙格納場所を指定し、前記暗黙格納場所が前記命
    令における各省略フィールドの省略を検出することに応
    答してアクセスされる請求項１４乃至１７のいずれか一
    つに記載の方法。
  19. 【請求項１９】 前記暗黙格納場所が先入れ先出しベー
    スで複数のデータ値を同時に保持するように構成された
    データ格納手段を備え、前記格納場所の前記アクセスが
    前記格納場所へデータを書き込むこと又は前記格納場所
    からデータを入手することを特徴とする請求項１８に記
    載の方法。
  20. 【請求項２０】 命令のビット長を拡張する前記ステッ
    プが省略されたフィールドに対して包含されたフィール
    ドのビット値を反復することを含む請求項１５に記載の
    方法。
  21. 【請求項２１】 前記包含されたフィールドの重みが前
    記命令において包含された制御ビットによって決定され
    る請求項１４乃至１６のいずれか一つに記載の方法。
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