JP3123047B2 - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JP3123047B2 JP10280625A JP28062598A JP3123047B2 JP 3123047 B2 JP3123047 B2 JP 3123047B2 JP 10280625 A JP10280625 A JP 10280625A JP 28062598 A JP28062598 A JP 28062598A JP 3123047 B2 JP3123047 B2 JP 3123047B2
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    • G06F9/30098—Register arrangements
    • G06F9/30105—Register structure
    • G06F9/30112—Register structure comprising data of variable length

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
およびマイクロプロセッサをコアとして組み込んだ大規
模集積回路（ＬＳＩ；Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔ
ｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に関し、特に汎用レ
ジスタ（以下、単にレジスタという）を内蔵するマイク
ロプロセッサおよびマイクロプロセッサをコアとして組
み込んだＬＳＩに関する。
【０００２】
【従来の技術】マイクロプロセッサの内部に設けられて
いるレジスタは、一般に全て固定されたビット幅であ
り、実データの有効ビット幅と一致しない場合、例え
ば、実データの有効ビット幅がレジスタのビット幅より
小さい場合には、レジスタの上位ビットのデータは無効
である。レジスタに保持されているデータの有効ビット
幅は、該レジスタへのデータロードを行う命令により設
定されるため、マイクロプロセッサ用のコンパイラは、
マイクロプロセッサのレジスタのビット幅と、実データ
の有効ビット幅との整合性を保証しなくてはならない。
【０００３】ところで、マイクロプロセッサのレジスタ
のビット幅は、プロセッサの世代が更新される毎に伸張
する傾向にある。ビット幅は、８ビット，１６ビット，
３２ビット，６４ビット，１２８ビットと２倍ずつ伸張
されてきている。一方、マイクロプロセッサは、過去の
ソフトウエア資産を生かすために、バイナリーレベルで
の上位互換を保証するものが多く、原則的に過去のプロ
グラムがそのまま実行できるように設計されている（例
えば、特開昭６３−５４３２号公報参照）。
【０００４】
【発明が解決しようとする課題】しかし、上述した従来
のマイクロプロセッサでは、レジスタのビット幅が伸張
された場合、過去のプログラムでは、伸張された部分の
ビットについての考慮がなされていないため、ソフトウ
ェア的な不具合が発生する可能性があるという問題点が
あった。特に、この傾向は、特定の世代のマイクロプロ
セッサ用に命令を最適化した場合に生じやすい。
【０００５】さらに、レジスタに保持されるデータのデ
ータ型は、有効ビット幅によって規定される整数型以外
に、固定小数点型，浮動小数点型，ベクトル型といった
データ型もあり、これらのデータ型の管理や変換は、コ
ンパイラの制御上複雑な問題である。
【０００６】本発明の第１の目的は、マイクロプロセッ
サの世代交代によるビット幅拡張によってレジスタのビ
ット幅に変動が生じた場合にもプログラムの動作を保証
することができるようにしたマイクロプロセッサを提供
することにある。
【０００７】また、本発明の第２の目的は、プログラム
の開発初期段階で問題となるデータ型の誤りによるバグ
の発生を未然に防止できるようにしたマイクロプロセッ
サを提供することにある。
【０００８】さらに、本発明の第３の目的は、上述した
マイクロプロセッサをコアとして含むＬＳＩを提供する
ことにある。
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【課題を解決するための手段】 本発明のマイクロプロセ
ッサは、複数のデータレジスタと、前記データレジスタ
の各々に付随し該データレジスタに保持されるデータの
型情報を保持する複数の型情報レジスタと、前記データ
レジスタのデータと前記型情報レジスタの型情報とを同
時に転送可能な内部バスと、実行結果の型情報およびデ
ータの型情報を行および列とし、型変換の実行可否を行
列要素とする型変換テーブルと、実行結果の型情報を指
定した命令の実行に際して該命令の実行結果の型情報と
該命令が要求するデータレジスタに付随する型情報レジ
スタの型情報との組み合わせが型変換を実行する組み合
わせであるかどうかを前記型変換テーブルを参照して判
断し、これら型情報の組み合わせが型変換を実行する組
み合わせでない場合には例外割込みを発生する型情報比
較器と、この型情報比較器により前記型情報の組み合わ
せが型変換を実行する組み合わせであることが検出され
た場合にはデータの型変換を実行する型変換器と、前記
型変換テーブル，前記型情報比較器および前記型変換器
を備え、前記内部バスを介して前記データレジスタのデ
ータと該データレジスタに付随する前記型情報レジスタ
の型情報とを同時に受信し、外部バスを通じて外部との
入出力を行う入出力実行器と、前記型変換テーブル，前
記型情報比較器および前記型変換器を備え、前記内部バ
スを介して前記データレジスタのデータと該データレジ
スタに付随する前記型情報レジスタの型情報とを同時に
受信し、演算を実行する演算実行器と、前記入出力実行
器から命令バスを介して入力した命令語を解析し、命令
を実行命令バスを介して前記入出力実行器および前記演
算実行器に送出するとともに、前記型情報比較器から例
外割込みを割込みバスを介して入力し専用の例外処理を
起動する命令制御器とを有する。
【００１７】さらに、本発明のマイクロプロセッサは、
複数のデータレジスタと、前記データレジスタの各々に
付随し該データレジスタに保持されるデータの型情報を
保持する複数の型情報レジスタと、前記データレジスタ
のデータと前記型情報レジスタの型情報とを同時に転送
可能な内部バスと、実行結果の型情報およびデータの型
情報を行および列とし、型変換の実行可否を行列要素と
する型変換テーブルと、実行結果の型情報を指定した命
令の実行に際して該命令の実行結果の型情報と該命令が
要求するデータレジスタに付随する型情報レジスタの型
情報との組み合わせが型変換を実行する組み合わせであ
るかどうかを前記型変換テーブルを参照して判断し、こ
れら型情報の組み合わせが型変換を実行する組み合わせ
でない場合には例外割込みを発生する型情報比較器と、
この型情報比較器により前記型情報の組み合わせが型変
換を実行する組み合わせであることが検出された場合に
はデータの型変換を実行する型変換器と、前記型変換テ
ーブル，前記型情報比較器および前記型変換器を備え、
前記内部バスを介して前記データレジスタのデータと該
データレジスタに付随する前記型情報レジスタの型情報
とを同時に受信し、外部バスを通じて外部との入出力を
行う入出力実行器と、前記型変換テーブル，前記型情報
比較器および前記型変換器を含む型整合器と、型識別器
を含む固定小数点演算実行器と、型識別器を含む浮動小
数点演算実行器を備え、前記内部バスを介して前記デー
タレジスタのデータと該データレジスタに付随する前記
型情報レジスタの型情報とを同時に受信し、演算を実行
する演算実行器と、前記入出力実行器から命令バスを介
して入力した命令語を解析し、命令を実行命令バスを介
して前記入出力実行器および前記演算実行器に送出する
とともに、前記型情報比較器から例外割込みを割込みバ
スを介して入力し専用の例外処理を起動する命令制御器
とを有する。
【００１８】さらにまた、本発明のマイクロプロセッサ
は、複数のデータレジスタと、前記データレジスタの各
々に付随し該データレジスタに保持されるデータの型情
報を保持する複数の型情報レジスタと、前記データレジ
スタのデータと前記型情報レジスタの型情報とを同時に
転送可能な内部バスと、実行結果の型情報およびデータ
の型情報を行および列とし、型変換の実行可否を行列要
素とする型変換テーブルと、実行結果の型情報を指定し
た命令の実行に際して該命令の実行結果の型情報と該命
令が要求するデータレジスタに付随する型情報レジスタ
の型情報との組み合わせが型変換を実行する組み合わせ
であるかどうかを前記型変換テーブルを参照して判断
し、これら型情報の組み合わせが型変換を実行する組み
合わせでない場合には例外割込みを発生する型情報比較
器と、この型情報比較器により前記型情報の組み合わせ
が型変換を実行する組み合わせであることが検出された
場合にはデータの型変換を実行する型変換器と、前記型
変換テーブル，前記型情報比較器および前記型変換器を
備え、前記内部バスを介して前記データレジスタのデー
タと該データレジスタに付随する前記型情報レジスタの
型情報とを同時に受信し、外部バスを通じて外部との入
出力を行う入出力実行器と、前記型変換テーブル，前記
型情報比較器および前記型変換器を備え、前記内部バス
を介して前記データレジスタのデータと該データレジス
タに付随する前記型情報レジスタの型情報とを同時に受
信し、固定小数点演算を実行する固定小数点演算実行器
と、前記型情報比較器，前記型変換テーブルおよび前記
型変換器を備え、前記内部バスを介して前記データレジ
スタのデータと該データレジスタに付随する前記型情報
レジスタの型情報とを同時に受信し、浮動小数点演算を
実行する浮動小数点演算実行器と、前記入出力実行器か
ら命令バスを介して入力した命令語を解析し、命令を実
行命令バスを介して前記入出力実行器，前記固定小数点
演算実行器または前記浮動小数点演算実行器に送出する
とともに、前記型情報比較器から例外割込みを割込みバ
スを介して入力し専用の例外処理を起動する命令制御器
とを有する。
【００１９】
【００２０】さらに、本発明のマイクロプロセッサは、
複数のデータレジスタと、前記データレジスタの各々に
付随し該データレジスタに保持されるデータの型情報を
保持する複数の型情報レジスタと、前記データレジスタ
のデータと前記型情報レジスタの型情報とを同時に転送
可能な内部バスと、データの型情報を行および列とし、
型変換の実行可否を行列要素とする型変換テーブルと、
複数の型情報レジスタの型情報を比較し、これら型情報
の組み合わせが型変換を実行する組み合わせであるかど
うかを前記型変換テーブルを参照して判断し、これら型
情報の組み合わせが型変換を実行する組み合わせでない
場合には例外割込みを発生する型情報比較器と、この型
情報比較器により前記型情報の組み合わせが型変換を実
行する組み合わせであることが検出された場合にはデー
タの型変換を実行する型変換器と、前記型変換テーブ
ル，前記型情報比較器および前記型変換器を備え、前記
内部バスを介して前記データレジスタのデータと該デー
タレジスタに付随する前記型情報レジスタの型情報とを
同時に受信し、外部バスを通じて外部との入出力を行う
入出力実行器と、前記型変換テーブル，前記型情報比較
器および前記型変換器を備え、前記内部バスを介して前
記データレジスタのデータと該データレジスタに付随す
る前記型情報レジスタの型情報とを同時に受信し、演算
を実行する演算実行器と、前記入出力実行器から命令バ
スを介して入力した命令語を解析し、命令を実行命令バ
スを介して前記入出力実行器および前記演算実行器に送
出するとともに、前記型情報比較器から例外割込みを割
込みバスを介して入力し専用の例外処理を起動する命令
制御器とを有する。
【００２１】さらにまた、本発明のマイクロプロセッサ
は、複数のデータレジスタと、前記データレジスタの各
々に付随し該データレジスタに保持されるデータの型情
報を保持する複数の型情報レジスタと、前記データレジ
スタのデータと前記型情報レジスタの型情報とを同時に
転送可能な内部バスと、データの型情報を行および列と
し、型変換の実行可否を行列要素とする型変換テーブル
と、複数の型情報レジスタの型情報を比較し、これら型
情報の組み合わせが型変換を実行する組み合わせである
かどうかを前記型変換テーブルを参照して判断し、これ
ら型情報の組み合わせが型変換を実行する組み合わせで
ない場合には例外割込みを発生する型情報比較器と、こ
の型情報比較器により前記型情報の組み合わせが型変換
を実行する組み合わせであることが検出された場合には
データの型変換を実行する型変換器と、前記型変換テー
ブル，前記型情報比較器および前記型変換器を備え、前
記内部バスを介して前記データレジスタのデータと該デ
ータレジスタに付随する前記型情報レジスタの型情報と
を同時に受信し、外部バスを通じて外部との入出力を行
う入出力実行器と、前記型変換テーブル，前記型情報比
較器および前記型変換器を含む型整合器と、型識別器を
含む固定小数点演算実行器と、型識別器を含む浮動小数
点演算実行器とを備え、前記内部バスを介して前記デー
タレジスタのデータと該データレジスタに付随する前記
型情報レジスタの型情報とを同時に受信し、演算を実行
する演算実行器と、前記入出力実行器から命令バスを介
して入力した命令語を解析し、命令を実行命令バスを介
して前記入出力実行器および前記演算実行器に送出する
とともに、前記型情報比較器から例外割込みを割込みバ
スを介して入力し専用の例外処理を起動する命令制御器
とを有する。
【００２２】また、本発明のマイクロプロセッサは、複
数のデータレジスタと、前記データレジスタの各々に付
随し該データレジスタに保持されるデータの型情報を保
持する複数の型情報レジスタと、前記データレジスタの
データと前記型情報レジスタの型情報とを同時に転送可
能な内部バスと、データの型情報を行および列とし、型
変換の実行可否を行列要素とする型変換テーブルと、複
数の型情報レジスタの型情報を比較し、これら型情報の
組み合わせが型変換を実行する組み合わせであるかどう
かを前記型変換テーブルを参照して判断し、これら型情
報の組み合わせが型変換を実行する組み合わせでない場
合には例外割込みを発生する型情報比較器と、この型情
報比較器により前記型情報の組み合わせが型変換を実行
する組み合わせであることが検出された場合にはデータ
の型変換を実行する型変換器と、前記型変換テーブル，
前記型情報比較器および前記型変換器を備え、前記内部
バスを介して前記データレジスタのデータと該データレ
ジスタに付随する前記型情報レジスタの型情報とを同時
に受信し、外部バスを通じて外部との入出力を行う入出
力実行器と、前記型変換テーブル，前記型情報比較器お
よび前記型変換器を備え、前記内部バスを介して前記デ
ータレジスタのデータと該データレジスタに付随する前
記型情報レジスタの型情報とを同時に受信し、固定小数
点演算を実行する固定小数点演算実行器と、前記型情報
比較器，前記型変換テーブルおよび前記型変換器を備
え、前記内部バスを介して前記データレジスタのデータ
と該データレジスタに付随する前記型情報レジスタの型
情報とを同時に受信し、浮動小数点演算を実行する浮動
小数点演算実行器と、前記入出力実行器から命令バスを
介して入力した命令語を解析し、命令を実行命令バスを
介して前記入出力実行器，前記固定小数点演算実行器ま
たは前記浮動小数点演算実行器に送出するとともに、前
記型情報比較器から例外割込みを割込みバスを介して入
力し専用の例外処理を起動する命令制御器とを有する。
【００２３】本発明のマイクロプロセッサでは、内部の
データレジスタに型情報レジスタを付加し、データレジ
スタに保持されているデータの型情報（データ型および
有効ビット幅）を示すことが可能である。型情報レジス
タは、メモリからレジスタへのロード命令の実行または
演算結果の格納の時点で、データの型情報を参照して更
新される。レジスタへの各種命令の実行時、レジスタか
らデータを読み出す際に、データと同時に型情報も読み
出し、各種制御情報とともに、内部バスに送出する。演
算実行器では、型情報を検出し、命令に内包される型情
報の指定あるいは他のデータの型情報との比較を行う。
各データの型情報に不一致が生じた場合、自動的にデー
タの型変換を行うか、あるいは例外割込みを発生させて
ソフトウェア的に整合をとる。これにより、命令自身
は、レジスタから送られたデータの型情報を意識するこ
となく処理を行うことが可能となる。
【００２４】
【発明の実施の形態】以下、本発明について図面を参照
して詳細に説明する。
【００２５】図１は、本発明の第１の実施の形態に係る
マイクロプロセッサ１の構成を示す回路ブロック図であ
る。本実施の形態に係るマイクロプロセッサ１は、型情
報比較器２２を含む入出力実行器２と、命令制御器３
と、内部バス４と、型情報比較器６２を含む演算実行器
６と、入出力実行器２と外部とを接続する外部バス１１
と、命令制御器３と入出力実行器２および演算実行器６
との間を接続する実行命令バス４１と、型情報比較器２
２および６２と命令制御器３との間を接続する割込みバ
ス４２と、複数のデータレジスタ５１〜５ｎ（ｎは任意
の正整数）と、データレジスタ５１〜５ｎの各々に付随
する型情報レジスタ５１１〜５ｎ１とを含んで構成され
ている。
【００２６】入出力実行器２は、外部バス１１を使用し
て外部からの命令語の読み込みや外部に対するデータの
入出力を行う。
【００２７】命令制御器３は、命令バス３１を介して入
力した命令語を解析し、実行命令バス４１を介して入出
力実行器２または演算実行器６に命令（オペレーション
コード）を送出する。また、命令制御器３は、割込みバ
ス４２を介して例外割込みを受けてソフトウェアによる
専用の例外処理を起動するようになっている。
【００２８】演算実行器６は、実行命令バス４１を介し
て入力された命令に従った演算を行う。
【００２９】データレジスタ５１〜５ｎは、固定ビット
幅のレジスタである。
【００３０】型情報レジスタ５１１〜５ｎ１は、データ
レジスタ５１〜５ｎの各々に対して該データレジスタに
保持されるデータのデータ型および有効ビット幅を示す
型情報を保持するレジスタである。
【００３１】内部バス４は、データレジスタ５１〜５ｎ
のデータと型情報レジスタ５１１〜５ｎ１の型情報とを
同時に転送可能なビット幅のバスである。内部バス４
は、データレジスタ５１〜５ｎおよび型情報レジスタ５
１１〜５ｎ１と入出力実行器２および演算実行器６との
間を接続する。
【００３２】型情報比較器２２および６２は、命令の実
行に際して該命令の実行結果の型情報と該命令が要求す
るデータレジスタに付随する型情報レジスタに保持され
ている型情報とを比較する比較器である。型情報比較器
２２および６２は、該命令の実行結果の型情報と型情報
レジスタに保持されている型情報とが不一致の場合は、
例外割込みを発生し、割込みバス４２を介して命令制御
器３に通知する。
【００３３】命令語は、演算に用いるデータの型情報
（データ型および有効ビット幅）とは独立して、実行結
果の型情報（データ型および有効ビット幅）を指定し得
る。
【００３４】図２は、第１の実施の形態に係るマイクロ
プロセッサ１において、命令語の内部で、実行結果の型
情報（データ型および有効ビット幅）を指定する一例を
図示したものである。命令語の内部には、オペレーショ
ンコード，レジスタ１およびレジスタ２の各フィールド
の他に、実行結果の型情報（データ型および有効ビット
長）を示す型情報フィールドが付加されている。型情報
フィールドには、浮動小数点／固定小数点の別，ベクト
ル型／スカラ型の別，符号付き／符号無しの別，および
ビット長（有効ビット幅）が指定できるようになってお
り、各ビットの値により実行結果のデータ型（データ型
および有効ビット幅）を指定する。
【００３５】図３は、第１の実施の形態に係るマイクロ
プロセッサ１における型情報（データ型および有効ビッ
ト幅）の比較過程を例示する図である。この例では、デ
ータ７２は、データ７１の半分の有効ビット幅であり、
その旨が型情報７１１および７２１に反映されているも
のとする。
【００３６】次に、このように構成された第１の実施の
形態に係るマイクロプロセッサ１の動作について、図１
ないし図３を参照して説明する。
【００３７】入出力実行器２は、外部バス１１より読み
込んだ命令語を命令バス３１を介して命令制御器３に入
力させる。
【００３８】命令制御器３は、入力された命令語を解析
し、オペレーションコードが演算命令であることを示し
ていれば、命令語中のレジスタ１のフィールドに基づい
て、データレジスタ５１〜５ｎのうちの該当するデータ
レジスタに対して読み出し指示を行う。
【００３９】読み出しを指示されたデータレジスタおよ
びそれに付随する型情報レジスタは、データおよび型情
報（ここでは、データ７１および型情報７１１とする）
を同時に読み出し、内部バス４に送出する。
【００４０】内部バス４に送出されたデータレジスタの
データ７１および型情報７１１は、演算実行器６に入力
される。
【００４１】次に、命令制御器３は、入力された命令語
中のレジスタ２のフィールドに基づいて、データレジス
タ５１〜５ｎのうちの該当するデータレジスタに対して
読み出し指示を行う。
【００４２】読み出しを指示されたデータレジスタおよ
びそれに付随する型情報レジスタは、データおよび型情
報（ここでは、データ７２および型情報７２１とする）
を同時に読み出し、内部バス４に送出する。
【００４３】内部バス４に送出されたデータレジスタの
データ７２および型情報７２１は、演算実行器６に入力
される。
【００４４】また、命令制御器３は、命令語中のオペレ
ーションコードを実行命令バス４１を介して演算実行器
６に送出する。
【００４５】次に、命令制御器３は、命令語中の型情報
フィールドの型情報（実行結果の型情報）を実行命令バ
ス４１を介して演算実行器６に送出する。
【００４６】演算実行器６では、まず、型情報比較器６
２が、型情報７１１と型情報７２１とを比較し、型情報
７１１と型情報７２１とが不一致である場合は、例外割
込みを発生させ、割込みバス４２を介して命令制御器３
に通知する。
【００４７】図３の例では、データ７１の有効ビット幅
とデータ７２の有効ビット幅とが異なっているので、型
情報比較器６２は、例外割込みを発生し、割込みバス４
２を介して命令制御器３に通知する。
【００４８】命令制御器３は、割込みバス４２を介して
例外割込みを受けると、ソフトウェアによる専用の例外
処理を起動する。
【００４９】なお、型情報比較器６２において、例外割
込みを発生させずに、型情報７１１および型情報７２１
の比較のみが行われるようにしてもよい。
【００５０】型情報比較６２による型情報７１１と型情
報７２１との比較結果が一致であった場合には、演算実
行器６は、データ７１およびデータ７２をオペランドと
するオペランドコードに従って演算命令を実行し、演算
結果の型情報が示すデータ型および有効データ幅の実行
結果ならびにその型情報を内部バス４を介して該当する
データレジスタおよび型情報レジスタに格納する。
【００５１】一方、命令制御器３は、入力された命令語
のオペレーションコードが入出力命令であることを示し
ていれば、命令語中のレジスタ１およびレジスタ２のフ
ィールドに基づいて、データレジスタ５１〜５ｎのうち
の該当するデータレジスタに対して読み出し指示を行
う。
【００５２】また、命令制御器３は、命令語中のオペレ
ーションコードを実行命令バス４１を介して入出力実行
器２に送出する。
【００５３】次に、命令制御器３は、命令語中の型情報
フィールドの型情報を実行命令バス４１を介して入出力
実行器２に送出する。
【００５４】入出力実行器２では、型情報比較器２２
が、内部バス４を介して入力される型情報レジスタの型
情報と実行命令バス４１を介して入力される命令語中の
型情報とを比較し、両型情報が一致していればオペレー
ションコードに従って入出力命令を実行する。
【００５５】両型情報が異なっている場合は、型情報比
較器２２は、例外割込みを発生させ、割込みバス４２を
介して命令制御器３に通知する。
【００５６】命令制御器３は、例外割込みを受けると、
ソフトウェアによる専用の例外処理を起動する。
【００５７】図４は、本発明の第２の実施の形態に係る
マイクロプロセッサ１の構成を示す回路ブロック図であ
る。本実施の形態に係るマイクロプロセッサ１は、図１
に示した第１の実施の形態に係るマイクロプロセッサ１
と比較して、入出力実行器２に型変換テーブル２３およ
び型変換器２４が実装され、演算実行器６に型変換テー
ブル６３および型変換器６４が実装されている点だけが
異なっている。したがって、その他の回路要素は、第１
の実施の形態に係るマイクロプロセッサ１の場合と同様
に構成されて同様に配置されているので、対応する回路
要素には同一符号を付してそれらの詳しい説明を省略す
る。
【００５８】図５は、第２の実施の形態に係るマイクロ
プロセッサ１において、型情報比較器６２が、型変換テ
ーブル６３を用いて型変換器６４を制御する過程を例示
する図である。この例では、データ７２は、データ７１
の半分の有効ビット幅であり、その旨が型情報７１１お
よび７２１に反映されているものとする。
【００５９】図６は、型変換テーブル２３および６３の
内容を例示する図である。型変換テーブル２３および６
３は、横軸がデータの型情報（データ型および有効ビッ
ト幅）に、縦軸が実行結果の型情報（データ型および有
効ビット幅）にそれぞれ対応し、各行列要素に型変換が
可能であるかあるいは例外割込みを発生する（型変換が
不可能である）かが指定されている。
【００６０】次に、このよう構成された第２の実施の形
態に係るマイクロプロセッサ１の動作について、図４な
いし図６を参照して、既述した第１の実施の形態に係る
マイクロプロセッサ１の動作との相違点を中心に説明す
る。
【００６１】第１の実施の形態に係るマイクロプロセッ
サ１の場合と同様にして、内部バス４に送出されたデー
タレジスタのデータ７１および型情報７１１とデータ７
２および型情報７２１とは、演算実行器６に順次入力さ
れる。
【００６２】また、命令制御器３は、命令語中の型情報
フィールドの型情報（実行結果の型情報）を実行命令バ
ス４１を経由して演算実行器６に送出する。
【００６３】演算実行器６では、型情報比較器６２が、
型情報７１１と型情報７２１とを比較する。
【００６４】また、型情報比較器６２は、型変換テーブ
ル６３を参照して、型情報７１１と型情報７２１との組
み合わせならびに型情報７１１および７２１と実行結果
の型情報との組み合わせが、型変換を実行する組み合わ
せであるか否かを判定する。型変換を実行する組み合わ
せでない場合には、型情報比較器６２は、第１の実施の
形態に係るマイクロプロセッサ１の場合と同様に、例外
割込みを割込みバス４２を介して命令制御器３に送出す
る。型変換を実行する組み合わせの場合には、型変換器
６４が、データ７１および７２または演算結果を指定さ
れた型に変換する。図５の例では、データ７２がデータ
７１と同じ有効ビット幅となるようにビット拡張され、
データ７２' に型変換されている。
【００６５】なお、型情報比較器２２および６２におい
て、例外割込みを発生させずに、型情報の比較およびデ
ータの型変換のみが行われるようにしてもよい。
【００６６】図７は、本発明の第３の実施の形態に係る
マイクロプロセッサ１の構成を示す回路ブロック図であ
る。本実施の形態に係るマイクロプロセッサ１は、図４
に示した第２の実施の形態に係るマイクロプロセッサ１
に対して、命令制御器３と型変換テーブル２３および６
３との間を接続する型変換テーブル更新バス３２を実装
するようにしたものである。したがって、その他の回路
要素は、第２の実施の形態に係るマイクロプロセッサ１
の場合と同様に構成されて同様に配置されているので、
対応する回路要素には同一符号を付してそれらの詳しい
説明を省略する。
【００６７】図８は、第３の実施の形態に係るマイクロ
プロセッサ１において、マイクロプロセッサ１の特殊命
令により型変換テーブル２３および６３の行列要素がど
のように更新されるのかを例示する図である。
【００６８】図９は、第３の実施の形態に係るマイクロ
プロセッサ１において、マイクロプロセッサ１の特殊命
令により型変換テーブル２３および６３の複数の行列要
素を一括変換する例を示す図である。
【００６９】次に、このように構成された第３の実施の
形態に係るマイクロプロセッサ１の動作について、図７
ないし図９を参照して、既述した第１および第２の実施
の形態に係るマイクロプロセッサ１の動作との相違点を
中心に説明する。
【００７０】命令制御器３は、命令バス３１を介して型
変換テーブル２３および６３を更新する特殊命令を入力
した場合、型変換テーブル更新バス３２を用い、型変換
テーブル２３および６３を更新する。１つの命令で型変
換テーブル２３および６３の複数の行列要素を更新する
か、特定の行列要素のみを更新するかは、マイクロプロ
セッサ１の命令の実装方法により異なる。
【００７１】例えば、図８を参照すると、データの有効
データ幅が１６ｂｉｔ、実行結果の有効データ幅が８ｂ
ｉｔの行列要素について、更新前は例外割込み処理であ
ったが（図６参照）、更新後は変換可能に変更されてい
る。
【００７２】また、図９を参照すると、実行結果の有効
ビット幅が６４ｂｉｔの行列要素の全てが、型変換の実
行から例外割込みの発生に変更されている。
【００７３】図１０は、本発明の第４の実施の形態に係
るマイクロプロセッサ１の要部を示す回路ブロック図で
ある。本実施の形態に係るマイクロプロセッサ１は、デ
ータの有効ビット幅以外のデータ型に違いがある場合に
データ型に応じて固定小数点演算実行器６１１または浮
動小数点演算実行器６１２を選択するものであり、演算
実行器６が、型情報比較器６２，型変換テーブル６３お
よび型変換器６４を含む型整合器６０と、型識別器６１
１１を含む固定小数点演算実行器６１１と、型識別器６
１２１を含む浮動小数点演算実行器６１２とから構成さ
れている。なお、その他の回路要素は、図７に示した第
３の実施の形態に係るマイクロプロセッサ１の場合と同
様に構成されて同様に配置されているので、対応する回
路要素には同一符号を付してそれらの詳しい説明を省略
する。
【００７４】次に、このように構成された第４の実施の
形態に係るマイクロプロセッサ１の動作について、図１
０を参照して、既述した第１ないし第３の実施の形態に
係るマイクロプロセッサ１の動作との相違点を中心に説
明する。
【００７５】いま、データ７１および７２は、ともに固
定小数点データであり、かつデータ７２は、データ７１
の半分の有効ビット幅であり、その旨が型情報７１１お
よび７２１に反映されているものとする。
【００７６】内部バス４を介してデータ７１および型型
情報７１１ならびにデータ７２および型情報７２１が型
整合器６０に入力されると、型情報比較器６２は、デー
タ７１および７２ともに固定小数点データであることを
認識し、型情報テーブル６３を参照して型変換を実行す
る組み合わせであると判断する。このため、型変換器６
４は、データ７２をデータ７２’に型変換して出力す
る。
【００７７】出力されたデータ７１および型情報７１１
ならびにデータ７２’および型情報７２１は、型整合器
６０を経てデータ７１および７２を固定小数点演算実行
器６１１に送付されるが、同時に浮動小数点演算実行器
６２１にも送付される。
【００７８】固定小数点演算実行器６１１では、型識別
器６１１１が、型情報７１１および７２１を参照してデ
ータ７１および７２' が自演算実行器に対して送付され
たデータであるかどうかを判定する。型情報７１１およ
び７２１で示されるデータ型が固定小数点であるため、
固定小数点演算実行器６１１は、データ７１および７
２’を用いた固定小数点演算を実行する。
【００７９】一方、浮動小数点演算実行器６１２では、
型識別器６１２１が、型情報７１１および７２１を参照
してデータ７１および７２' が自演算実行器に対して送
付されたデータであるかどうかを判定する。型情報７１
１および７２１で示されるデータ型が固定小数点である
ため、型識別器６１２１は、データ型が合わないことを
識別する。このため、浮動小数点演算実行器６１２は、
データ７１および７２’を無視する。
【００８０】なお、データ７１および７２' が浮動小数
点データである場合は、固定小数点演算実行器６１１が
データ７１および７２' を無視し、浮動小数点演算実行
器６１２がデータ７１および７２’を用いて浮動小数点
演算を実行することはいうまでもない。
【００８１】図１１は、本発明の第５の実施の形態に係
るマイクロプロセッサ１の構成を示す回路ブロック図で
ある。本実施の形態に係るマイクロプロセッサ１は、デ
ータの有効ビット幅以外のデータ型に違いがある場合
に、データ型に応じて固定小数点演算実行器６１１また
は浮動小数点演算実行器６１２を選択するものであり、
入出力実行器２と、命令制御器３と、内部バス４と、外
部バス１１と、命令バス３１と、型変換テーブル更新バ
ス３２と、実行命令バス４１と、割込みバス４２と、デ
ータレジスタ５１〜５ｎと、型情報レジスタ５１１〜５
ｎ１と、固定小数点演算実行器６１１と、浮動小数点演
算実行器６１２とから、その主要部が構成されている。
【００８２】固定小数点演算実行器６１１は、型情報比
較器６１１２と、型変換テーブル６１１３と、型変換器
６１１４とを含んで構成されている。
【００８３】浮動小数点演算実行器６１２は、型情報比
較器６１２２と、型変換テーブル６１２３と、型変換器
６１２４とを含んで構成されている。
【００８４】なお、第５の実施の形態に係るマイクロプ
ロセッサ１は、図７に示した第３の実施の形態に係るマ
イクロプロセッサ１における演算実行器６を、固定小数
点演算実行器６１１および浮動小数点演算実行器６１２
に分割したものに相当するので、対応する回路要素には
同一符号を付してそれらの詳しい説明を省略する。
【００８５】次に、このように構成された第５の実施の
形態に係るマイクロプロセッサ１の動作について、図１
１を参照して、既述した第１ないし第４の実施の形態に
係るマイクロプロセッサ１の動作との相違点を中心に説
明する。
【００８６】命令制御器３は、入力された命令語を解析
し、オペレーションコードが固定小数点演算命令である
ことを示していれば命令語中のオペレーションコードを
実行命令バス４１を介して固定小数点演算実行器６１１
に送出し、オペレーションコードが浮動小数点演算命令
であることを示していれば命令語中のオペレーションコ
ードを実行命令バス４１を介して浮動小数点演算実行器
６１２に送出する。
【００８７】固定小数点演算実行器６１１では、型情報
比較器６１１２が、型変換テーブル６１１３を参照して
型情報の比較を行い、型情報の組み合わせが型変換を実
行する組み合わせであれば、型変換器６１１４が、デー
タの型変換を行った上で固定小数点演算を実行する。ま
た、型情報の組み合わせが型変換を実行する組み合わせ
でなければ、型情報比較器６１１２が、例外割込みを発
生して割込みバス４２を介して命令制御器３に送出す
る。
【００８８】同様に、浮動小数点演算実行器６１２で
は、型情報比較器６１２２が型変換テーブル６１２３を
参照して型情報の比較を行い、型情報の組み合わせが型
変換を実行する組み合わせであれば、型変換器６１２４
が、データの型変換を行った上で浮動小数点演算を実行
する。また、型情報の組み合わせが型変換を実行する組
み合わせでなければ、型情報比較器６１２２が、例外割
込みを発生して割込みバス４２を介して命令制御器３に
送出する。
【００８９】
【発明の効果】第１の効果は、マイクロプロセッサの世
代交代によるビット幅拡張によってレジスタの有効ビッ
ト幅に変動が生じた場合に対し、プログラムの動作を保
証することが可能になることである。その理由は、命令
に使用するデータの型情報同士あるいはデータの型情報
と命令の実行結果の型情報との組み合わせが型変換を実
行する組み合わせであれば、データの型変換を自動的に
行うようにしたからである。
【００９０】第２の効果は、プログラムの開発初期段階
で問題となる、データ型の誤りによるバグの発生を未然
に防ぐことが可能になるということである。その理由
は、命令に使用するデータの型情報同士あるいはデータ
の型情報と命令の実行結果の型情報との組み合わせが型
変換を実行する組み合わせでなければ、例外割込みを発
生して、例外処理を実行させるようにしたからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るマイクロプロ
セッサの構成を示す回路ブロック図である。
【図２】第１の実施の形態に係るマイクロプロセッサに
おいて使用する命令語の内容を例示する図である。
【図３】第１の実施の形態に係るマイクロプロセッサに
おける型情報が一致しない場合の例外割込みの発生を説
明する図である。
【図４】本発明の第２の実施の形態に係るマイクロプロ
セッサの構成を示す回路ブロック図である。
【図５】第２の実施の形態に係るマイクロプロセッサに
おける型情報が一致しない場合に型変換を行う例を説明
する図である。
【図６】図４および図５中の型変換テーブルの内容を例
示する図である。
【図７】本発明の第３の実施の形態に係るマイクロプロ
セッサの構成を示す回路ブロック図である。
【図８】図６に示した型変換テーブルの行列要素が特殊
命令により更新される場合を例示する図である。
【図９】図６に示した型変換テーブルの複数の行列要素
が特殊命令により一括更新される場合を例示する図であ
る。
【図１０】本発明の第４の実施の形態に係るマイクロプ
ロセッサの要部を示す回路ブロック図である。
【図１１】本発明の第５の実施の形態に係るマイクロプ
ロセッサの構成を示す回路ブロック図である。
【符号の説明】
１ マイクロプロセッサ ２ 入出力実行器 ３ 命令制御器 ４ 内部バス ６ 演算実行器 １１ 外部バス ２２ 型情報比較器 ２３ 型変換テーブル ２４ 型変換器 ３１ 命令バス ３２ 型変換テーブル更新バス ４１ 実行命令バス ４２ 割込みバス ５１〜５ｎ データレジスタ ６２ 型情報比較器 ６３ 型変換テーブル ６４ 型変換器 ７１，７２ データ ７２' 変換されたデータ ５１１〜５ｎ１ 型情報 ６１１ 固定小数点演算実行器 ６１２ 浮動小数点演算実行器 ７１１，７２１ 型情報 ６１１２，６１２２ 型情報比較器 ６１１３，６１２３ 型変換テーブル ６１１４，６１２４ 型変換器

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のデータレジスタと、 前記データレジスタの各々に付随し該データレジスタに
    保持されるデータの型情報を保持する複数の型情報レジ
    スタと、 前記データレジスタのデータと前記型情報レジスタの型
    情報とを同時に転送可能な内部バスと、 実行結果の型情報およびデータの型情報を行および列と
    し、型変換の実行可否を行列要素とする型変換テーブル
    と、 実行結果の型情報を指定した命令の実行に際して該命令
    の実行結果の型情報と該命令が要求するデータレジスタ
    に付随する型情報レジスタの型情報との組み合わせが型
    変換を実行する組み合わせであるかどうかを前記型変換
    テーブルを参照して判断し、これら型情報の組み合わせ
    が型変換を実行する組み合わせでない場合には例外割込
    みを発生する型情報比較器と、 この型情報比較器により前記型情報の組み合わせが型変
    換を実行する組み合わせであることが検出された場合に
    はデータの型変換を実行する型変換器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、外部バスを通じて外部
    との入出力を行う入出力実行器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、演算を実行する演算実
    行器と、 前記入出力実行器から命令バスを介して入力した命令語
    を解析し、命令を実行命令バスを介して前記入出力実行
    器および前記演算実行器に送出するとともに、前記型情
    報比較器から例外割込みを割込みバスを介して入力し専
    用の例外処理を起動する命令制御器とを有することを特
    徴とするマイクロプロセッサ。
  2. 【請求項２】 複数のデータレジスタと、 前記データレジスタの各々に付随し該データレジスタに
    保持されるデータの型情報を保持する複数の型情報レジ
    スタと、 前記データレジスタのデータと前記型情報レジスタの型
    情報とを同時に転送可能な内部バスと、 実行結果の型情報およびデータの型情報を行および列と
    し、型変換の実行可否を行列要素とする型変換テーブル
    と、 実行結果の型情報を指定した命令の実行に際して該命令
    の実行結果の型情報と該命令が要求するデータレジスタ
    に付随する型情報レジスタの型情報との組み合わせが型
    変換を実行する組み合わせであるかどうかを前記型変換
    テーブルを参照して判断し、これら型情報の組み合わせ
    が型変換を実行する組み合わせでない場合には例外割込
    みを発生する型情報比較器と、 この型情報比較器により前記型情報の組み合わせが型変
    換を実行する組み合わせであることが検出された場合に
    はデータの型変換を実行する型変換器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、外部バスを通じて外部
    との入出力を行う入出力実行器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を含む型整合器と、型識別器を含む固定小数点演算
    実行器と、型識別器を含む浮動小数点演算実行器とを備
    え、前記内部バスを介して前記データレジスタのデータ
    と該データレジスタに付随する前記型情報レジスタの型
    情報とを同時に受信し、演算を実行する演算実行器と、 前記入出力実行器から命令バスを介して入力した命令語
    を解析し、命令を実行命令バスを介して前記入出力実行
    器および前記演算実行器に送出するとともに、前記型情
    報比較器から例外割込みを割込みバスを介して入力し専
    用の例外処理を起動する命令制御器とを有することを特
    徴とするマイクロプロセッサ。
  3. 【請求項３】 複数のデータレジスタと、 前記データレジスタの各々に付随し該データレジスタに
    保持されるデータの型情報を保持する複数の型情報レジ
    スタと、 前記データレジスタのデータと前記型情報レジスタの型
    情報とを同時に転送可能な内部バスと、 実行結果の型情報およびデータの型情報を行および列と
    し、型変換の実行可否を行列要素とする型変換テーブル
    と、 実行結果の型情報を指定した命令の実行に際して該命令
    の実行結果の型情報と該命令が要求するデータレジスタ
    に付随する型情報レジスタの型情報との組み合わせが型
    変換を実行する組み合わせであるかどうかを前記型変換
    テーブルを参照して判断し、これら型情報の組み合わせ
    が型変換を実行する組み合わせでない場合には例外割込
    みを発生する型情報比較器と、 この型情報比較器により前記型情報の組み合わせが型変
    換を実行する組み合わせであることが検出された場合に
    はデータの型変換を実行する型変換器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、外部バスを通じて外部
    との入出力を行う入出力実行器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、固定小数点演算を実行
    する固定小数点演算実行器と、 前記型情報比較器，前記型変換テーブルおよび前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、浮動小数点演算を実行
    する浮動小数点演算実行器と、 前記入出力実行器から命令バスを介して入力した命令語
    を解析し、命令を実行命令バスを介して前記入出力実行
    器，前記固定小数点演算実行器または前記浮動小数点演
    算実行器に送出するとともに、前記型情報比較器から例
    外割込みを割込みバスを介して入力し専用の例外処理を
    起動する命令制御器とを有することを特徴とするマイク
    ロプロセッサ。
  4. 【請求項４】 複数のデータレジスタと、 前記データレジスタの各々に付随し該データレジスタに
    保持されるデータの型情報を保持する複数の型情報レジ
    スタと、 前記データレジスタのデータと前記型情報レジスタの型
    情報とを同時に転送可能な内部バスと、 データの型情報を行および列とし、型変換の実行可否を
    行列要素とする型変換テーブルと、 複数の型情報レジスタの型情報を比較し、これら型情報
    の組み合わせが型変換を実行する組み合わせであるかど
    うかを前記型変換テーブルを参照して判断し、これら型
    情報の組み合わせが型変換を実行する組み合わせでない
    場合には例外割込みを発生する型情報比較器と、 この型情報比較器により前記型情報の組み合わせが型変
    換を実行する組み合わせであることが検出された場合に
    はデータの型変換を実行する型変換器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、外部バスを通じて外部
    との入出力を行う入出力実行器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、演算を実行する演算実
    行器と、 前記入出力実行器から命令バスを介して入力した命令語
    を解析し、命令を実行命令バスを介して前記入出力実行
    器および前記演算実行器に送出するとともに、前記型情
    報比較器から例外割込みを割込みバスを介して入力し専
    用の例外処理を起動する命令制御器とを有することを特
    徴とするマイクロプロセッサ。
  5. 【請求項５】 複数のデータレジスタと、 前記データレジスタの各々に付随し該データレジスタに
    保持されるデータの型情報を保持する複数の型情報レジ
    スタと、 前記データレジスタのデータと前記型情報レジスタの型
    情報とを同時に転送可能な内部バスと、 データの型情報を行および列とし、型変換の実行可否を
    行列要素とする型変換テーブルと、 複数の型情報レジスタの型情報を比較し、これら型情報
    の組み合わせが型変換を実行する組み合わせであるかど
    うかを前記型変換テーブルを参照して判断し、これら型
    情報の組み合わせが型変換を実行する組み合わせでない
    場合には例外割込みを発生する型情報比較器と、 この型情報比較器により前記型情報の組み合わせが型変
    換を実行する組み合わせであることが検出された場合に
    はデータの型変換を実行する型変換器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、外部バスを通じて外部
    との入出力を行う入出力実行器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を含む型整合器と、型識別器を含む固定小数点演算
    実行器と、型識別器を含む浮動小数点演算実行器とを備
    え、前記内部バスを介して前記データレジスタのデータ
    と該データレジスタに付随する前記型情報レジスタの型
    情報とを同時に受信し、演算を実行する演算実行器と、 前記入出力実行器から命令バスを介して入力した命令語
    を解析し、命令を実行命令バスを介して前記入出力実行
    器および前記演算実行器に送出するとともに、前記型情
    報比較器から例外割込みを割込みバスを介して入力し専
    用の例外処理を起動する命令制御器とを有することを特
    徴とするマイクロプロセッサ。
  6. 【請求項６】 複数のデータレジスタと、 前記データレジスタの各々に付随し該データレジスタに
    保持されるデータの型情報を保持する複数の型情報レジ
    スタと、 前記データレジスタのデータと前記型情報レジスタの型
    情報とを同時に転送可能な内部バスと、 データの型情報を行および列とし、型変換の実行可否を
    行列要素とする型変換テーブルと、 複数の型情報レジスタの型情報を比較し、これら型情報
    の組み合わせが型変換を実行する組み合わせであるかど
    うかを前記型変換テーブルを参照して判断し、これら型
    情報の組み合わせが型変換を実行する組み合わせでない
    場合には例外割込みを発生する型情報比較器と、 この型情報比較器により前記型情報の組み合わせが型変
    換を実行する組み合わせであることが検出された場合に
    はデータの型変換を実行する型変換器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、外部バスを通じて外部
    との入出力を行う入出力実行器と、 前記型変換テーブル，前記型情報比較器および前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、固定小数点演算を実行
    する固定小数点演算実行器と、 前記型情報比較器，前記型変換テーブルおよび前記型変
    換器を備え、前記内部バスを介して前記データレジスタ
    のデータと該データレジスタに付随する前記型情報レジ
    スタの型情報とを同時に受信し、浮動小数点演算を実行
    する浮動小数点演算実行器と、 前記入出力実行器から命令バスを介して入力した命令語
    を解析し、命令を実行命令バスを介して前記入出力実行
    器，前記固定小数点演算実行器または前記浮動小数点演
    算実行器に送出するとともに、前記型情報比較器から例
    外割込みを割込みバスを介して入力し専用の例外処理を
    起動する命令制御器とを有することを特徴とするマイク
    ロプロセッサ。
  7. 【請求項７】 前記型変換テーブルが、マイクロプロセ
    ッサの特殊命令により書換え可能である請求項１，２，
    ３，４，５，または６記載のマイクロプロセッサ。
  8. 【請求項８】 前記型情報が、データ型および有効ビッ
    ト幅でなる請求項１，２，３，４，５，または６記載の
    マイクロプロセッサ。
  9. 【請求項９】 前記請求項項１，２，３，４，５，また
    は６記載のマイクロプロセッサをコアとして組み込んだ
    ことを特徴とする大規模集積回路。
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