JP2826318B2

JP2826318B2 - 検査機能を備えた文字データ処理用集積回路

Info

Publication number: JP2826318B2
Application number: JP63099517A
Authority: JP
Inventors: 寿夫鎌田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-04-22
Filing date: 1988-04-22
Publication date: 1998-11-18
Anticipated expiration: 2013-11-18
Also published as: JPH01270468A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、文字放送受信機に用いられる文字データ
処理用集積回路に係り、特に内部のデータ処理状況の検
査を容易に行なう検査機能を備えたものに関する。

（従来の技術）周知のように、文字放送受信機能を備えたテレビジョ
ン受像機は、一般に、第４図に示すようなシステム構成
となされている。簡単に説明すると、テレビジョン受像
機11から出力される複合映像信号は、RGBマルチコネク
タ12及び該コネクタ12とフォノ端子13との切換スイッチ
14を介して、波形等化器15に供給される。

この波形等化器15は、等化及び非等化を切換えるスイ
ッチ16が等化側に切換えられた状態で、複合映像信号中
に含まれる文字信号をデジタル化するとともに、近接ゴ
ーストで歪んだ文字信号の補正を行なうものである。そ
して、この波形等化器15から出力された文字データは、
文字データ取込み回路17に供給される。

ここで、上記文字データ取込み回路17は、取込みクロ
ック再生回路18で生成された取込みクロックに基づいて
文字データを取込むとともに、バスライン19を介してデ
ータバッファ回路20と文字データの伝送を行なうことに
より、文字データに対する誤り訂正処理を行なうもので
ある。

そして、文字データ取込み回路17から出力される文字
データは、表示制御回路21に供給される。この表示制御
回路21は、画像メモリ22に文字データを書込むタイミン
グと、画像メモリ22から文字データを読出すタイミング
とをそれぞれ制御するもので、画像メモリ22から表示制
御回路21を介して読出された文字データは、RGB出力回
路23及びRGBマルチコネクタ12を介してテレビジョン受
像機11に供袷され、ここに文字データの画像表示が行な
われる。

ここで、上記文字データ取込み回路17から出力される
文字データがコード化されている場合には、画像メモリ
22に書込む際に、キャラクターROM（読出し専用メモ
リ）24によってコード変換して画像メモリ22に書き込む
ようになされている。また、文字データ取込み回路17か
ら出力される文字データが音楽データである場合には、
音楽シンセサイザ25でアナログ的な音楽信号に変換す
る。そして、この音楽信号が、増幅回路26,映像・音声
切換回路27及びRGBマルチコネクタ12を介してテレビジ
ョン受像機11に供袷され、音楽再生が行なわれる。

また、上記表示制御回路21から出力される文字データ
は、NTSCエンコーダ28及び前記フォノ端子13を介して、
ビデオ入力付きのテレビジョン受像機29に供給され、画
像表示される、さらに、上記RGB出力回路23の出力中か
らは、映像・音声切換回路27で音声出力が抽出されて、
フォノ端子13を介してテレビジョン受像機29に供給さ
れ、音声再生が行なわれる。

なお、第４図中、表示クロック再生色同期回路30は、
文字データ取込み回路17で生成される文字データに所定
の色情報を付加する作用を行なっている。また、表示出
力回路31は、テレビジョン受像器11,29の状態や各種メ
ッセージの表示に供される。さらに、リモコン装置本体
32からの照射光をリモコン受光器33で受光し、その内容
をマクロコンピュータ34で判別することにより、遠隔操
作が可能となっている。また、画像メモリ22の内容を、
バスライン19,プリンタインターフェース35及びプリン
タ端子36を介してプリンタ37に出力することにより、画
面印刷を行なうことができる。

そして、上記の各種動作は、全てプログラムROM38の
内容に基づいて、中央演算処理回路（以下CPUという）3
9及びCPU周辺制御回路40が、各種回路の動作タイミング
を制御することにより行なわれ、これら全ての回路は電
源回路41からの電源供袷によって動作される。

ところで、近年の半導体技術の進展はめざましく、1.
5μｍ設計ルールや1.0μｍ設計ルール等の採用による高
集積化により大容量メモリが出現しているとともに、メ
モリとランダム論理回路とを混在させて１チップ化した
大規模集積回路（以下LSIという）も実現可能となって
いる。

そこで、上述した文字放送受信システムにあっては、
文字データ取込み回路17とデータバッファ回路20とを同
一チップ上に形成して、１つのLSIとすることが考えら
れている。第５図は、文字データ取込み回路とデータバ
ッファ回路とを同一チップ上に形成した、従来の文字デ
ータ処理用集積回路を示している。

すなわち、第５図中42はLSIで、前記波形等化器15か
ら出力される文字データが、入力端子43を介して供給さ
れる文字データ取込み回路44と、文字データの書込み及
び読出しを行なうデータバッファ回路45とが混在されて
いる。また、このLSI42には、該LSI42を外部から制御す
るためのマイクロプロセッサ46のアドレスバス46a,デー
タバス46b及びアクセスバス46cがそれぞれ接続される接
続端子47〜49がそれぞれ設けられている。

ここで、上記文字データ取込み回路44に接続されたア
ドレスバス44a,データバス44b及びアクセスバス44cと、
接続端子47〜49に接続されたアドレスバス50,データバ
ス51及びアクセスバス52とは、切換回路53,54及びバッ
ファ制御回路55の各２つの入力端にそれぞれ対応的に接
続されている。そして、各切換回路53,54の出力端は、
データバッフア回路45のアドレスバス45a及びデータバ
ス45bにそれぞれ接続されている。

また、上記バッファ制御回路55は、例えばマイクロプ
ロセッサ46からアクセスバス46c,接続端子49及びアクセ
スバス52を介してアクセス要求がなされたとき、マイク
ロプロセッサ46に対応するチップイネーブル信号MCEを
発生し、文字データ取込み回路44からアクセスバス44c
を介してアクセス要求がなされたとき、文字データ取込
み回路44に対応するチップイネーブル信号TCEを発生す
る。

そして、上記両チップイネーブル信号MCE,TCEは、切
換回路56の２つの入力端にそれぞれ対応的に供給されて
いる。また、切換回路56の出力端は、データバッファ回
路45のチップイネーブル端CEに接続されている。さら
に、バッファ制御回路55は、マイクロプロセッサ46及び
文字データ取込み回路44のうち、どちらからアクセス要
求がなされたかに応じて、各切換回路53,54,56に対応す
るセレクト信号SEを発生する。

このため、今、文字データ取込み回路44からアクセス
バス44cを介してバッファ制御回路55のアクセス要求が
なされたとすると、文字データ取込み回路44のアドレス
バス44a及びデータバス44bが、データバッファ回路45の
アドレスバス45a及びデータバス45bにそれぞれ接続され
るように、切換回路53,54が切換えられるとともに、チ
ップイネール信号TCEがデータバッファ回路45のチップ
イネーブル端CEに供給されるように、切換回路56が切換
えられ、文字データ取込み回路44とデータバッファ回路
45との間で文字データの伝送が行なわれて、例えば文字
データの誤り訂正等が行なわれるようになる。

一方、マイクロプロセッサ46からバッファ制御回路55
にアクセス要求がなされたとすると、接続端子47,48の
アドレスバス50及びデータバス51が、データバッファ回
路45のアドレスバス45a及びデータバス45bにそれぞれ接
続されるように、切換回路53,54が切換えられるととも
に、チップイネーブル信号MCEがデータバッファ回路45
のチップイネーブル端CEに供袷されるように、切換回路
56が切換えられ、マイクロプロセッサ46とデータバッフ
ァ回路45との間で文字データの伝送が行なわれるように
なる。

ところで、上記のようなLSI42において、文字データ
取込み回路44及びデータバッファ回路45の検査は、第６
図に示すフローチャートのように行なわれている。ま
ず、開始（ステップS1）されると、ステップS2で、マイ
クロプロセッサ46は、データバッファ回路45に所定の検
査用データを書込み、ステップS3で、データバッファ回
路45から書込んだ検査用データを読取る。

そして、ステップS4で、マイクロプロセッサ46は、書
込んだ検査用データと読み出した検査用データとの一致
を調べ、データバッファ回路45が正常か否かを判別す
る。この場合、正常でない（NO）と判別されると、ステ
ップS5で、マイクロプロセッサ46はデータバッファ回路
45を不良と判断する。

一方、ステップS4でデータバッファ回路45が正常であ
る（YES）と判断された場合、ステップS6でマイクロプ
ロセッサ46は、入力端子43に「検査用の文字データ」を
供給して、文字データ取込み回路44に取り込ませ、デー
タバッファ回路45に書込ませる。その後、ステップS7
で、マイクロプロセッサ46は、データバッファ回路45か
ら書込んだ検査用の文字データを読取り、ステップS8
で、入力端子43に入力した「検査用の文字データ」とデ
ータバッファ回路45から読み出した「検査用の文字デー
タ」との一致を調べ、文字データ取込み回路44が正常か
否かを判別する。

この場合、正常でない（NO）と判別されると、ステッ
プS9で、マイクロプロセッサ46は、文字データ取込み回
路44を不良と判断し、正常である（YES）と判断される
と終了（ステップ10）され、ここに、文字データ取込み
回路44及びデータバッファ回路45の検査が行なわれる。

しかしながら、上記のような従来の検査手段では、検
査作業が非常に煩雑で検査に要する時間を長くかかると
いう問題を有している。また、特に、マイクロプロセッ
サ46は、文字データの処理に際しては、データバッファ
回路45から文字データを読取る動作を行ない、データバ
ッファ回路45にデータを書込む動作は行なわないので、
データバッファ回路45に対する書込み機能を持たないよ
うに設計されることが多い。

このような場合、上記ステップS2〜S4の処理を行なう
ことができず、ステップS6〜S8の処理を多く繰り返し
て、文字データ取込み回路44及びデータバッファ回路45
の不良を判断しなければならず、検査に要する時間がな
お一層長くかかるものである。

そこで、従来より、検査に要する時間を短縮するため
に、文字データ取込み回路44及びデータバッファ回路45
に対して、直接外部からデータの入出力を行なえるよう
にすることも考えられているが、このようにすると、LS
I42の端子数が大幅に増加してしまうという不都合が生
じる。

（発明が解決しようとする課題）以上のように、文字データ取込み回路とデータバッフ
ァ回路とを１チップ化した、従来の文字データ処理用集
積回路では、文字データ取込み回路及びデータバッファ
回路のそれぞれの良否を検査する検査作業が非常に煩雑
で、検査に要する時間を長くかかるという問題を有して
いる。

そこで、この発明は上記事情を考慮してなされたもの
で、端子数を不必要に増加させることなく、文字データ
取込み回路及びデータバッファ回路のそれぞれの良否を
容易にかつ短時間で検査することができる極めて良好な
検査機能を備えた文字データ処理用集積回路を提供する
ことを目的とする。

［発明の構成］（課題を解決するための手段）すなわち、この発明に係る検査機能を備え文字データ
処理用集積回路は、文字データを取込んで所定の演算を
施す文字データ取込み回路の、前記文字データの書込み
及び読出しを行なうデータバッファ回路と、外部に設け
られる制御回路のアドレスバス及びデータバスが接続さ
れる接続端子と、この接続端子のアドレスバス及びデー
タバスと前記文字データ取込み回路のアドレスバス及び
データバスとを選択的に前記データバッファ回路のアド
レスバス及びデータバスに接続する切換回路とを１チッ
プ化してなる文字データ処理用集積回路において、外部
から検査要求用信号の供給される端子と、この端子に供
給された検査要求用信号に基づいて、前記データバッフ
ァ回路および前記切換回路の間のアドレスバス及びデー
タバスを、前記切換回路を介さずに前記接続端子および
前記切換回路の間のアドレスバス及びデータバスに接続
する接続回路とを具備してなることを特徴とする。

（作用）上記のような構成によれば、検査が要求された状態
で、データバッファ回路のアドレスバス及びデータバス
を、接続端子のアドレスバス及びデータバスに切換回路
を側路して接続するようにしたので、文字データ取込み
回路のアドレスバス及びデータバスを、データバッファ
回路のアドレスバス及びデータバスに接続するように切
換回路を設定すれば、文字データ取込み回路の取込み検
査を接続端子を介して行なうことができ、端子数の増加
を防止することができる。

また、文字データ取込み回路に取込んだ文字データ
を、データバッファ回路に書込むようにしておけば、文
字データ取込み回路に対する取込み検査の終了後、デー
タバッファ回路の内容を接続端子を介して読出すだけ
で、データバッファ回路の検査を行なうことができ、検
査時間を大幅に短縮化することができる。

（実施例）以下、この発明の一実施例について図面を参照して詳
細に説明する。第１図において、第５図と同一部分には
同一記号を付して示し、ここでは異なる部分についての
み述べる。すなわち、データバッファ回路45のアドレス
バス45a及びデータバス45bを、それぞれトライステート
57,58を介して、接続端子47のアドレスバス50及び接続
端子48のデータバス51に接続するようにしたことが、従
来と異なる部分である。

そして、これらトライステート57,58は、外部から入
力端子59を介して検査要求用信号が供給されたとき、デ
ータバッファ回路45のアドレスバス45a及びデータバス4
5bを、それぞれ切換回路53,54を介さず接続端子47のア
ドレスバス50及び接続端子48のデータバス51に接続させ
るものである。

上記のようなLSI42において、文字データ取込み回路4
4及びデータバッファ回路45の検査は、第２図に示すフ
ローチャートのように行なわれる。まず、開始（ステッ
プS11）されると、ステップS12で、入力端子59に検査要
求用信号が供給され、各トライステート57,58が導通状
態となされる。なお、このときには、マイクロプロセッ
サ46からのアクセスは禁止され、文字データ取込み回路
44からのアクセスが許可されるようになされている。次
に、ステップS13でマイクロプロセッサ46は、入力端子4
3に「検査用の文字データ」を供給し文字データ取込み
回路44に取り込ませ、この文字データ取込み回路44に取
り込まれた「検査用の文字データ」を、データバッファ
回路45に書込む。

この場合、文字データ取込み回路44から出力されるア
ドレスは、アドレスバス44a,切換回路53,アドレスバス4
5aを介してデータバッファ回路45へ供給されると共に、
更にアドレスバス45aからトライステート57,アドレスバ
ス50,接続端子47及びアドレスバス46aを介して、マイク
ロプロセッサ46に供給される。また、文字データ取込み
回路44から出力される「検査用の文字データ」は、デー
タバス44b,切換回路54,データバス45b,トライステート5
8,データバス51,接続端子48及びデータバス46bを介し
て、マイクロプロセッサ46に供給される。

このため、ステップS14で、マイクロプロセッサ46
は、入力端子43に入力した文字データと文字データ取込
み回路44で取込んだ文字データ及び対応するアドレスと
の実質的な一致を調べ、文字データ取込み回路44が正常
か否かを判別する、この場合、正常でない（NO）と判別
されると、ステップS15で、マイクロプロセッサ46は、
文字データ取込み回路44を不良と判断する。

一方、ステップS14で文字データ取込み回路44が正常
である（YES）と判断された場合、ステップS16で、マイ
クロプロセッサ46は、データバッファ回路45から先に書
込んだ「検査用の文字データ」を読出し、ステップS17
で、入力端子43に入力した「検査用の文字データ」との
アドレスを含んだ実質的な一致を調べ、データバッファ
回路45が正常か否かを判別する。そして、正常でない
（NO）と判別されると、ステップS18で、マイクロプロ
セッサ46は、データバッファ回路45を不良と判断し、正
常である（YES）と判断されると終了（ステップS19）さ
れ、ここに、文字データ取込み回路44及びデータバッフ
ァ回路45の検査が行なわれる。

したがって、上記実施例のような構成によれば、文字
データ取込み回路44の検査時とデータバッファ回路45の
検査時とで、同じ接続端子47,48を共用できるので、LSI
42の端子数が不必要に増加することを防止することがで
きる。また、データバッファ回路45の検査時には、文字
データ取込み回路44の検査時に書き込まれた「検査用の
文字データ」を、データバッファ回路45から読み出すだ
けでよいので、検査時間の短縮化を図ることができる。

次に、第３図は、この発明の他の実施例を示すフロー
チャートである。すなわち、開始（ステップS20）され
てから、文字データ取込み回路44が不良と判断されるス
テップS24までは、第２図に示したステップS11〜S15と
同様である。そして、ステップS23で文字データ取込み
回路44が正常である（YES）と判断された場合、ステッ
プS25で、文字データ取込み回路44によって「検査用の
文字データ」の誤り訂正動作が実行されるようになる。

ところで、この文字データ取込み回路44による文字デ
ータの誤りの訂正動作は、前述したように、文字データ
取込み回路44とデータバッファ回路45との間でデータ伝
送を行なうことにより実現される。そして、文字データ
取込み回路44とデータバッファ45との間を伝送されるデ
ータは、全て接続端子47,48を介してマイクロプロセッ
サ46に供袷される。

このため、ステップ26で、マイクロプロセッサ46は、
文字データ取込み回路44とデータバッファ回路45との間
を伝送されるデータをみて、正常な誤り訂正動作が行な
われているか否かを判別する。そして、正常な誤り訂正
動作が行なわれていなければ（NO）、ステップS27で、
マイクロプロセッサ46は、データバッファ回路45を不良
と判断し、正常な誤り訂正動作が行なわれていれば（YE
S）、終了（ステップS28）される。

したがって、第３図に示すような手段によっても、上
記実施例と同様な効果を得ることができる。また、第２
図及び第３図に示した動作説明では、マイクロプロセッ
サ46が文字データ取込み回路44及びデータバッファ回路
45の良否を判断しているが、これに限らず、例えば検査
時に接続端子47,48に図示しない検査装置を接続して検
査を行なうようにしてもよいことは勿論である。

なお、この発明は上記各実施例に限定されるものでは
なく、この外その要旨を逸脱しない範囲で種々変形して
実施することができる。

［発明の効果］以上詳述したようにこの発明によれば、端子数を不必
要に増加させることなく、文字データ取込み回路及びデ
ータバッファ回路のそれぞれの良否を容易にかつ短時間
で検査することができる極めて良好な検査機能を備えた
文字データ処理用集積回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る検査機能を備えた文字データ処
理用集積回路の一実施例を示すブロック構成図、第２図
は同実施例の動作を説明するためのフローチャート、第
３図はこの発明の他の実施例を示すフローチャート、第
４図は文字放送受信機能を備えたテレビジョン受像機の
一般的なシステム構成を示すブロック構成図、第５図は
従来の文字データ処理用集積回路を示すブロック構成
図、第６図は同従来集積回路の検査動作を説明するため
のフローチャートである。 11……テレビジョン受像機、12……RGBマルチコネク
タ、13……フォノ端子、14……切換スイッチ、15……波
形等化器、16……スイッチ、17……文字データ取込み回
路、18……取込みクロック再生回路、19……バスライ
ン、20……データバッファ回路、21……表示制御回路、
22……画像メモリ、23……RGB出力回路、24……キャラ
クターROM、25……音楽シンセサイザ、26……増幅回
路、27……映像・音声切換回路、28……NTSCエンコー
ダ、29……テレビジョン受像機、30……表示クロック再
生色同期回路、31……表示出力回路、32……リモコン装
置本体、33……リモコン受光器、34……マイクロコンピ
ュータ、35……プリンタインターフェース、36……プリ
ンタ端子、37……プリンタ、38……プログラムROM、39
……CPU、40……CPU周辺制御回路、41……電源回路、42
……LSI、43……入力端子、44……文字データ取込み回
路、45……データバッファ回路、46……マイクロプロセ
ッサ、47〜49……接続端子、50……アドレスバス、51…
…データバス、52……アクセスバス、53,54……切換回
路、55……バッファ制御回路、56……切換回路、57,58
……トライステート、59……入力端子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｎ 7/03 7/035

Claims

(57)【特許請求の範囲】

【請求項１】文字データを取込んで所定の演算を施す文
字データ取込み回路と、前記文字データの書込み及び読出しを行なうデータバッ
ファ回路と、外部に設けられる制御回路のアドレスバス及びデータバ
スが接続される接続端子と、この接続端子のアドレスバス及びデータバスと前記文字
データ取込み回路のアドレスバス及びデータバスとを選
択的に前記データバッファ回路のアドレスバス及びデー
タバスに接続する切換回路とを１チップ化してなる文字
データ処理用集積回路において、外部から検査要求用信号の供給される端子と、この端子に供給された検査要求用信号に基づいて、前記データバッファ回路および前記切換回路の間のアド
レスバス及びデータバスを、前記切換回路を介さずに前
記接続端子および前記切換回路の間のアドレスバス及び
データバスに接続する接続回路とを具備してなることを
特徴とする検査機能を備えた文字データ処理用集積回
路。