JP2825042B2 - U / B conversion circuit - Google Patents

U / B conversion circuit

Info

Publication number
JP2825042B2
JP2825042B2 JP4139279A JP13927992A JP2825042B2 JP 2825042 B2 JP2825042 B2 JP 2825042B2 JP 4139279 A JP4139279 A JP 4139279A JP 13927992 A JP13927992 A JP 13927992A JP 2825042 B2 JP2825042 B2 JP 2825042B2
Authority
JP
Japan
Prior art keywords
signal
circuit
nand gates
clock
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4139279A
Other languages
Japanese (ja)
Other versions
JPH06169258A (en
Inventor
宏 原野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP4139279A priority Critical patent/JP2825042B2/en
Publication of JPH06169258A publication Critical patent/JPH06169258A/en
Application granted granted Critical
Publication of JP2825042B2 publication Critical patent/JP2825042B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、U/B(ユニポーラ/
バイポーラ)変換回路に関し、特に伝送装置置などで使
用されるユニポーラ信号をバイポーラ信号へ変換するU
/B変換回路に関する。
The present invention relates to U / B (unipolar /
Bipolar) conversion circuit, particularly for converting a unipolar signal used in a transmission device into a bipolar signal
/ B conversion circuit.

【0002】[0002]

【従来の技術】従来、この種のU/B変換回路は図2に
示すものである。図2において、+極性のユニポーラ信
号101と−極性のユニポーラ信号102とはそれぞれ
NANDゲート3,4の一方の入力端子に入力され、ク
ロック信号103はRC積分回路8、バッファゲート9
などで構成される波形整形のクロック入力回路を介して
NANDゲート3,4の他方の入力端子に入力されてい
る。このNANDゲート3,4は出力信号の波形調整を
行い、この両出力をトランス4に入力する。トランス4
で両出力信号が合成されバイポーラ信号104として出
力される。
2. Description of the Related Art Conventionally, this type of U / B conversion circuit is shown in FIG. 2, a unipolar signal 101 having a positive polarity and a unipolar signal 102 having a negative polarity are input to one input terminals of NAND gates 3 and 4, respectively, and a clock signal 103 is supplied to an RC integrating circuit 8 and a buffer gate 9.
The signals are input to the other input terminals of the NAND gates 3 and 4 via a clock input circuit for waveform shaping constituted by the above. The NAND gates 3 and 4 adjust the waveform of the output signal, and input both outputs to the transformer 4. Transformer 4
The two output signals are combined and output as a bipolar signal 104.

【0003】クロック信号103はコンデンサ7により
直流節分をカットされ、RC積分回路8で波形を積分し
た後、バイアス回路10で再バイアスを与えられFAS
TICのバッファゲート9で波形整形された後、NAN
Dゲート3,6に出力されている。また、バッファゲー
ト9ではFAST ICで温度変化によりスレッショル
ドレベルが変化し、バッファ出力は温度が高くなると出
力クロックのデューティが大きくなるため、クロックの
バイアス回路10にダイオード等を用いてゲート入力の
温度補償を行っている。
The clock signal 103 has a DC node cut by the capacitor 7, and after integrating the waveform by the RC integrating circuit 8, the bias signal is re-biased by the bias circuit 10 and the FAS is applied.
After the waveform is shaped by the buffer gate 9 of the TIC, the NAN
It is output to D gates 3 and 6. In the buffer gate 9, the threshold level changes due to a temperature change in the FAST IC, and the duty of the output clock increases as the temperature of the buffer output increases. It is carried out.

【0004】[0004]

【発明が解決しようとする課題】このU/B変換回路で
は、バッファゲートに使用しているICのスレッショル
ドの温度変化に対応し、ダイオード等の温度補償回路が
必要となる。また、入力波形変換をRC積分回路で行っ
ているので、入力されるクロックのレベル変動によって
も出力信号の波形が変化するという問題がある。
In this U / B conversion circuit, a temperature compensating circuit such as a diode is required in order to cope with a temperature change of the threshold of the IC used for the buffer gate. Also, since the input waveform conversion is performed by the RC integration circuit, there is a problem that the waveform of the output signal also changes due to the level fluctuation of the input clock.

【0005】[0005]

【課題を解決するための手段】本発明のU/B変換回路
は、+極性および−極性の2つのユニポーラ信号をそれ
ぞれ一方の入力端子に入力する2つのNANDゲート
と、クロック信号を入力し波形を整形した後前記2つの
NANDゲートの他方の入力端子にそれぞれ出力するク
ロック入力回路と、前記2つのNANDゲートの出力信
号を入力し1つのバイポーラ信号に変換し出力するトラ
ンスとを備えるU/B変換回路において、前記クロック
入力回路は前記クロック信号を入力し直流成分をカット
するコンデンサとこのコンデンサの出力信号を正弦波に
変換するLC共振回路とこのLC共振回路の出力信号に
対しデューティ調整用のバイアス電圧を加えるバイアス
回路と、前記バイアス回路の出力信号を入力しインバー
トして前記2つのNANDゲートの他方の入力端子に出
力する前記2つのNANDゲートとは温度補償関係にあ
るインバータとを備えている。
A U / B conversion circuit according to the present invention comprises two NAND gates for inputting two unipolar signals of positive and negative polarities to one input terminal, respectively, and a clock signal for inputting two waveforms. U / B comprising: a clock input circuit that outputs the signals to the other input terminals of the two NAND gates after shaping the signals; and a transformer that inputs the output signals of the two NAND gates, converts the signals into one bipolar signal, and outputs the signal. In the conversion circuit, the clock input circuit receives the clock signal and cuts a DC component, an LC resonance circuit that converts an output signal of the capacitor into a sine wave, and a duty adjustment for the output signal of the LC resonance circuit. A bias circuit for applying a bias voltage, and an output signal of the bias circuit, The output to the other input terminal of the ND gate and two NAND gates and an inverter in the temperature compensation relationship.

【0006】[0006]

【実施例】次に本発明の一実施例について図面を参照し
て説明する。
Next, an embodiment of the present invention will be described with reference to the drawings.

【0007】図1は本実施例のブロック図を示す。入力
クロック信号103は、直流成分をカットするコンデン
サ7を通り共振周波数がクロックの周波数と同じLC共
振回路8に入力され正弦波に変換される。正弦波に変換
されたクロック信号は、バイアス回路5でバイアスを与
えてFAST ICのインバータ2へ入力される。この
インバータ2は出力信号のクロックデューティを調整す
る。NANDゲート3,6においては、このクロック信
号と+極性ユニポーラ信号101および−極性ユニポー
ラ信号102とのそれぞれのNANDを取りこの両方の
出力からバイポーラ信号が取り出されるが、インバータ
2でのクロックデューティを調整することにより、この
バイポーラ信号のデューティを調整することができる。
NANDゲート3,6のバイポーラ信号出力はトランス
4に入力され、出力に平衡型のバイポーラ信号を得る。
FIG. 1 shows a block diagram of this embodiment. The input clock signal 103 is input to the LC resonance circuit 8 whose resonance frequency is the same as the frequency of the clock through the capacitor 7 which cuts a DC component, and is converted into a sine wave. The clock signal converted into a sine wave is applied with a bias by a bias circuit 5 and input to the inverter 2 of the FAST IC. This inverter 2 adjusts the clock duty of the output signal. NAND gates 3 and 6 take NANDs of this clock signal and a positive polarity unipolar signal 101 and a negative polarity unipolar signal 102, and a bipolar signal is taken out from both outputs. The clock duty in inverter 2 is adjusted. By doing so, the duty of the bipolar signal can be adjusted.
The bipolar signal outputs of the NAND gates 3 and 6 are input to the transformer 4 to obtain a balanced bipolar signal at the output.

【0008】[0008]

【発明の効果】以上説明したように本発明のU/B変換
回路は、入力クロック信号をLC共振回路で正弦波に変
換した後インバータゲートでクロックを再生しているた
め、入力クロックのレベル変動の影響を受けにくい。ま
た、FAST ICをインバータで使用しているための
FAST ICの温度特性によるデューティ変化を、デ
ータを打ち抜くNANDゲートで打ち消すことにより、
外部で温度補償を行うこと無く広い温度範囲で出力のバ
イポーラ信号が安定化される効果がある。
As described above, in the U / B conversion circuit of the present invention, the input clock signal is converted into a sine wave by the LC resonance circuit and then the clock is reproduced by the inverter gate. Less susceptible to Further, by canceling the duty change due to the temperature characteristic of the FAST IC due to the use of the FAST IC in the inverter by the NAND gate for punching out data,
This has the effect of stabilizing the output bipolar signal over a wide temperature range without externally performing temperature compensation.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

【図2】従来例のブロック図である。FIG. 2 is a block diagram of a conventional example.

【符号の説明】[Explanation of symbols]

1 LC共振回路 2 インバータゲート(FAST IC) 3 NANDゲート(FAST IC) 4 トランス 5 バイアス回路 6 RC積分回路 7 コンデンサ DESCRIPTION OF SYMBOLS 1 LC resonance circuit 2 Inverter gate (FAST IC) 3 NAND gate (FAST IC) 4 Transformer 5 Bias circuit 6 RC integration circuit 7 Capacitor

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 +極性および−極性の2つのユニポーラ
信号をそれぞれ一方の入力端子に入力する2つのNAN
Dゲートと、クロック信号を入力し波形を整形した後前
記2つのNANDゲートの他方の入力端子にそれぞれ出
力するクロック入力回路と、前記2つのNANDゲート
の出力信号を入力し1つのバイポーラ信号に変換し出力
するトランスとを備えるU/B変換回路において、前記
クロック入力回路は前記クロック信号を入力し直流成分
をカットするコンデンサとこのコンデンサの出力信号を
正弦波に変換するLC共振回路とこのLC共振回路の出
力信号にデューティ調整用のバイアス電圧を加えるバイ
アス回路と、前記バイアス回路の出力信号をインバート
して前記2つのNANDゲートの他方の入力端子に出力
する前記2つのNANDゲートとは温度補償関係にある
インバータとを備えることを特徴とするU/B変換回
路。
1. Two NANs for inputting two unipolar signals of a positive polarity and a negative polarity to one input terminal, respectively.
A D gate, a clock input circuit for inputting a clock signal, shaping the waveform and outputting the resulting signal to the other input terminal of the two NAND gates, and an output signal of the two NAND gates for conversion into one bipolar signal A U / B conversion circuit including a transformer for inputting and outputting the clock signal, a capacitor for cutting a DC component, an LC resonance circuit for converting an output signal of the capacitor into a sine wave, and an LC resonance circuit for converting the output signal of the capacitor into a sine wave. A temperature compensation relationship between a bias circuit that applies a bias voltage for duty adjustment to an output signal of the circuit and the two NAND gates that invert the output signal of the bias circuit and output the inverted signal to the other input terminal of the two NAND gates A U / B conversion circuit comprising: an inverter according to claim 1.
JP4139279A 1992-05-29 1992-05-29 U / B conversion circuit Expired - Lifetime JP2825042B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4139279A JP2825042B2 (en) 1992-05-29 1992-05-29 U / B conversion circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4139279A JP2825042B2 (en) 1992-05-29 1992-05-29 U / B conversion circuit

Publications (2)

Publication Number Publication Date
JPH06169258A JPH06169258A (en) 1994-06-14
JP2825042B2 true JP2825042B2 (en) 1998-11-18

Family

ID=15241588

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4139279A Expired - Lifetime JP2825042B2 (en) 1992-05-29 1992-05-29 U / B conversion circuit

Country Status (1)

Country Link
JP (1) JP2825042B2 (en)

Also Published As

Publication number Publication date
JPH06169258A (en) 1994-06-14

Similar Documents

Publication Publication Date Title
JP3433655B2 (en) Waveform shaping device and ΣΔ type D / A converter
JPS6335002A (en) High efficiency mosfet sinewave generator
JP2825042B2 (en) U / B conversion circuit
JP2002217686A (en) Synchronizing signal generator
US6538504B1 (en) Switching amplifier crossover distortion reduction technique
US4413236A (en) Circuit for deriving a timing signal from digital imput signals
JP6950435B2 (en) Clock output circuit
JPS607210A (en) Double balanced mixer device
JPH0823230A (en) Crystal oscillator circuit
JP3291112B2 (en) Charge pump circuit and PLL circuit using the same
JPH0738389A (en) Two-multiplier circuit
JPS5938759Y2 (en) phase locked circuit
JPH06224711A (en) Digital signal reception circuit
SU705646A1 (en) Multivibrator with quartz-stabilized frequency
JPS61254075A (en) Power source
JPS63191404A (en) Clock generator
JPH0756513Y2 (en) Variable pulse width circuit
JPH0758604A (en) Clock generating circuit
JP3018533B2 (en) DC compensation circuit
JPH05327511A (en) Digital/analog converter
JPH0514148A (en) Delay circuit
JPH0313118A (en) Pwm signal output circuit
JPH0230210A (en) Clock doubler circuit
JPH08250934A (en) Fm demodulation circuit
JPH03123216A (en) Limit amplifier circuit

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980811