JPS63191404A - Clock generator - Google Patents
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- JPS63191404A JPS63191404A JP62022833A JP2283387A JPS63191404A JP S63191404 A JPS63191404 A JP S63191404A JP 62022833 A JP62022833 A JP 62022833A JP 2283387 A JP2283387 A JP 2283387A JP S63191404 A JPS63191404 A JP S63191404A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
高周波の水晶発振器の出力波形のデユーティ比を一定に
保つ様にするため、該水晶発振器の出力にケートを設け
、該ゲートのスレッショルド電圧を調整する直流バイア
ス電圧調整回路を設けたことにより、簡華な構成で高周
波のクロックを発止することが出来るようにしたもので
ある。[Detailed Description of the Invention] [Summary] In order to keep the duty ratio of the output waveform of a high-frequency crystal oscillator constant, a gate is provided at the output of the crystal oscillator, and a DC bias voltage is used to adjust the threshold voltage of the gate. By providing an adjustment circuit, it is possible to start a high frequency clock with a simple configuration.
本発明は、電子9通信機器等に使用される、高速、高品
質のクロック発生器の改良に関する。The present invention relates to improvements in high-speed, high-quality clock generators used in electronic communication equipment and the like.
近年電子機器の高速化に伴い、これに必要なりロック発
生器は益々高速、高品質なものが要求されるようになっ
てきた。In recent years, as electronic devices have become faster, the lock generators required for these devices are increasingly required to be faster and of higher quality.
ここでクロック信号の品質は、一般的に、第4図に示す
、クロック周期時間Tと、パルス幅T1との比TI/’
!”で表されるデユーティ比が50%に出来るだけ近く
、周期(周波数)が安定であることで評価される。Here, the quality of the clock signal is generally determined by the ratio TI/' of the clock cycle time T and the pulse width T1, as shown in FIG.
! It is evaluated that the duty ratio expressed by `` is as close as possible to 50% and the period (frequency) is stable.
周波数の安定な発振器としては水晶発振器が専ら用いら
れるが、これば、高周波に適したヘース接地のコルピッ
ツ回路を用いたものでも最高周波数としては200 M
Hz程度である。Crystal oscillators are exclusively used as oscillators with stable frequencies, but even those using a Heas-grounded Colpitts circuit, which is suitable for high frequencies, have a maximum frequency of 200 M.
It is about Hz.
従って、現在は、周波数が200MHzで高品質な矩形
波のクロックを出力する安価なりロック発生器の提供が
要望されている。Therefore, there is currently a demand for an inexpensive lock generator that outputs a high quality square wave clock with a frequency of 200 MHz.
以下従来例を図を用いて説明する。 A conventional example will be explained below using figures.
第5図は従来例のブロック図である。FIG. 5 is a block diagram of a conventional example.
デユーティ比が50%に非常に近い品質の良い矩形波の
クロックを得る方法としては、発振器の出力にフリップ
フロップを用いて行う方法が知られているが、この場合
は、出力周波数は発振周波数の1/2となる。A known method of obtaining a high-quality square wave clock with a duty ratio very close to 50% is to use a flip-flop at the output of an oscillator, but in this case, the output frequency is equal to or lower than the oscillation frequency. It becomes 1/2.
そこで従来は第5図に示す如く、ベース接地のコルピッ
ツ回路を用いた200MH2の水晶発振器1の出力に、
この200MHzの2倍の周波数が得られ波形歪の少な
い逓倍器4を用いて周波数を400MHzとし、その出
力にフリップフロップ5を接続し、周波数の安定なデユ
ーティ比が50%に非常に近い矩形波のクロックを得て
いた。Conventionally, as shown in Fig. 5, the output of a 200MH2 crystal oscillator 1 using a Colpitts circuit with a common base is
The frequency is set to 400 MHz using a multiplier 4 which can obtain a frequency twice this 200 MHz and has less waveform distortion, and a flip-flop 5 is connected to its output to generate a square wave with a stable frequency and a duty ratio very close to 50%. I was getting the clock.
尚第5図のコルピッツ回路の水晶発振器1内の、XLは
水晶振動子、LL、R2はインダクタンス。In the crystal oscillator 1 of the Colpitts circuit shown in FIG. 5, XL is a crystal resonator, and LL and R2 are inductances.
TRはトランジスタ、C1〜C4はコンデンサ。TR is a transistor, and C1 to C4 are capacitors.
R1へR3は抵抗である。R1 to R3 are resistors.
〔発明が解決しようとする問題点〕
しかしながら、従来の方法では、デユーティ比を50%
にするのにフリップフロップを用いているために、周波
数を2倍にする逓倍器4が必要であるので回路が高価で
複雑になる問題点がある。[Problems to be solved by the invention] However, in the conventional method, the duty ratio is reduced to 50%.
Since a flip-flop is used for this purpose, a multiplier 4 that doubles the frequency is required, which causes the problem that the circuit becomes expensive and complicated.
第1図は本発明の原理ブロック図である。 FIG. 1 is a block diagram of the principle of the present invention.
水晶発振器1の出力に、直流バイアス電圧調整回路2を
入力側に付加したゲート回路3を接続し、該ゲート回路
3の出力より矩形波を出力させるようにしている。A gate circuit 3 having a DC bias voltage adjustment circuit 2 added to the input side is connected to the output of the crystal oscillator 1, and a rectangular wave is output from the output of the gate circuit 3.
本発明によれば、周波数の安定な水晶発振器1の出力に
、簡単な回路構成で安価な、直流バイアス電圧調整回路
2を入力側に付加したゲート回路3を接続し、水晶発振
器1の波形の歪や、ゲート回路3のスレッショルド電圧
のばらつき等によるデユーティ比のくろいがあっても、
直流バイアス電圧調整回路2でバイアス電圧を調整する
ことで、該水晶発振器1の周波数で、デユーティ比が5
0%の矩形波が容易に得られる。According to the present invention, a gate circuit 3 having a simple circuit configuration and an inexpensive DC bias voltage adjustment circuit 2 added to the input side is connected to the output of a crystal oscillator 1 having a stable frequency, and the waveform of the crystal oscillator 1 is adjusted. Even if the duty ratio varies due to distortion or variations in the threshold voltage of the gate circuit 3,
By adjusting the bias voltage with the DC bias voltage adjustment circuit 2, the duty ratio can be adjusted to 5 at the frequency of the crystal oscillator 1.
A 0% square wave is easily obtained.
従って、安価な、高周波の品質の良いクロック発生器が
得られる。Therefore, an inexpensive, high-frequency, high-quality clock generator can be obtained.
以下本発明の1実施例に付き図に従って説明する。 An embodiment of the present invention will be described below with reference to the accompanying drawings.
第2図は本発明の実施例の回路図、第3図は入力信号波
形に対するスレッショルド電圧とデユーティ比との関係
を示す図である。FIG. 2 is a circuit diagram of an embodiment of the present invention, and FIG. 3 is a diagram showing the relationship between a threshold voltage and a duty ratio with respect to an input signal waveform.
第2図では、ベース接地のコルピッツ回路を用いた20
0MHzの水晶発振器1の出力を、付加の影響を軽減す
る抵抗R4,直流カント用コンデンサC5を介して、ゲ
ート回路であるナンド回路3′に入力して、ナンド回路
3゛の出力より、矩形波のりaツクを得るようにしてい
る。In Figure 2, 20
The output of the 0MHz crystal oscillator 1 is input to the NAND circuit 3', which is a gate circuit, via a resistor R4 that reduces the effect of addition and a DC cant capacitor C5, and a rectangular wave is generated from the output of the NAND circuit 3'. I'm trying to get an a-trick.
この時、バイアス調整用可変抵抗RVを用い、ナンド回
路3゛のスレッショルド電圧を調整出来るようにしてい
る。At this time, a variable resistor RV for bias adjustment is used to adjust the threshold voltage of the NAND circuit 3'.
尚、第2図のR5はバイアス電圧供給用の抵抗、C6は
交流バイパスコンデンサ、Dは電圧保護用ダイオードで
、電源電圧は通常−5,2vである。In FIG. 2, R5 is a resistor for supplying bias voltage, C6 is an AC bypass capacitor, D is a voltage protection diode, and the power supply voltage is normally -5.2V.
第2図のようにすれば、水晶発振器lの出力波形が第3
図(A)に示す如くであると、正常な場合は、ナンド回
路3°のスレッショルド電圧を−1,35Vにすれば、
(B) (7)V toニ示すチューティ比50%の矩
形波が得られるが、出力波形に歪があったり、ナンド回
路3゛のスレッショルド電圧のばらつき等があれば、デ
ユーティ比が50%でなくなるので、この時は、バイア
ス調整用可変抵抗RVを用い、ナンド回路3゛のスレッ
ショルド電圧を上下してデユーティ比が50%になるよ
うに調整する。If you do as shown in Figure 2, the output waveform of crystal oscillator l will be
As shown in figure (A), in the normal case, if the threshold voltage of the NAND circuit 3° is set to -1.35V,
(B) (7) A square wave with a duty ratio of 50% as shown in V to is obtained, but if there is distortion in the output waveform or variations in the threshold voltage of the NAND circuit 3, the duty ratio will be 50%. At this time, the bias adjustment variable resistor RV is used to raise and lower the threshold voltage of the NAND circuit 3' to adjust the duty ratio to 50%.
第3図の場合だと、スレッショルド電圧を子方向にすれ
ば、デユーティ比は減少し、一方向にすれば、デユーテ
ィ比は増加するので、デユーティ比は容易に50%に調
整することが出来る。In the case of FIG. 3, if the threshold voltage is set in one direction, the duty ratio decreases, and if it is set in one direction, the duty ratio increases, so the duty ratio can be easily adjusted to 50%.
この場合の、ナンド回路3”、バイアス調整用可変抵抗
R■、抵抗R4,R5,コンデンサC6゜ダイオードD
は安価であるので、安価な200MIt zのクロック
発生器が得られる。In this case, NAND circuit 3'', bias adjustment variable resistor R■, resistors R4, R5, capacitor C6゜diode D
is inexpensive, so an inexpensive 200Mitz clock generator can be obtained.
尚ト記はゲート回路として、ナンド回路を用いて説明し
たが、ゲート回路は、勿論ナンド回路に限定されるもの
ではない。Although the above description has been made using a NAND circuit as a gate circuit, the gate circuit is of course not limited to a NAND circuit.
以」二詳細に説明せる如く本発明によれば、安価な、高
速で高品質のクロック発生器が得られる効果かある。As will be explained in detail below, the present invention has the effect of providing an inexpensive, high-speed, and high-quality clock generator.
第1図は本発明の原理ブロック図、
第2図は本発明の実施例の回路図、
第3図は入力信号波形に対するスレソシジルド電圧とデ
ユーティ比との関係を示す図、
第4図ばテコ4−テイ比の説明図、
第5図は従来例のブロック図である。
図において、
1は水晶発振器、
2ば直流バイアス電圧調整回路、
3はゲート回路、
3゛はナンド回路、
4は逓倍器、
5はフリップフロップ、
RVはバイアス調整用可変抵抗を示す。Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a circuit diagram of an embodiment of the invention, Fig. 3 is a diagram showing the relationship between threshold voltage and duty ratio with respect to the input signal waveform, and Fig. 4 is a diagram showing the relationship between the threshold voltage and the duty ratio. -Explanatory diagram of Tey ratio. FIG. 5 is a block diagram of a conventional example. In the figure, 1 is a crystal oscillator, 2 is a DC bias voltage adjustment circuit, 3 is a gate circuit, 3 is a NAND circuit, 4 is a multiplier, 5 is a flip-flop, and RV is a variable resistor for bias adjustment.
Claims (1)
、該ゲート回路(3)のスレッショルド電圧を調整する
直流バイアス電圧調整回路(2)を設け、該ゲート回路
(3)の出力矩形波のデューティ比を調整可能とするよ
うにしたことを特徴とするクロック発生器。A gate circuit (3) is connected to the output of the crystal oscillator (1), and a DC bias voltage adjustment circuit (2) is provided to adjust the threshold voltage of the gate circuit (3). A clock generator characterized in that the duty ratio of a wave is adjustable.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62022833A JPS63191404A (en) | 1987-02-03 | 1987-02-03 | Clock generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62022833A JPS63191404A (en) | 1987-02-03 | 1987-02-03 | Clock generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63191404A true JPS63191404A (en) | 1988-08-08 |
Family
ID=12093702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62022833A Pending JPS63191404A (en) | 1987-02-03 | 1987-02-03 | Clock generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63191404A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54120567A (en) * | 1978-03-10 | 1979-09-19 | Toshiba Corp | Pulse generating circuit |
JPS5952728B2 (en) * | 1979-11-13 | 1984-12-21 | 松下電器産業株式会社 | heating cooker |
-
1987
- 1987-02-03 JP JP62022833A patent/JPS63191404A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54120567A (en) * | 1978-03-10 | 1979-09-19 | Toshiba Corp | Pulse generating circuit |
JPS5952728B2 (en) * | 1979-11-13 | 1984-12-21 | 松下電器産業株式会社 | heating cooker |
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