JP2817476B2 - Calculation method of estimated wiring length of integrated circuit - Google Patents
Calculation method of estimated wiring length of integrated circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は集積回路の予測配線長計
算法に関し、特に、大規模な集積回路の予測配線長計算
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for calculating a predicted wiring length of an integrated circuit, and more particularly to a method for calculating a predicted wiring length of a large-scale integrated circuit.
【０００２】[0002]
【従来の技術】従来、この種の集積回路の予測配線長計
算法においては、ネットの１ファンアウト当りの配線長
を一律として、ネットの予測配線長を第１式を用いて計
算している。2. Description of the Related Art Conventionally, in a method of calculating a predicted wiring length of an integrated circuit of this type, the predicted wiring length of a net is calculated using the first formula, with the wiring length per fan-out of the net being uniform. .
【０００３】Ｌ＝α＋β×ｆ …… 第１式 ここで、Ｌはネットの予測配線長、αおよびβは半導体
基板（以下、チップと呼ぶ）により定まる定数、ｆはネ
ットのファンアウト数である。L = α + β × f (1) where L is the predicted wiring length of the net, α and β are constants determined by the semiconductor substrate (hereinafter referred to as chip), and f is the number of fan-outs of the net. .
【０００４】図２は、第１式を用いて算出したネットの
予測配線長のファンアウト数による変化の一例である。
従来の予測配線長計算法を用いてネットの予測配線長を
計算する場合、同一チップ上では、ネットの予測配線長
はファンアウト数により一律となる。FIG. 2 shows an example of a change in the predicted wiring length of a net according to the number of fan-outs calculated using the first equation.
When calculating the predicted wiring length of a net using the conventional predicted wiring length calculation method, the predicted wiring length of the net is uniform according to the number of fan-outs on the same chip.
【０００５】図３は、チップ上の配置および配線後のレ
イアウト図である。チップ７内に配置されたブロックが
配線により結線されている。また、チップ７内にはいく
つかのグループが存在し、同じグループに属するブロッ
クはそのグループ領域内に収まるように近くに配置され
る。ネット１１は領域が小さいグループ９に属するブロ
ックのみに接続し、またネット１２は領域が大きいグル
ープ１０に属するブロックのみに接続している。従来の
予測配線長計算法では、ネット１１とネット１２はファ
ンアウト数がともに２と同一であるため、予測配線長も
同じである。しかし、グループ９の領域のサイズはグル
ープ１０のものに比べて非常に小さいので、ネット１１
の配線長はネット１２のものに比べて非常に短くなる可
能性が高い。従って、ネット１１はネット１２に比べ予
測配線長が短くならなければならない。このように、従
来の予測配線長計算法では、精度の高い予測配線長計算
を行うことができない。FIG. 3 is a layout diagram after the arrangement on the chip and the wiring. The blocks arranged in the chip 7 are connected by wiring. In addition, there are several groups in the chip 7, and blocks belonging to the same group are arranged close to be within the group area. The net 11 is connected only to blocks belonging to the group 9 having a small area, and the net 12 is connected only to blocks belonging to the group 10 having a large area. In the conventional estimated wiring length calculation method, the net 11 and the net 12 have the same fanout number of 2 and therefore have the same estimated wiring length. However, since the size of the area of group 9 is much smaller than that of group 10,
Is very likely to be much shorter than that of the net 12. Therefore, the estimated wiring length of the net 11 must be shorter than that of the net 12. As described above, with the conventional estimated wiring length calculation method, highly accurate estimated wiring length calculation cannot be performed.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来の予測配
線長計算法は、ネットの予測配線長をファンアウト数に
より一律として計算する。この場合、配線後の配線長が
短いネットも長いネットもファンアウト数が同一ならば
予測配線長も同一となり、精度の高い予測配線長計算を
行うことができないという欠点がある。In the above-described conventional method of calculating the predicted wiring length, the predicted wiring length of the net is uniformly calculated by the number of fan-outs. In this case, if the length of the net after the wiring is short and the length of the net is the same, the predicted wiring length becomes the same if the fanout number is the same, and there is a disadvantage that the predicted wiring length calculation with high accuracy cannot be performed.
【０００７】[0007]
【課題を解決するための手段】本発明の集積回路の予測
配線長計算法は、集積回路の配線パターンを計算機処理
により形成する前にネットの予測配線長を計算する集積
回路の予測配線長計算法において、定数項と、ネットに
接続されているブロックが属するグループの領域の半周
長に定数を乗じた項と、その半周長の０．５乗に「ネッ
トのファンアウト数−１」と定数を乗じた項を足し合わ
せた値を予測配線長とする。According to the present invention, there is provided a method for calculating a predicted wiring length of an integrated circuit, which calculates a predicted wiring length of a net before forming a wiring pattern of the integrated circuit by computer processing. In the method, a constant term, a term obtained by multiplying a half-perimeter of a region of a group to which a block connected to a net belongs by a constant, and the half-perimeter to the 0.5th power, "the number of net fan-outs minus 1" The value obtained by adding the terms multiplied by is used as the estimated wiring length.
【０００８】[0008]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【０００９】図１は本発明の予測配線長計算法を用いた
システムの概略を示すフロー図である。図１に示すよう
に、かかる予測配線長計算法を用いたシステムのフロー
は、ブロックのグループ情報４に基づきブロックのグル
ーピングを行う処理工程１と、ブロックのサイズの情報
５に基づき処理工程１で作成したグループの領域の半周
長を計算する処理工程２と、処理工程２で算出したグル
ープ領域半周長を用いてネットの予測配線長を計算する
処理工程３により構成される。FIG. 1 is a flow chart showing the outline of a system using the estimated wiring length calculation method of the present invention. As shown in FIG. 1, the flow of the system using the estimated wiring length calculation method includes a processing step 1 for grouping blocks based on block group information 4 and a processing step 1 based on block size information 5. It comprises processing step 2 for calculating the half circumference of the created group region, and processing step 3 for calculating the predicted wiring length of the net using the half circumference of the group area calculated in processing step 2.
【００１０】第２式は本発明の予測配線長計算法で用い
る予測配線長計算式である。Formula 2 is a formula for calculating a predicted wiring length used in the method for calculating a predicted wiring length according to the present invention.
【００１１】 Ｌ＝Ａ＋Ｂ×Ｈ＋Ｃ×Ｈ0.5 ×（ｆ−１） ……第２式 ここで、Ｌはネットの予測配線長、Ａ，ＢおよびＣはチ
ップにより定まる定数、Ｈはネットに接続されているブ
ロックが属するグループの領域の半周長、ｆはネットの
ファンアウト数である。L = A + B × H + C × H 0.5 × (f−1) (2) where L is the predicted wiring length of the net, A, B and C are constants determined by the chip, and H is connected to the net. The half circumference of the area of the group to which the current block belongs, and f is the number of fanouts of the net.
【００１２】第２式を用いることにより、ネットに接続
されているブロックが属するグループの領域サイズ（半
周長）を考慮した予測配線長を計算することができる。By using the second equation, it is possible to calculate the predicted wiring length in consideration of the area size (half circumference) of the group to which the block connected to the net belongs.
【００１３】図４は、第２式を用いて算出したネットの
予測配線長のファンアウト数による変化の一例である。
グループ領域の半周長の変化に伴いグラフの直線が変化
する。図３のグループ９内のネットの予測配線長１３は
短く、グループ１０内のネットの予測配線長１４は長く
なっており、グループ領域の半周長に対応した予測配線
長が得られる。FIG. 4 shows an example of a change in the predicted wiring length of a net according to the number of fan-outs calculated using the second equation.
The straight line of the graph changes as the half circumference of the group area changes. The predicted wiring length 13 of the nets in the group 9 in FIG. 3 is short, and the predicted wiring length 14 of the nets in the group 10 is long, so that the predicted wiring length corresponding to the half circumference of the group area can be obtained.
【００１４】図５は本発明の予測配線長計算法を用いた
遅延時間シミュレーションシステムのフロー図である。
ネットの予測配線長計算を行う処理工程１５と、処理工
程１５で算出した予測配線長を用いて遅延時間シミュレ
ーションを行う処理工程１６により構成される。本発明
の予測配線長計算法を遅延時間シミュレーションシステ
ムで用いることにより精度の高い遅延時間シミュレーシ
ョンを行うことができる。FIG. 5 is a flow chart of a delay time simulation system using the estimated wiring length calculation method of the present invention.
It comprises a processing step 15 for calculating a predicted wiring length of a net, and a processing step 16 for performing a delay time simulation using the predicted wiring length calculated in the processing step 15. By using the estimated wiring length calculation method of the present invention in a delay time simulation system, a highly accurate delay time simulation can be performed.
【００１５】図６は本発明の予測配線長計算法を用いた
論理合成システムのフロー図である。論理合成を行う処
理工程１７と、それと並行してネットの予測配線長計算
を行う処理工程１８により構成される。本発明の予測配
線長計算法を論理合成システムで用いることにより、よ
り最適な論理合成を行うことができる。FIG. 6 is a flow chart of a logic synthesis system using the predicted wiring length calculation method of the present invention. It comprises a processing step 17 for performing logic synthesis and a processing step 18 for calculating the predicted wiring length of the net in parallel with the processing step. By using the predicted wire length calculation method of the present invention in a logic synthesis system, more optimal logic synthesis can be performed.
【００１６】[0016]
【発明の効果】以上説明したように、本発明の集積回路
の予測配線長計算法は、配線パターンを計算機処理によ
り形成する前にネットの予測配線長を計算するために、
定数項と、ネットに接続されているブロックが属するグ
ループの領域の半周長に定数を乗じた項と、その半周長
の０．５乗に「ネットのファンアウト数−１」と定数を
乗じた項を足し合わせた値を予測配線長とすることによ
り、精度の高い予測配線長計算を行うことができるとい
う効果がある。As described above, the method for calculating an estimated wiring length of an integrated circuit according to the present invention is for calculating the estimated wiring length of a net before forming a wiring pattern by computer processing.
A constant term, a term obtained by multiplying a half perimeter of a region of a group to which a block connected to a net belongs by a constant, and a half power of the half perimeter multiplied by a constant of “the number of net fan-outs−1”. By using the value obtained by adding the terms as the predicted wiring length, there is an effect that highly accurate predicted wiring length calculation can be performed.
【図１】本発明の基本思想に基づくフローチャート。FIG. 1 is a flowchart based on the basic idea of the present invention.
【図２】従来の予測配線長計算法による予測配線長ファ
ンアウト数による変化を示す図。FIG. 2 is a diagram showing a change according to a predicted wire length fan-out number according to a conventional predicted wire length calculation method.
【図３】チップ上のレイアウト図。FIG. 3 is a layout diagram on a chip.
【図４】本発明の予測配線長計算法による予測配線長の
ファンアウト数による変化を示す図。FIG. 4 is a diagram showing a change in predicted wiring length according to the number of fan-outs according to the predicted wiring length calculation method of the present invention.
【図５】本発明の予測配線長計算法を用いた遅延時間シ
ミュレーションシステムのフロー図。FIG. 5 is a flowchart of a delay time simulation system using the predicted wiring length calculation method of the present invention.
【図６】本発明の予測配線長計算法を用いた論理合成シ
ステムのフロー図。FIG. 6 is a flowchart of a logic synthesis system using the predicted wiring length calculation method of the present invention.
１ ブロックのグルーピング処理 ２ グループ領域半周長計算処理 ３ ネットの予測配線長計算処理 ４ ブロックのグループ情報ファイル ５ ブロックのサイズ情報ファイル ６ ネットの予測配線長 ７ チップ ８ ブロック ９，１０ グループ １１，１２ ネット １３ グループ９内のネットの予測配線長 １４ グループ１０内のネットの予測配線長 １５ ネットの予測配線長計算処理 １６ 遅延時間シミュレーション処理 １７ 論理合成処理 １８ ネットの予測配線長計算処理 1 Block grouping processing 2 Group area half circumference calculation processing 3 Net predicted wiring length calculation processing 4 Block group information file 5 Block size information file 6 Net predicted wiring length 7 chips 8 blocks 9,10 groups 11,12 nets 13 Predicted wiring length of nets in group 9 14 Predicted wiring length of nets in group 10 15 Predicted wiring length calculation processing of net 16 Delay time simulation processing 17 Logic synthesis processing 18 Predicted wiring length calculation processing of nets
Claims (1)
より形成する前にネットの予測配線長を計算する集積回
路の予測配線長計算法において、定数項と、ネットに接
続されているブロックが属するグループの領域の半周長
に定数を乗じた項と、その半周長の０．５乗に「ネット
のファンアウト数−１」と定数を乗じた項を足し合わせ
た値を予測配線長とすることを特徴とする集積回路の予
測配線長計算法。In a method for calculating a predicted wiring length of a net before forming a wiring pattern of the integrated circuit by computer processing, a constant term and a group to which a block connected to the net belong. The value obtained by adding the term obtained by multiplying the half circumference of the region of the area by a constant and the term obtained by multiplying the half circumference by the power of 0.5 and the term obtained by multiplying the constant by “the number of net fanouts−1” and the constant is used as the estimated wiring length. A method for calculating the predicted wiring length of an integrated circuit.
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| Application Number | Priority Date | Filing Date | Title |
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| JP3277627A JP2817476B2 (en) | 1991-10-24 | 1991-10-24 | Calculation method of estimated wiring length of integrated circuit |
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Publications (2)
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| JPH05120378A JPH05120378A (en) | 1993-05-18 |
| JP2817476B2 true JP2817476B2 (en) | 1998-10-30 |
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