JP2809896B2 - High-speed turn-on device - Google Patents
High-speed turn-on deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、絶縁ゲートによって高
速ターンオンを可能とした高速ターンオン素子に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed turn-on device capable of high-speed turn-on using an insulated gate.
【0002】[0002]
【従来の技術】高速ターンオン素子として、絶縁ゲート
付サイリスタが知られている。その基本構造は、高抵抗
n型ベース層の一方の面にp型エミッタ層が形成され、
他方の面に選択的にp型ベース層とn型エミッタ層が形
成されたpnpn構造を有し、p型ベース層のn型エミ
ッタ層とn型ベース層により挟まれた領域にゲート絶縁
膜を介してゲート電極が形成されている。この絶縁ゲー
ト付サイリスタは、ターンオン時、MOSFET動作か
らIGBT動作を経てサイリスタ動作に移る。2. Description of the Related Art A thyristor with an insulated gate is known as a high-speed turn-on element. The basic structure is such that a p-type emitter layer is formed on one surface of a high-resistance n-type base layer,
It has a pnpn structure in which a p-type base layer and an n-type emitter layer are selectively formed on the other surface, and a gate insulating film is formed in a region between the n-type emitter layer and the n-type base layer of the p-type base layer. A gate electrode is formed through the gate electrode. This thyristor with an insulated gate shifts from a MOSFET operation to an IGBT operation to a thyristor operation when turned on.
【0003】この種の絶縁ゲート付サイリスタでは、高
速の繰り返しパルス駆動を行った場合に、ピーク電流を
小さく設定しないと、電流減衰後のアノード電圧立ち上
げ時に誤点弧するという問題が生じる。これは、電流減
衰後も高抵抗n型ベース層内にしばらく残留キャリアが
あるためである。繰り返し駆動の周波数が数百Hz程度
以下では、電流減衰後のアノード電圧立ち上げ時までの
間に残留キャリアが消滅するから問題ないが、数kHz
という高速繰り返しパルス駆動を必要とするような用途
においては、大きな問題になる。より具体的にこの問題
を、エキシマレーザ電源のスイッチング素子として絶縁
ゲート付サイリスタを用いる場合を例として説明する。In this type of thyristor with an insulated gate, if high-speed repetitive pulse driving is performed, unless the peak current is set to a small value, there is a problem that false ignition occurs when the anode voltage rises after current decay. This is because there is residual carrier for a while in the high-resistance n-type base layer even after the current decay. When the frequency of the repetitive driving is about several hundred Hz or less, there is no problem since the residual carriers disappear before the anode voltage rises after the current decay, but there is no problem.
This is a major problem in applications requiring high-speed repetitive pulse driving. More specifically, this problem will be described using a case where a thyristor with an insulated gate is used as a switching element of an excimer laser power supply as an example.
【0004】図6は、レーザ電源回路をインダクタンス
L、キャパシタンスC、抵抗Rの直列接続によるLCR
回路で模擬した場合の、絶縁ゲート付サイリスタのアノ
ード電圧VA とアノード電流IA の波形を示した図であ
る。素子にアノード電圧VAを印加した状態で、絶縁ゲ
ート電極に正の電圧を印加して素子を高速ターンオンさ
せ、アノード電流立上り率di/dt、ピークアノード
電流ip 、パルス幅tW の正弦波状パルス電流を通電す
る。エキシマレーザ電源の場合では、di/dtが1k
A/μsec /cm2 以上、ピーク電流ip が数千A/cm2
以上の値をとることもある。パルス幅tW は0.1〜
3.0μsec 程度の値をとる。抵抗Rによって振動電流
が減衰した後、休止時間Δtを次のパルス電流を通電す
るための準備期間として、アノード電圧を電圧立上がり
率dv/dtで立ち上げる。休止時間Δtは繰返し数が
5kHzの場合で20μsec 程度を要求される。FIG. 6 shows a laser power supply circuit in which an inductance L, a capacitance C, and a resistor R are connected in series to form an LCR.
When simulating the circuit is a diagram showing the waveform of the anode voltage V A and the anode current I A of the insulated gate with thyristor. The anode voltage V A at the applied state to the device, a positive voltage is applied to the insulated gate electrode of the element is fast turned on, the anode current rise rate di / dt, peak anode current i p, sinusoidal pulse width t W Apply pulse current. In the case of an excimer laser power supply, di / dt is 1 k
A / μsec / cm 2 Or more and a number peak current i p thousand A / cm 2
The above values may be taken. The pulse width t W is 0.1 to
Take a value of about 3.0 μsec. After the oscillating current is attenuated by the resistance R, the anode voltage is raised at a voltage rising rate dv / dt with the pause time Δt as a preparation period for applying the next pulse current. The pause time Δt is required to be about 20 μsec when the repetition rate is 5 kHz.
【0005】このような回路に高速ターンオン素子を用
いる場合において、素子のキャリアライフタイムを短く
するとオン電圧が増加することが知られていたため、キ
ャリアライフタイムをあまり短くすることは従来行われ
ていなかった。それでも従来は、レーザの1秒間の繰返
し数が高々数百Hzどまりで、Δtが1msec 以上と十
分大きかったため、アノード電圧を立ち上げる時点でキ
ャリアが残っていることはなかった。しかし近年になっ
て、数kHzの繰返し数を持つレーザが要求されるよう
になり、これまでの素子ではピーク電流ip を小さくし
なければ、アノード電圧立上がりによる変位電流で誤点
弧するという問題が起きて来た。In the case where a high-speed turn-on element is used in such a circuit, it has been known that if the carrier lifetime of the element is shortened, the on-state voltage is increased, so that the carrier lifetime is not shortened so far. Was. Nevertheless, conventionally, since the repetition rate of the laser for one second is limited to several hundred Hz at most and Δt is sufficiently large at 1 msec or more, no carrier remains when the anode voltage is raised. But in recent years, become a laser with a repetition rate of several kHz is required, unless a smaller peak current i p in the devices so far, a problem of false firing at a displacement current by rising the anode voltage Has come up.
【0006】[0006]
【発明が解決しようとする課題】この様に、従来の絶縁
ゲート付サイリスタでは、高繰返しパルス駆動する際に
はピーク電流を小さく設定しないと、アノード電圧立上
がり時に誤点弧するという問題があった。As described above, in the conventional thyristor with an insulated gate, there is a problem in that when the pulse current is driven at a high repetition rate, unless the peak current is set to a small value, false firing occurs when the anode voltage rises. .
【0007】本発明はこの様な問題を解決し、低損失で
高速ターンオンし、かつ、電流減衰後は短時間でアノー
ド電圧を立ち上げても誤点弧しない高速ターンオン素子
を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a high-speed turn-on element which solves the above-mentioned problem and turns on at a high speed with a low loss, and does not erroneously fire even if the anode voltage is raised in a short time after current decay. And
【0008】[0008]
【課題を解決するための手段】本発明は、第1導電型エ
ミッタ層、これに接して設けられた第2導電型ベース
層、この第2導電型ベース層の表面部に選択的に拡散形
成された第1導電型ベース層、この第1導電型ベース層
表面部に選択的に拡散形成された第2導電型エミッタ
層、第1導電型ベース層の第2導電型エミッタ層と第2
導電型ベース層に挟まれた領域をチャネル領域としてこ
の上にゲート絶縁膜を介して形成されたゲート電極、第
1導電型エミッタ層に設けられた第1の主電極と、第2
導電型エミッタ層に設けられた第2の主電極とを備えた
高速ターンオン素子において、第2導電型ベース層にお
ける第2導電型キャリアのライフタイムが、素子に通電
するパルス状電流がそのピーク値の0.1倍の電流値ま
で増加するのに要する時間および素子に通電するパルス
状電流の時間幅より長く設定され、かつ第1導電型およ
び第2導電型キャリアのライフタイムが、パルス状電流
通電後アノード電圧を印加するまでの時間間隔より短く
設定されていることを特徴とする。また、本発明は、第
1導電型エミッタ層と、この第1導電型エミッタ層に接
して設けられた第2導電型ベース層と、この第2導電型
ベース層の表面部に選択的に拡散形成された第1導電型
ベース層と、この第1導電型ベース層表面部に選択的に
拡散形成された第2導電型エミッタ層と、第1導電型ベ
ース層の前記第2導電型エミッタ層と第2導電型ベース
層に挟まれた領域をチャネル領域としてこの上にゲート
絶縁膜を介して形成されたゲート電極と、第1導電型エ
ミッタ層に設けられた第1の主電極と、第2導電型エミ
ッタ層に設けられた第2の主電極とを備えた高速ターン
オン素子において、第2導電型ベース層における第2導
電型キャリアのライフタイムが、素子に通電するパルス
状電流がそのピーク値の0.1倍の電流値まで増加する
のに要する時間および素子に通電するパルス状電流の時
間幅より長く設定され、第2導電型ベース層における第
1導電型キャリアのライフタイムが、素子に通電するパ
ルス状電流の時間幅より長く設定され、かつ第1導電型
および第2導電型キャリアのライフタイムが、パルス状
電流通電後アノード電圧を印加するまでの時間間隔より
短く設定されていることを特徴とする。 SUMMARY OF THE INVENTION The present invention provides a first conductive type emitter layer, a second conductive type base layer provided in contact with the first conductive type emitter layer, and a selective diffusion formation on a surface portion of the second conductive type base layer. The first conductivity type base layer, the second conductivity type emitter layer selectively diffused on the surface of the first conductivity type base layer, the second conductivity type emitter layer of the first conductivity type base layer, and the second conductivity type emitter layer.
A region sandwiched between the conductive type base layers as a channel region, a gate electrode formed thereon with a gate insulating film interposed therebetween, a first main electrode provided on the first conductive type emitter layer,
In the high-speed turn-on device having the second main electrode provided on the conductive type emitter layer, the lifetime of the second conductive type carrier in the second conductive type base layer is determined by the pulse-like current flowing through the device. The time required to increase the current to 0.1 times the current value and the pulse applied to the element
The carrier is set to be longer than the time width of the pulse-shaped current, and the lifetimes of the first conductivity type and the second conductivity-type carriers are set to be shorter than the time interval from the application of the pulsed current to the application of the anode voltage. I do. Further, the present invention provides a first conductive type emitter layer, a second conductive type base layer provided in contact with the first conductive type emitter layer, and selectively diffusing into a surface portion of the second conductive type base layer. The formed first conductive type base layer, the second conductive type emitter layer selectively diffused on the surface of the first conductive type base layer, and the second conductive type emitter layer of the first conductive type base layer A gate electrode formed on a region between the base layer and the second conductivity type as a channel region via a gate insulating film, a first main electrode provided on the first conductivity type emitter layer, In the high-speed turn-on device including the second main electrode provided on the two-conductivity type emitter layer, the lifetime of the second conductivity-type carrier in the second conductivity-type base layer is determined by the pulse current flowing through the device. Increase to 0.1 times the current value Is set longer than the time width of the pulse current flowing through the element, and the lifetime of the first conductivity type carrier in the second conductivity type base layer is set longer than the time width of the pulse current flowing through the element. And the lifetime of the carriers of the first conductivity type and the second conductivity type is set shorter than the time interval between the application of the pulsed current and the application of the anode voltage .
【0009】[0009]
【作用】このような範囲で素子のキャリアライフタイム
を設定すれば、ターンオン時第2導電型ベース層に第2
導電型キャリアが十分に蓄積するまでキャリアの消滅が
起こらないので、速やかに素子の抵抗を減少させること
ができ、したがってターンオン損失の増大は起こらな
い。一方、電流減衰後は速やかにキャリアが消滅するの
で、短時間でアノード電圧を立ち上げても誤点弧するこ
とはない。When the carrier lifetime of the device is set within such a range, the second conductive type base layer is formed at the time of turn-on.
Since the carriers do not disappear until the conductivity type carriers are sufficiently accumulated, the resistance of the device can be rapidly reduced, and therefore, the turn-on loss does not increase. On the other hand, since the carriers disappear immediately after the current decay, erroneous firing does not occur even if the anode voltage is raised in a short time.
【0010】また、第2導電型キャリアのライフタイム
を素子に通電するパルス状電流の時間幅より長く設定す
れば、更にターンオン損失を小さくすることができる。
更に大電流を流す場合には、サイリスタ動作を始めてか
らの損失が問題となるので、第1導電型および第2導電
型キャリアのライフタイムを素子に通電するパルス状電
流の時間幅より長く設定すればよく、これによりターン
オン損失を小さくすることができる。If the lifetime of the carrier of the second conductivity type is set longer than the time width of the pulse current flowing through the element, the turn-on loss can be further reduced.
When a larger current flows, the loss from the start of the thyristor operation becomes a problem. Therefore, it is necessary to set the lifetimes of the first conductivity type carrier and the second conductivity type carrier to be longer than the time width of the pulse current flowing through the element. As a result, the turn-on loss can be reduced.
【0011】[0011]
【実施例】以下、本発明の実施例を説明する。以下の実
施例では、第1導電型をp型、第2導電型をn型とした
場合を示している。したがって、第1導電型キャリアは
正孔、第2導電型キャリアは電子となっている。Embodiments of the present invention will be described below. In the following embodiments, the case where the first conductivity type is p-type and the second conductivity type is n-type is shown. Therefore, the first conductivity type carriers are holes, and the second conductivity type carriers are electrons.
【0012】図1は、一実施例の絶縁ゲート付サイリス
タの素子構造である。高抵抗のn−型ベース層3の裏面
にn+型バッファ層2を介してp+型エミッタ層1が形
成されている。n−型ベース層3の表面には選択的にp
型ベース層4が拡散形成され、このp型ベース層4内に
はさらにn+ 型エミッタ層5が拡散形成されている。p
型ベース層4のn+ 型エミッタ層5とn- 型ベース層3
により挟まれた領域表面をチャネル領域CHとして、こ
のチャネル領域CH上にゲート絶縁膜9を介してゲート
電極10が形成されている。p+ 型エミッタ層1にはア
ノード電極7が形成されている。n+ 型エミッタ層5に
はカソード電極8が、層間絶縁膜11によりゲート電極
10とは分離されてゲート電極10を覆うようにして配
設されている。カソード電極8は、p型ベース層4にも
接触させており、その接触部にはp+ 型層6が形成され
ている。カソード電極8をp型ベース層4に電気的に接
続しているのは、p型ベース層4が絶縁ゲート型トラン
ジスタのウェル領域となり、その電位を固定する必要が
あるためである。FIG. 1 shows an element structure of a thyristor with an insulated gate according to one embodiment. The p + -type emitter layer 1 is formed on the back surface of the high-resistance n − -type base layer 3 via the n + -type buffer layer 2. The surface of the n − type base layer 3 is selectively p
A p-type base layer 4 is formed by diffusion, and n + The mold emitter layer 5 is formed by diffusion. p
N + of mold base layer 4 Type emitter layer 5 and n − Mold base layer 3
A gate electrode 10 is formed on the channel region CH with a gate insulating film 9 interposed therebetween, with the surface of the region sandwiched between the channels as a channel region CH. p + An anode electrode 7 is formed on the mold emitter layer 1. n + A cathode electrode 8 is provided on the mold emitter layer 5 so as to be separated from the gate electrode 10 by an interlayer insulating film 11 so as to cover the gate electrode 10. The cathode electrode 8 is also in contact with the p-type base layer 4, and the contact portion has p + A mold layer 6 is formed. The reason why the cathode electrode 8 is electrically connected to the p-type base layer 4 is that the p-type base layer 4 becomes a well region of the insulated gate transistor, and its potential needs to be fixed.
【0013】この絶縁ゲート付サイリスタの動作は次の
通りである。ゲート電極10に正の電圧を印加すると、
p型ベース層4のチャネル領域CHが反転してn+ 型エ
ミッタ層5からn- 型ベース層3に電子が注入される。
そしてこれに見合った量の正孔がp+ 型エミッタ層1か
らn- 型ベース層3に注入されると、サイリスタはター
ンオンする。The operation of this thyristor with an insulated gate is as follows. When a positive voltage is applied to the gate electrode 10,
The channel region CH of the p-type base layer 4 is inverted to n + Type emitter layer 5 to n − Electrons are injected into the mold base layer 3.
And the corresponding amount of holes is p + N from type emitter layer 1 - When injected into the mold base layer 3, the thyristor turns on.
【0014】このような構成のサイリスタでは、電子が
チャネルCHを通ってn- 型ベース層3に高速注入され
ることにより電子濃度が短時間で増加するので高速ター
ンオンが可能となっている。しかしながら、この構造で
はカソード電極8がp型ベース層4にも接触しているの
で、n+ 型エミッタ層5の端部からは電子注入が起こら
ず十分な電流駆動能力が得られない。In such a thyristor, electrons pass through the channel CH and n − The high-speed injection into the mold base layer 3 increases the electron concentration in a short time, so that high-speed turn-on is possible. However, in this structure, since the cathode electrode 8 is also in contact with the p-type base layer 4, n + Since electron injection does not occur from the end of the mold emitter layer 5, sufficient current driving capability cannot be obtained.
【0015】このような問題点を解決するためには、図
2に示すように、p型ベース層4に形成したp+ 型層6
に対して、カソード電極8とは別に制御電極12を形成
すればよい。この様な構造とすれば、p型ベース層4の
電位はカソード電極8の電位とは別に制御電極14によ
って固定することができる。したがってn+ 型エミッタ
層5の全域に亘って電子注入を行わせることができ、高
速ターンオン能力に加えて高い電流駆動能力が得られ
る。また制御電極12からベース電流を引き抜くことが
できるので、高いdV/dt耐量が得られる。In order to solve such a problem, as shown in FIG. 2, the p + Mold layer 6
On the other hand, the control electrode 12 may be formed separately from the cathode electrode 8. With such a structure, the potential of the p-type base layer 4 can be fixed by the control electrode 14 separately from the potential of the cathode electrode 8. Therefore n + Electron injection can be performed over the entire area of the mold emitter layer 5, and a high current driving capability can be obtained in addition to a high-speed turn-on capability. Further, since the base current can be extracted from the control electrode 12, a high dV / dt resistance can be obtained.
【0016】以上の図1或いは図2に示した素子構造に
おいて、この実施例では、素子の高速パルス駆動を行う
場合を考慮して、n- 型ベース層3でのキャリアライフ
タイムが次の条件を満たすように設定される。第1に、
電子のライフタイムは、素子に通電するパルス状電流が
そのピーク値の0.1倍の電流値まで増加するのに要す
る時間より長く設定される。特にターンオン損失を十分
小さくするためには、電子のライフタイムは素子に通電
するパルス状電流の時間幅より長く設定される。第2
に、電子および正孔のライフタイムは、パルス状電流通
電後アノード電圧を印加するまでの時間間隔より短く設
定されている。以上のような素子内のキャリアライフタ
イムの制御は、例えば素子に電子線照射を行うことによ
り可能である。次にこの実施例の効果を具体的データに
基づいて説明する。In the above-described device structure shown in FIG. 1 or FIG. 2, in this embodiment, n − The carrier lifetime in the mold base layer 3 is set so as to satisfy the following condition. First,
The lifetime of the electrons is set to be longer than the time required for the pulse current flowing through the element to increase to a current value 0.1 times the peak value. In particular, in order to make the turn-on loss sufficiently small, the lifetime of electrons is set to be longer than the time width of the pulse current flowing through the element. Second
In addition, the lifetime of electrons and holes is set shorter than the time interval between the application of the anode current and the application of the pulsed current. The control of the carrier lifetime in the device as described above can be performed, for example, by irradiating the device with an electron beam. Next, the effect of this embodiment will be described based on specific data.
【0017】図3は、実施例の絶縁ゲート付サイリスタ
の高速ターンオン時の素子抵抗変化を示す図である。素
子抵抗の変化は、チャネル領域CHを通る電子が導電に
寄与するMOSFETモード、正孔が注入を始めるIG
BTモード、n+ 型エミッタ層5から電子注入が起こる
サイリスタモードの3つのモードに分けられる。ゲート
電極10に正の電圧を印加すると、p型ベース層4のチ
ャネル領域CHが反転してn+ 型エミッタ層5からn-
型ベース層3に電子が注入される。素子抵抗はまずn-
型ベース層3への電子蓄積によって急激に低下する(M
OSFETモード)。その後、p+ 型エミッタ層1から
n- 型ベース層3へ正孔の注入が始まるが、大量に正孔
が注入され、素子抵抗が再び減少を始めるのはアノード
電流が立上がり始めてからである(IGBTモード)。
正孔が大量にn- 型ベース層3に注入されると、やがて
n+ 型エミッタ層5からp型ベース層4への電子注入が
始まり、サイリスタはターンオンする。その後更に、n
- 型ベース層3内のキャリア濃度が増加して素子抵抗が
次第に減少していく(サイリスタモード)。FIG. 3 is a diagram showing a change in element resistance when the thyristor with an insulated gate of the embodiment is turned on at a high speed. The change in element resistance is caused by the MOSFET mode in which electrons passing through the channel region CH contribute to conduction, and the IG in which holes start to be injected.
BT mode, n + The thyristor mode in which electron injection occurs from the mold emitter layer 5 is divided into three modes. When a positive voltage is applied to the gate electrode 10, the channel region CH of the p-type base layer 4 is inverted and n + Type emitter layer 5 to n −
Electrons are injected into the mold base layer 3. Element resistance is first n -
Rapidly decreases due to the accumulation of electrons in the mold base layer 3 (M
OSFET mode). Then p + N from type emitter layer 1 - The injection of holes into the mold base layer 3 starts, but a large amount of holes are injected and the element resistance starts to decrease again only after the anode current starts to rise (IGBT mode).
Large amount of n holes - When implanted into the mold base layer 3, the n + Electron injection from the type emitter layer 5 to the p-type base layer 4 starts, and the thyristor turns on. After that, n
- The carrier concentration in the mold base layer 3 increases and the element resistance gradually decreases (thyristor mode).
【0018】この図3から明らかなように、高速ターン
オン動作において素子抵抗を急激に低下させるのは、チ
ャネル領域CHからn- 型ベース層3に注入された電子
である。したがって、IGBTモードでアノード電流が
立上がり始めて正孔が大量にn- 型ベース層3に注入さ
れるまで電子が消滅しなければ、効率良く電子が蓄積さ
れて素子抵抗を急激に低下させることができる。アノー
ド電流の立上がり開始時点としては、ピーク電流の0.
1倍程度の電流値に達した時点をとるのが妥当である。
また、電子のライフタイムを素子に通電するパルス状電
流の時間幅より長く設定すれば、サイリスタモードに入
ってからの素子抵抗を小さくすることができる。更に大
電流を流す場合には、正孔のライフタイムもパルス状電
流の時間幅より長く設定すれば、サイリスタモードでの
素子抵抗を更に小さくすることができる。As is apparent from FIG. 3, the element resistance is rapidly reduced in the high-speed turn-on operation because n − from the channel region CH. These are electrons injected into the mold base layer 3. Therefore, in the IGBT mode, the anode current starts to rise and a large amount of holes are n − If electrons do not disappear until they are injected into the mold base layer 3, electrons can be efficiently accumulated and the element resistance can be rapidly reduced. The starting point of the rise of the anode current is set at 0.
It is appropriate to take the time point when the current value reaches about one time.
If the lifetime of the electrons is set longer than the time width of the pulsed current flowing through the element, the element resistance after entering the thyristor mode can be reduced. When a larger current flows, the element resistance in the thyristor mode can be further reduced by setting the lifetime of the holes longer than the time width of the pulsed current.
【0019】図4は、パルス状電流通電後のdv/dt
耐量の電子線照射量依存性を示した図である。ip =6
00A/cm2 、tW =0.7μsec のパルス状電流を通
電し、電流減衰後、休止時間Δtが5μsec 経過した時
点でアノード電圧を印加してdv/dt耐量を測定し
た。電子線照射量が増すほどdv/dt耐量が上がって
いる。これは、電子線を照射するとキャリアライフタイ
ムが減少し、パルス状電流通電後速やかに素子内部のキ
ャリアが消滅するためと考えられる。FIG. 4 shows dv / dt after the pulsed current is applied.
FIG. 4 is a diagram showing the dependence of the withstand amount on the amount of electron beam irradiation. i p = 6
00A / cm 2 , A pulse current of t W = 0.7 μsec was applied, and after the current attenuated, the anode voltage was applied when the pause time Δt passed 5 μsec, and the dv / dt resistance was measured. As the electron beam irradiation amount increases, the dv / dt resistance increases. This is presumably because irradiation with an electron beam reduces the carrier lifetime, and the carriers inside the element disappear immediately after the pulsed current is applied.
【0020】図5は、ターンオン損失の電子線照射量依
存性を示した図である。電子線照射量を増してもターン
オン損失には変化がないことがわかる。実測した電子線
照射量(×1013cm-2)とn- ベ−ス層3中での電子、
正孔のライフタイム(μsec)の関係は、次に示す通り
である。FIG. 5 is a diagram showing the dependence of the turn-on loss on the amount of electron beam irradiation. It can be seen that there is no change in the turn-on loss even when the electron beam irradiation amount is increased. The actually measured amount of electron beam irradiation and (× 10 13 cm -2) n - Electrons in the base layer 3,
The relationship of the lifetime (μsec) of the holes is as follows.
【0021】 電子線照射量 1 2 3 4 5 8 電子ライフタイム 1.19 0.80 0.58 0.47 0.38 0.25 正孔ライフタイム 0.22 0.12 0.08 0.06 0.05 0.03 The amount of electron beam irradiation 1 2 3 4 5 8 Electron lifetime 1.19 0.80 0.58 0.47 0.38 0.25 Hole lifetime 0.22 0.12 0.08 0.06 0.05 0.03
【0022】このように、図4、図5で示した電子線照
射量の範囲では、電子のライフタイムがパルス状電流の
通電幅tW =0.7μsec の1/2、つまり正弦波状パ
ルス電流がピークとなるまでの時間よりも大きく設定さ
れているために、ターンオン損失の増加がみられない。
一方、電子および正孔のライフタイムは、休止時間Δt
=5μsec と比較して十分小さな値をとっているため、
高いdv/dt耐量が得られている。したがって、エキ
シマレーザ電源等の高速パルス駆動の用途に用いて大き
な効果が得られる。As described above, in the range of the electron beam irradiation amount shown in FIGS. 4 and 5, the lifetime of the electron is が of the conduction width t W = 0.7 μsec of the pulse-like current, ie, the sinusoidal pulse current Is set to be longer than the time until the peak is reached, so that the turn-on loss does not increase.
On the other hand, the lifetime of the electron and the hole is the pause time Δt
= 5μsec, which is a sufficiently small value.
High dv / dt resistance is obtained. Therefore, a great effect can be obtained when used in high-speed pulse drive applications such as an excimer laser power supply.
【0023】以上述べたように本発明によれば、第2導
電型ベース層における第2導電型キャリアのライフタイ
ムを素子に通電するパルス状電流がそのピーク値の0.
1倍の電流値まで増加するのに要する時間および素子に
通電するパルス状電流の時間幅より長く設定するか、ま
たは第2導電型ベース層における第2導電型キャリアの
ライフタイムを素子に通電するパルス状電流がそのピー
ク値の0.1倍の電流値まで増加するのに要する時間お
よび素子に通電するパルス状電流の時間幅より長く設定
し、第2導電型ベース層における第1導電型キャリアの
ライフタイムを素子に通電するパルス状電流の時間幅よ
り長く設定し、第1導電型および第2導電型キャリアの
ライフタイムをパルス状電流通電後アノード電圧を印加
するまでの時間間隔より短く設定することにより、小さ
なターンオン損失で高速ターンオンし、かつ、電流減衰
後は短時間でアノード電圧を立ち上げることが可能な絶
縁ゲート付サイリスタを実現することができる。As described above, according to the present invention, the pulse-like current flowing through the element for the lifetime of the second conductivity type carrier in the second conductivity type base layer has a peak value of 0.
The time required to increase the current to 1 times and the element
Set it longer than the time width of the pulsed current
Or the second conductive type carrier in the second conductive type base layer.
The pulse current that passes the lifetime through the element is
Time required to increase to a current value 0.1 times the
Set longer than the time width of the pulsed current flowing through the element
And the carrier of the first conductivity type in the second conductivity type base layer.
The lifetime is determined by the time width of the pulsed current flowing through the element.
By setting the lifetime of the first conductivity type carrier and the second conductivity type carrier shorter than the time interval between the application of the pulse current and the application of the anode voltage, a high-speed turn-on with a small turn-on loss, and A thyristor with an insulated gate that can raise the anode voltage in a short time after the current decay can be realized.
【図1】実施例の絶縁ゲート付サイリスタを示す図。FIG. 1 is a diagram showing a thyristor with an insulated gate according to an embodiment.
【図2】他の実施例の絶縁ゲート付サイリスタを示す
図。FIG. 2 is a diagram showing a thyristor with an insulated gate according to another embodiment.
【図3】高速ターンオン時の素子抵抗の変化を示す図。FIG. 3 is a diagram showing a change in element resistance at the time of high-speed turn-on.
【図4】パルス状電流通電後のdv/dt耐量の電子線
照射量依存性を示す図。FIG. 4 is a diagram showing the dependence of dv / dt resistance after irradiation of a pulsed current on the amount of electron beam irradiation.
【図5】ターンオン損失の電子線照射量依存性を示す
図。FIG. 5 is a diagram showing the dependence of the turn-on loss on the amount of electron beam irradiation.
【図6】エキシマレーザ電源を模擬した場合のスイッチ
ング波形図。FIG. 6 is a switching waveform diagram when an excimer laser power supply is simulated.
1…p+ 型エミッタ層、 2…n+ 型バッファ層、 3…n- 型ベース層、 4…p型ベース層、 5…n+ 型エミッタ層、 6…p+ 型層、 7…アノード電極、 8…カソード電極、 9…ゲート絶縁膜、 10…ゲート電極、 11…層間絶縁膜、 12…制御電極、 CH…チャネル領域。1 ... p + Type emitter layer, 2 ... n + Type buffer layer, 3 ... n - Mold base layer, 4 ... p-type base layer, 5 ... n + Type emitter layer, 6 ... p + Mold layer, 7: anode electrode, 8: cathode electrode, 9: gate insulating film, 10: gate electrode, 11: interlayer insulating film, 12: control electrode, CH: channel region.
Claims (2)
エミッタ層に接して設けられた第2導電型ベース層と、
この第2導電型ベース層の表面部に選択的に拡散形成さ
れた第1導電型ベース層と、この第1導電型ベース層表
面部に選択的に拡散形成された第2導電型エミッタ層
と、前記第1導電型ベース層の前記第2導電型エミッタ
層と第2導電型ベース層に挟まれた領域をチャネル領域
としてこの上にゲート絶縁膜を介して形成されたゲート
電極と、前記第1導電型エミッタ層に設けられた第1の
主電極と、前記第2導電型エミッタ層に設けられた第2
の主電極とを備えた高速ターンオン素子において、 前記第2導電型ベース層における第2導電型キャリアの
ライフタイムが、素子に通電するパルス状電流がそのピ
ーク値の0.1倍の電流値まで増加するのに要する時間
および素子に通電するパルス状電流の時間幅より長く設
定され、かつ第1導電型および第2導電型キャリアのラ
イフタイムが、パルス状電流通電後アノード電圧を印加
するまでの時間間隔より短く設定されている、 ことを特徴とする高速ターンオン素子。A first conductivity type emitter layer; a second conductivity type base layer provided in contact with the first conductivity type emitter layer;
A first conductivity type base layer selectively diffused on the surface of the second conductivity type base layer; a second conductivity type emitter layer selectively diffused on the surface of the first conductivity type base layer; A gate electrode formed on a region of the first conductive type base layer between the second conductive type emitter layer and the second conductive type base layer as a channel region with a gate insulating film interposed therebetween; A first main electrode provided on the one conductivity type emitter layer; and a second main electrode provided on the second conductivity type emitter layer.
In the high-speed turn-on element having the main electrode of the above, the lifetime of the carrier of the second conductivity type in the base layer of the second conductivity type is such that the pulse current flowing through the element is a current value of 0.1 times the peak value. Time to increase
And the lifetime of the carrier of the first conductivity type and the carrier of the second conductivity type is set to be longer than the time width of the pulse current flowing through the element , and is set to be shorter than the time interval between the application of the anode current and the application of the pulse current. A high-speed turn-on device.
エミッタ層に接して設けられた第2導電型ベース層と、
この第2導電型ベース層の表面部に選択的に拡散形成さ
れた第1導電型ベース層と、この第1導電型ベース層表
面部に選択的に拡散形成された第2導電型エミッタ層
と、前記第1導電型ベース層の前記第2導電型エミッタ
層と第2導電型ベース層に挟まれた領域をチャネル領域
としてこの上にゲート絶縁膜を介して形成されたゲート
電極と、前記第1導電型エミッタ層に設けられた第1の
主電極と、前記第2導電型エミッタ層に設けられた第2
の主電極とを備えた高速ターンオン素子において、 前記第2導電型ベース層における第2導電型キャリアの
ライフタイムが、素子に通電するパルス状電流がそのピ
ーク値の0.1倍の電流値まで増加するのに要する時間
および素子に通電するパルス状電流の時間幅より長く設
定され、前記第2導電型ベース層における第1導電型キ
ャリアのライフタイムが、素子に通電す るパルス状電流
の時間幅より長く設定され、かつ第1導電型および第2
導電型キャリアのライフタイムが、パルス状電流通電後
アノード電圧を印加するまでの時間間隔より短く設定さ
れている、 ことを特徴とする 高速ターンオン素子。(2)A first conductivity type emitter layer and the first conductivity type
A second conductivity type base layer provided in contact with the emitter layer;
The second conductive type base layer is selectively diffused and formed on the surface.
First conductive type base layer, and the first conductive type base layer
Second conductivity type emitter layer selectively diffused on the surface
And the second conductivity type emitter of the first conductivity type base layer
A region sandwiched between the layer and the second conductivity type base layer as a channel region
As a gate formed on this via a gate insulating film
An electrode; and a first conductive type emitter layer provided on the first conductive type emitter layer.
A main electrode; and a second electrode provided on the second conductivity type emitter layer.
In a high-speed turn-on device having a main electrode of A second conductive type carrier in the second conductive type base layer;
The lifetime is determined by the pulse current flowing through the element.
Time required to increase to a current value 0.1 times the peak value
Longer than the time width of the pulsed current
And the first conductivity type key in the second conductivity type base layer.
The lifetime of the carrier Pulse current
And the first conductivity type and the second
The lifetime of the conductivity type carrier is after the pulse current
Set shorter than the time interval until the anode voltage is applied.
Have been Characterized by High-speed turn-on device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3165618A JP2809896B2 (en) | 1991-07-05 | 1991-07-05 | High-speed turn-on device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3165618A JP2809896B2 (en) | 1991-07-05 | 1991-07-05 | High-speed turn-on device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0513754A JPH0513754A (en) | 1993-01-22 |
JP2809896B2 true JP2809896B2 (en) | 1998-10-15 |
Family
ID=15815790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3165618A Expired - Lifetime JP2809896B2 (en) | 1991-07-05 | 1991-07-05 | High-speed turn-on device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2809896B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07107935B2 (en) * | 1988-02-04 | 1995-11-15 | 株式会社東芝 | Semiconductor device |
-
1991
- 1991-07-05 JP JP3165618A patent/JP2809896B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0513754A (en) | 1993-01-22 |
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